JPH0746400B2 - 共通母線マルチノード・センサ装置を含んだ原子力プラント - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、多数のリモート・ユニットが周波数分割多重
を使用して共通母線上に同時に伝送するのを許容する共
通母線マルチノード・センサ装置に関し、特に、母線を
介してリモート・ユニットに電源を供給し、かつ低速デ
ィジタル、低周波アナログ信号及び高周波アナログ信号
が、該アナログ信号を復調しかつディジタル信号を復号
する受信器に、母線を介して伝送されるのを許容する装
置に関する。

関連技術の説明 工場や原子力プラントのような設備のための閉ループ通
信装置は、ディジタル、低周波アナログ及び高周波アナ
ログ信号を、複数の離れた点から中央場所まで、電磁雑
音で充満した環境を通して伝送することができなければ
ならない。かかる装置は、代表的には、より線の対、同
軸ケーブルもしくは光学的光ガイドのような通信媒体
が、長さにおいて２キロメートルまでの媒体を必要とす
る非常に大きな複合体を通して拡げられるということが
必要である。このような閉ループ回路網を提供する従来
の方法は、代表的には、伝送チャンネル及び受信チャン
ネルを渡って同期データを伝送することである。これら
の装置は、各々のリモート・ユニットを別々にポーリン
グし、それ故、時分割多重機構を用いて動作する。時分
割多重を使用した場合には、複数のセンサを同時にサン
プリングすることができない。従来の装置はまた、各リ
モート・ユニットごとに電源を必要とし、このことは、
接地ループの問題を生成すると共に、リモート・ユニッ
トまでの余分の電源ワイヤを設けなければならない。

発明の概要 本発明の目的は、低速ディジタル、並びに低周波及び高
周波アナログ信号が複数のセンサに対して同時に伝送さ
れるのを許容する通信装置を提供することである。

本発明のもう１つの目的は、共通母線を介してリモート
・ユニットに電源供給もしくは附勢することである。

本発明の目的は、種々の型のセンサとインタフェースす
ることができるリモート・ユニットを提供することであ
る。

本発明のさらにもう１つの目的は、各リモート・ユニッ
トに対して別々の通信チャンネルを提供することであ
る。

本発明の付加的な目的は、複数の低速アナログ信号が多
重化されるのを許容することである。

本発明のさらなる目的は、中規模集積を利用する低価格
のリモート・ユニットを提供することである。

本発明のさらにもう１つの目的は、非同期的なデータ収
集を許容することである。

本発明の目的は、各リモート・ユニットが、通信のため
の異なったチャンネル周波数を柔軟に割り当てられるの
を許容することである。

本発明の追加の目的は、リモート・ユニットを容易に追
加するのを許容することである。

上述の目的は、代表的には交流電源を使用して共通母線
同軸ケーブルの下方に電力を伝送するマルチノード装置
によって達成され得る。同軸ケーブルに接続される各リ
モート・ユニットは、集積回路母線インタフェースのた
めに交流電力を直流電力に変換する。インタフェース
は、リモート・ユニットに割り当てられたチャンネルに
対する周波数で搬送波を提供するよう外部ピンでプログ
ラム可能であり、それにより各リモート・ユニットには
個々に身元（identity）が与えられる。複数の低周波ア
ナログ信号が共通母線を渡って伝送されるべきであると
き、チップ上のマルチプレクサは、チップ外の外部のア
ナログ・ディジタル変換器への信号を多重化する。アナ
ログ・ディジタル変換器は、チップ上の並列から直列へ
の出力をシフトレジスタにロードし、該シフト・レジス
タは、チップ上のマンチェスタ・エンコーダに直列にデ
ィジタル化された信号の各ビットを与える。該エンコー
ダは、搬送周波数で動作してチップ上の電圧制御オシレ
ータの入力電圧を修正する。変調された周波数のオシレ
ータ信号は、同軸ケーブルに与えられる。同軸ケーブル
の端部において受信器は、指定された搬送周波数に同調
されて復調を行い、次に、いずれかの時刻において符号
化された信号を復号することができる。高周波アナログ
信号が供給される場合には、それは電圧制御オシレータ
に与えられる電圧を直接修正するよう用いられる。すな
わち搬送周波数は高周波信号によって変調され、そして
該搬送周波数で動作する受信器は、信号を復調する。デ
ィジタル回路がアナログ回路から概して絶縁され、かつ
該アナログ回路とはチップの反対側にあるように集積回
路は配列され、それ故、雑音免疫が高められる。ディジ
タル及びアナログ回路は、別々の電源を有する。回路
は、臨界的なリード・ワイヤの走行が最小に保たれるよ
うに担体内に配列される。

これら及び他の目的と長所、並びに構成及び動作の詳細
は、添付図面を参照して為される以下の説明から明らか
になるであろう。ここに、同じ参照数字は図面全体を通
じて同じもしくは相当部分を示す。

好適な実施例の説明 本発明は、128個までのリモート・センサ・ユニット
が、共通の同軸ケーブルを渡って、離れて置かれた受信
器及びコンピュータに非同期的かつ同時にデータを伝送
し、かつ同じケーブルを介して電力を受信するのを可能
とした、改善されたセンサ・システムを提供する。第１
図に示されるバッファ・ボード２は、リモート・ユニッ
ト６が取り付けられる同軸ケーブル４に交流電力を供給
するのが好ましいけれども、供給される電力は直流であ
っても良い。ケーブルは、標準の1/4もしくは1/2インチ
の50オーム・ケーブルであって良い。リーモト・ユニッ
ト６の各々は、同軸ケーブル４によって運ばれる交流電
力を直流に変換して、アナログ直列母線インタフェース
及び他のノード要素を附勢する。インタフェース集積回
路は、低周波センサ８をサンプリングし、該センサ信号
を符号化し、そして指定された周波数チャンネル上で同
軸ケーブル４を渡ってそれを伝送することができる。各
リモート・ユニット６は、異なった搬送周波数を割り当
てられる。インタフェースはまた高周波センサ10からの
信号もケーブル４を渡り指定されたチャンネルで伝送す
ることができる。各リモート・センサ・ユニット６によ
って生成される周波数分割多重化信号は、指定されたチ
ャンネル周波数に同調され得る適切な受信器12によって
復調される。もしセンサ信号が符号化されているなら
ば、それぞれの受信器12はまたセンサ信号の復号をも行
い、それをコンピュータ14に供給する。コンピュータ14
は、通常、高性能な高速プロセス制御型機械であるが、
しかしながら、簡単なIBM PCも受容可能である。も
し、高周波センサ信号がリモート・ユニット６によって
伝送されるならば、それぞれの受信器12は、アナログ出
力信号として同じものを生成する。

第２図に示されるように、共通の変圧器26は、例えば28
ボルト及び60Hzの交流を電源28に結合し、電源28は、該
交流を、アナログ直列母線インターフェース集積回路30
に供給される正及び負の直流に変換する。変圧器26はま
た、１信号ノードの故障がシステム全体をノックアウト
するのを避ける分離もしくは絶縁も提供する。電源は、
60サイクル28ボルトの信号をプラス５ボルト、マイナス
５ボルト及び接地電位GNDの直流源に変換する共通電源
であり、該共通電源は、インターフェース30のために必
要な最小値である少なくとも100ミリワットは供給す
る。しかし、他の回路及びセンサが充分に附勢され得る
ように少なくとも１ワットを供給するのが好ましい。ま
た、1982年のナショナル半導体リニア・データブック
（National Semiconductor Linear Databook）の１頁〜
２頁の応用指針に延べられた、ナショナル・セミコンダ
クタ（National Semiconductor）から入手可能な３つの
端子調整器、２つのダイオード、及び２つのコンデンサ
から簡単な電源を構成することも可能である。

インタフェース30は、チップ30の外部のプログラミング
・ピンから多重ビット（マルチビット）周波数指定語を
受信するリプル・カウンタ32を含んでいる。多重ビット
周波数指定語は、特定のリモート・ユニット６に割り当
てられた搬送周波数を指定する。リプル・カウンタ32
は、デコーダ38がゼロのカウンタを検出するごとに、外
部のピンからの周波数選択語で再ロードされる。位相／
周波数比較器34は、リプル・カウンタの桁上げ信号を、
タイミング・カウンタ40からのほぼ44.7キロヘルツの基
準周波数と比較する。タイミング・カウンタ40はまた、
チップ30上の他の装置のためにタイミング信号を生成す
る。タイミング・カウンタ40は、ほぼ3.5メガヘルツで
発振するTV水晶のような外部のオシレータ水晶44に接続
されたオシレータ42によって駆動される。リプル・カウ
ンタ32、デコーダ38、位相／周波数比較器34、電圧制御
オシレータ（VCO）36、タイミング・カウンタ40、及び
オシレータ42は、TV水晶のような水晶基準のオフで動作
するプログラム可能なシンセサイザを創設する。

タイミング・カウンタ40はまた、アナログ・マルチプレ
クサ46によって低周波数アナログ・センサ22の多重化
（マルチプレクシング）を制御する。アナログ・マルチ
プレクサ46は、センサ22の１つからのアナログ信号を、
7109変換器としてG.E Interisilから入手可能な外部の
アナログ・ディジタル（A/D）変換器48に与える。変換
器48のサンプル率は、タイミング・カウンタ40からのタ
イミング信号によって制御される。アナログ・ディジタ
ル変換器48が選択されたアナログ信号を変換したとき、
そのディジタル値は、ラッチ50内に記憶される。シフト
・レジスタ52の先の内容がシフトされたとき、ラッチ50
の内容と、アナログ・マルチプレクサ46からの２ビット
・アドレスとはシフト・レジスタ52内に並列にロードさ
れる。マルチプレクサ46からの２ビット・アドレスは、
４つのアナログ信号のいずれが現在サンプリングされて
いるかを示す。シフト・レジスタ52は、次にその内容を
マンチェスタ・エンコーダ54に直列に出力する。該マン
チェスタ・エンコーダ54は、フィルタ56によって生成さ
れ、電圧制御オシレータ36に与えられる電圧を修正す
る。チップ30はまた、高周波成分をろ波するために用い
られるループ・フィルタ増幅器58をも含んでいる。

動作中、位相／周波数比較器34は、電圧制御オシレータ
36が搬送周波数よりも低い周波数を生成しているときは
いつも、フィルタ56によって生成される電圧を上方へ駆
動し、電圧制御オシレータの周波数が搬送周波数よりも
高いときはいつも、該電圧を下方へ駆動し、そしてリプ
ル・カウンタ32への入力によって指定された搬送周波数
を追跡するように仕向ける。結果として、マンチェスタ
・エンコーダ54は、該マンチェスタ・エンコーダ54によ
る信号出力に依存して、フィルタ56によって生成される
電圧を上昇させるかもしくは下降させることによって、
電圧制御オシレータ36によって生成される信号の周波数
変位方式である。電圧制御オシレータ36の出力は、変圧
器60を通して同軸ケーブル４に結合される。変圧器60
は、６から12メガヘルツまでの周波数範囲で動作可能な
高周波数変圧器とされる。かかる変圧器は、フェライト
磁心の回りに数回のワイヤのターンを巻回しかつ5kオー
ムの絶縁抵抗を設けることによって構成され得る。

上述の説明から分かるように、インタフェース・チップ
30は、アナログ信号をコード化すなわち符号化し、それ
でもって搬送周波数を変調する。結果として、チップ30
は、４つの低周波アナログ・センサ22に対する値をサン
プリングし、かつ伝送することが可能である。もし圧電
センサ（ピエゾセンサ）からの信号のような高周波アナ
ログ入力信号（70dBの動的範囲で20KHzまで）が伝送さ
れるべきであるならば、高周波信号は、電圧制御オシレ
ータ36の出力が高周波アナログ入力信号によって変調さ
れた搬送周波数であるように、フィルタ56によって生成
される電圧を直接変調する。20KHzより高い周波数を有
する信号が伝送されているとき、それは単一チャンネル
の帯域幅以上を占有し、結果として隣のチャンネルを空
にしておくことが必要である。

またチップ30は、アナログ・ディジタル変換器48からの
入力信号をディジタル・センサの出力と置き換えること
によって、ディジタル・センサからの値をインタフェー
スすることも可能である。この態様で、少なくとも13個
の２進センサが、133ミリ秒ごとにサンプリングされ得
る。従って、第２図のインタフェース・チップ30は、以
下の少なくとも４つの異なったモードで動作することが
できる:1）低周波アナログ;2）高周波アナログ;3）１つ
もしくは２つ以上のディジタル・センサからのディジタ
ル・データ；及び４）外部のA/D48からのディジタル・
データ。

第3A図及び第3B図に示すリプル・カウンタ32は、電圧制
御オシレータ36からのクロック信号で駆動される。クロ
ック信号は、３つのバッファ62〜66（第3A図）を通り、
ここに、各バッファの次のレタリング（2X）は、バッフ
ァにおけるトランジスタの大きさを示す。リプル・カウ
ンタ32は、その内容を下方へ数え、ここに、セット／リ
セット・フリップフロップの各々は、前段からの出力に
よってクロックされる。カウンタ32は下方へカウントさ
れるので、最後の段のフリップフロップ82（第3B図）か
らの出力は、位相／周波数比較器34に与えられる。カウ
ンタ32の内容がセロに等しいとき、すべての桁上げ（C
O）線は論理レベルにあって、NORゲート84〜90の出力を
もたらし、該NORゲート84〜90は、論理１レベルを生成
するデコーダ38の部分である。デコーダ38のNANDゲート
92（第3B図）へのすべての入力が高電位のとき、セット
／リセット・フリップフロップ94は次のクロック信号で
ロード信号を生成し、ここにロード信号とは、外部のチ
ップピンからインバータ130〜160及びNANDゲート98〜12
8を通して供給される周波数選択カウントでカウンタ・
フリップフロップ68〜82をロードするものである。

第４図は、第３図のセット／リセット・フリップフロッ
プ68〜82の各々の構成を詳細に示す。伝送スイッチ170
は、NANDゲート172にＤ入力を供給する。ゲート172はま
たリセット信号及びスイッチ174からの信号をも受け
る。スイッチ170と174は、クロック信号で活性される。
ゲート172は、スイッチ178及びゲート176の双方に出力
する。セット入力は、ゲート176とゲート182とに接続さ
れる。ゲート182は、スイッチ178もしくはゲート182の
いずれかからの入力を受ける。ゲート182は、バッファ1
86と188とを通る出力を生成し、かつ信号をゲート184に
供給する。ゲート184もまたリセット入力を受ける。

カウンタ32からの出力は、タイミング・カウンタ40から
の基準信号と一緒に第５図の位相／周波数比較器34に与
えられる。比較された信号は、信号バッファ200〜206を
通してセット／リセット・フリップフロップ208と210と
のクロック入力に与えられる。フリップフロップが互い
に対して一定の比率でクロックされているとき、NAND21
2は、同じ比率で各フリップフロップをリセットする。
フリップフロップの出力が同じ比率でクロックされてい
るとき、トランジスタ214と216は、平均して、両者間の
接続点で一定の電圧レベルを生成する。一方のフリップ
フロップが他方のフリップフロップと比較して変化する
周波数でクロックされているときはいつも、トランジス
タ214と216とによって生成される平均電圧は変化する。
基準信号と比較してカウンタ信号がゆっくり下降すると
きはいつも、位相／周波数比較器34によって生成される
出力電圧は上昇する。ある遅延の後、出力電圧における
上昇は、フィルタ56によって生成される出力電圧が上昇
するようにし、それによって電圧制御オシレータ36がよ
り高周波へ移動するようにする。比率が下がるときはい
つも、すなわちデコーダ信号が基準信号に対して周波数
において上昇するときはいつも、位相／周波数比較器34
によって生成される電圧は下降し、それによって電圧制
御オシレータ36をゆっくりさせる。

第６図のオシレータ42は、チップ30の外にあるオシレー
タ水晶44に接続され、該オシレータ水晶44は、型式PTI1
633としてCTIから入手可能なTV水晶であって良い。水晶
信号は、バッファ220〜228を介してタイミング・カウン
タ40の入力に供給される。加うるに、オシレータ42の出
力は、バッファ230とトランジスタ232及び234とを通し
てチップ30の外部に供給される。トランジスタ232と234
とに隣接する番号は、外部回路によって監視され得る受
容可能な出力を生成するために必要なトランジスタの大
きさ（sizing）を示す。

タイミング・カウンタ40は、第7A図及び第7B図に示され
るように、同期Ｄフリップフロップ（DFF）240〜268
と、270〜278までの非同期セットのＤフリップフロップ
（ASY DFF）とを含んでいる。該フリップフロップは、
バッファ及びそれに接続されるNANDゲート272′〜280′
を有し、それらは、適切な信号レベルを与え、かつ各段
ごとに分割率（division rate）を設定する。フリップ
フロップ240〜246を含んだ第１の段（第7A図）は、16に
分割する段であり、フリップフロップ248〜252を含んだ
第２の段は、５に分割する段であり、フリップフロップ
254〜258を含んだ第３の段は、６に分割する段であり、
フリップフロップ270〜278を含んだ第４の段は、31に分
割する段であり、そしてフリップフロップ260〜268を含
んだ最後の５つの段（第7B図）は、各々２つに分割する
段である。最後の４つの段の出力は、示されるように種
々の回路に対してクロック信号を生成するようNANDゲー
ト292〜296に与えられる（第14図のタイミング図も参
照）。NANDゲート292〜298とフリップフロップによって
生成される出力は、適切な信号駆動レベルが与えられる
得るようにバッファ300〜324によって緩衝される。加う
るに、高バイト可能化（HBE）ゲート294及び低バイト可
能化（LBE）ゲート292の出力は、バッファ326と328及び
トランジスタ330〜336を通して、チップ30の外部のピン
に与えられる。

第８図は、Ｄフリップフロップ240〜268の構成を示す。
これらＤフリップフロップは各々Ｄ入力を受信するＴ〜
スイッチ340を含んでいる。該スイッチ340は、スイッチ
346によっても供給されるバッファ342に供給する。バッ
ファ342の出力は、バッファ348及びスイッチ350に与え
られる。スイッチ350の出力は、出力スイッチ354に供給
され、該出力スイッチ354は、バッファ356を通してスイ
ッチ352へ帰還もしくはフィードバックされる。

第９図は、非同期セットＤフリップフロップ270〜278の
構成を示す。非同期セットＤフリップフロップは各々、
第８図のフリップフロップと非常に相似した構成を有し
ている。Ｔ−スイッチ360は、Ｄ−入力を受けてバッフ
ァ362に与え、該バッファ362はまた、NANDゲート366を
介してスイッチ364によっても与えられる。ゲート366
は、セット入力を受け、該セット入力はまたゲート372
にも与えられる。該ゲート372は、スイッチ368からのも
う１つの入力を受け、かつバッファ374及びスイッチ370
を通してフィードバックされる出力を生成する。

タイミング・カウンタ40からの出力の１つは、第10図に
示された４対１とアナログ・マルチプレクサ46に与えら
れる。マルチプレクサ46に与えられるタイミング信号
は、7.517Hzの周波数で発振して約133ms幅のウインドを
生成し、４つの変換に対して532.1msごとの１完全サイ
クルをもたらす。タイミング・カウンタ信号は、NANDゲ
ート384〜390を制御するＤフリップフロップ380及び382
に与えられる。該ゲート384〜390は、バッファ400〜414
を通してＴ−スイッチ392〜398を制御するスイッチング
信号を生成する。マルチプレクサ46はまた、どのアナロ
グ入力が現在出力されているかを示すシフト・レジスタ
52にアドレスを出力する。アドレスの一方のビットは、
排他的ORゲート416によって生成され、他方のビット
は、フリップフロップ382によって生成される。すなわ
ち、マルチプレクサのグレイコードは、２ビットの２進
アドレス出力に変換される。アドレス信号は、適切な大
きさ（sizing）を示すバッファ418〜424によって緩衝さ
れる。シフト・レジスタ52に与えられるアドレスは、ま
たトランジスタ426〜432を通してチップ30の出力として
も与えられる。もしアナログ・マルチプレクサ46に対す
る一方の入力が、あらかじめ定められた電圧及び／また
は接地に接続されるならば、システムもしくは装置は自
動較正を与えることができる。

A/D変換器48が唯一のアナログ入力サンプルを変換した
とき、該サンプルは、第11A図及び第11B図に示されたラ
ッチ（LATCH）440〜464内に一度に１バイトづつロード
される。すなわち、タイミング・カウンタ40は、サンプ
ルの低バイトをロードするラッチ440〜454に低バイト可
能化信号を出力すると共に、ラッチ456〜464内に変換さ
れた上位５ビットを連続的にロードする高バイト可能化
信号が出力する。ラッチ456〜464がロードされると、タ
イミング・カウンタ40からのレジスタ・ロード信号は、
ラッチ440〜464の内容とマルチプレクサ46からのアドレ
ス・ビットとを相対入力Ｄフリップフロップ（DUAL IN
FF）466〜500内にロードする。フリップフロップ466
〜500がロードされると、タイミング・カウンタ40から
の120.28Hzの周波数のクロック信号は、該フリップフロ
ップ466〜500の内容をマンチェスタ・エンコーダ54に直
列にクロックする。

第11A図及び第11B図の単一ビット・ラッチ440〜464の各
々の構成の詳細が第12図に示されている。各単一ビット
・ラッチは、入力を受けてそれをバッファ514に供給す
るＴ−スイッチ510を含んでいる。バッファ514の出力
は、バッファ516及びスイッチ512を通してフィードバッ
クされる。第11A図及び第11B図の双対入力Ｄフリップフ
ロップ466〜500の各々の詳細な構成が第13図に示されて
いる。双対入力フリップフロップは、Ｔ−スイッチ520
を通る一方の入力と、スイッチ522を通る他方の入力と
を受ける。スイッチ520と522の双方は、スイッチ524に
与える。スイッチ524の出力は、スイッチ528に与えら
れ、そしてバッファ530及びスイッチ526を通してフィー
ドバックされる。該出力は、スイッチ532によってバッ
ファ536と538を通して生成される。スイッチ534は、反
転出力をフィードハックする。

アナログ・ディジタル変換器48によるサンプリングと、
ラッチ440〜464へのサンプルのローディングと、ラッチ
440〜464からシフト・レジスタのフリップフロップ466
〜500への転送と、エンコーダ54への直列的なサンプル
のクロッキングと、に関連したタイミングが第14図及び
第14B図に示されている。最上部の波形は、シフト・レ
ジスタ52からエンコーダ54内へのビットのクロッキング
を示し、ここに、波形内の番号は、特定のデータ・ビッ
トがクロックされていることを示す。高バイトHBと低バ
イトLBが可能化された後（第14A図）、ディジタル／ア
ナログ変換器48は、集積化期間（integration period）
を開始し、その後に非集積化期間（第14B図）が続く。
非集積化期間（deintegration period）の間、、シフト
・レジスタ52は、ラッチ50によって記憶された先のサン
プルでロードされる。このロード可能化は、エンコーダ
54へのシフト・レジスタ・ビットの直列伝送におけるデ
ッド期間に相当する。非集積化期間の終わり近くで、有
効なデータ期間が開始され、この期間中、変換器48から
の高及び低バイトがラッチ50内に記憶される。新しい集
積化サイクルが起こる前に、クロックとしてRUN/HOLDを
用いるとき、遅延がA/D変換器48に見られる。遅延期間
は、低バイトがラッチされて、及びマルチプレクサ46が
クロックされた後、約113マイクロ秒である。

シフト・レジスタ52からの直列ビットは、第15図に示さ
れたマンチェスタ・エンコーダ54における排他的ORゲー
ト550に与えられる。ゲート550の他方の入力は、タイミ
ング・カウンタ40からの120Hzタイミング信号を受け
る。ゲート550の出力は、第８図に示された構成のＤフ
リップフロップ552に与えられる。Ｄフリップフロップ5
52とＤフリップフロップ554とに対するクロック信号
は、タイミング・カウンタ40からバッファ556と558とを
通り、240Hzで与えられる。フリップフロップ552の出力
は、バッファ560と562及びＴ−スイッチ564とを通して
出力ラインに与えられる。フリップフロップ554の出力
は、バッファ566及び568を介して与えられ、スイッチ57
0を制御し、Ｔ−スイッチ564の一方の制御入力に与えら
れる。

第16A図及び第16B図は、マンチェスタ・エンコーダ54の
ためのタイミング図を示す。タイミング図から分かるよ
うに、該マンチェスタ・エンコーダ54は平均してゼロ・
ボルトの信号を生成する。かかる信号は、搬送周波数が
電圧制御オシレータによって変調かつ制御されていると
き、非常に重要である。マンチェスタ・エンコーダ（Ma
nchester encoder）54を使用すると、平均して、エンコ
ード信号が搬送周波数を生成するということを確実にす
る。

第17図は、ループ・フィルタ増幅器58を示し、そこで再
度、トランジスタ580と582の大きさもしくはサイジング
（sizing）は、それに隣接するサイジング番号（sizing
number）によって示されている。

フイルタ56は通常３極であって良く、もしより高度の正
確さが要求されるならば５極フィルタとすることもで
き、５極フィルタは、電圧制御オシレータ36が非常に安
定な入力信号を受けるよう約40秒の一定の時定数を生成
する。当業者には、1982年のMororola MECL Date Book
の位相ロック・ループの章のような位相ロック・ループ
に関するフィルタ設計書を見ることによって適切なフィ
ルタを提供することが可能である。

電圧制御オシレータ36は、第18図に示されるような、標
準リング型オシレータである。該リング型オシレータ
は、11個のインバータの段を作っているカスケード接続
されたＰ（592と594）とＮ（590）トランジスタから成
り、最終の段におけるトランジスタの出力は、最初の段
の入力を駆動するように戻り接続されている。リング・
オシレータの出力は、同軸ケーブル４の変圧器60に与え
られる前にその信号レベルを増加するようにバッファ59
6〜602によって緩衝される。再度、バッファは、トラン
ジスタの大きさもしくはサイジングを示す。補助的な出
力がバッファ604を通して出力され、該バッファ604は、
リプル・カウンタ32への接続のためにチップ30の外部の
ピンに接続される。電圧制御オシレータ（VCO）36は、6
0dBより大きい信号対雑音比を生成する。各チャンネル
は、１オクターブ内に128チャネルを許容し、それによ
り高調波ひずみの考察を除去するよう、44.7kHzの帯域
幅である。電圧制御オシレータ36は、もし所望ならば、
外部の電圧制御オシレータが用いられ得るように、リプ
ル・カウンタ32に戻り配線されない。

チップ内でプラス５ボルトからマイナス５ボルトまでの
論理を維持したままで、ゼロから５ボルトまでを用いた
他の装置と、この発明を便宜的にインターフェースさせ
るのを許容するために、レベル・シフト回路が、各入力
ピンと内部のチップ回路との間に、及び内部のチップ回
路と各出力ピンとの間に設けられている。レベル・シフ
ト回路の一例が、第19図に示されており、該第19図にお
いて、再度、適切なトランジスタの大きさもしくはサイ
ジングが示されている。各レベル・シフト回路はトラン
ジスタ610〜624及びバッファ626を含んでいる。

第20図と第21A図及び第21B図とは、集積回路アナログ直
列母線インタフェース・チップ30の、それぞれマスク及
びレイアウトを示し、ここに、第20図は、マスク・レイ
アウトを示しており、また第21A図及び第21B図は種々の
回路間の関係、並びに該回路と外部のチップ接続との間
の関係を示している。第21A図及び第21B図において分か
るように、リプル・カウンタ32は、側IVに関連して、か
つ周波数シンセサイザをセットするフェーズ・ロック・
ループ・接続タブに関連して、上部の左手の隅に置かれ
るに置かれる（第21A図）。該リプル・カウンタ32の下
には、デコーダ38（第21B図）があり、その後に、位相
／周波数比較器34が続く。電圧制御オシレータ36は、概
して下方の左手隅に置かれ、かつ第20図に示されるよう
に、電源線で囲まれており、従って、電圧制御オシレー
タ36によって生成されるアナログ出力信号は、チップ上
のディジタル回路によって発生される雑音とは比較的無
関係であるであろう。この物理的な分離は、また電圧制
御オシレータ36の下にあるループ・フィルタ58にも与え
られる。電圧制御オシレータ36及び増幅器58は、チップ
の低側（側III）に沿って置かれるアナログ電源接続タ
ブによって附勢されるのに対し、デイジタル回路は側II
及びIVに置かれる回路自身の電源タブを有する。電源接
続タブの分離は回路網に結合される雑音を減少する。

チップの中央には、垂直的に走っているタイミング・カ
ウンタ40がある。該タイミング・カウンタ40は、チップ
全体にタイミング信号を与えなければならないので中央
に配置されている。中央に配置すれば、チップ内での高
周波及び低周波信号の走行長さを最小にする。タイミン
グ・カウンタ52の中央には、底部の１カウント段から頂
部の１カウント段まで走っている10kHz線がある。該10K
Hz信号線は、電源線によって両側をシールドされてい
る。チップを駆動するオシレータ42は、タイミング・カ
ウンタ40の上に置かれている。

ラッチ50は、各シフト・レジスタが最も近いラッチから
そのデータを受けるように折り返しシフト・レジスタ52
間に置かれる。アナログ・マルチプレクサ46（第21B
図）からのアドレスを受けるシフト・レジスタ52の２ビ
ットは、マルチプレクサ46に隣接して置かれる。シフト
・レジスタ52の出力は、バッファ630を通して緩衝さ
れ、レジスタ52の端部の次に置かれるマンチェスタ・エ
ンコーダ54に結合され、そこで直列ビットが現れる。ア
ナログ・マルチプレクサ46は、チップの底の右隅に置か
れる。隅の場所は、信号クロスオーバ線の必要無しで、
入力がチップに入りかつ出力が該チップを出て行くを可
能とし、この配列は、該チップ30から結合される雑音を
減じる。チップの右側には、アナログ／ディジタル変換
器48からの入力信号を、チップ30の信号レベルと整合さ
せるレベル・シフト回路632がある。

第21A図及び第21B図のピンのレイアウトから分かるよう
に、すべてのディジタル信号は、一般にチップの上半分
にあり、一方すべてのアナログ信号は、チップの下半分
にある。この配列は、再度、雑音を生成するディジタル
信号入力線から、雑音に敏感なアナログ信号線を分離す
る。オシレータ水晶44に対する高周波入力は、電圧制御
オシレータ31によって生成されるチャネル信号（出力＃
2,側III）から離れるように頂部（側Ｉ）に置かれてい
る。リード・タブは各々、各タブを２つの部分に分ける
ノッチを有している。各部分は、リードを受けるために
充分な大きさであり、従って、もしボンデングもしくは
接続エラーが生じた場合には、接続者は再度試みること
ができる。チップは、アナログ信号線の長さを最小にす
るよう、側Ｉ及びIIIをチップ媒体の狭い側に向けるよ
うにしてチップ媒体内に配向され、それにより雑音免疫
を増加する。

チップ30は標準のCMOSプロセスを使用して作られ、その
詳細は以下の複数の資料から得られる： 「現代MOS技術」 Dewitt G.Ong著、マグローヒル、1984年 「半導体デバイスの物理学」 D.M.Sze著、Wiley ＆ Sons、1984年 「マイクロエレクトロニクスの処理及びデバイスの設
計」 Roy A.Colclaser著、Willey ＆ Sons、1980年 「VLSI技術」 S.M.Sze著、マグローヒル、1983年「集積回路の製造技
術」 David j.Elliot著、マグローヒル、1982年 当業者ならば、上に呈示した本の教示内容から、第21A
図及び第21B図に示されたようなレイアウトを有するチ
ップを創成することができる。なお、上に呈示した本の
教示内容は、参照によって本明細書にも組み込まれてい
る。

第１図に関して前述したように、同軸ケーブル４は代表
的には、第22図に示されるバッファ２の内の電源から、
60サイクル、28ボルトの交流が供給される。変圧器640
は、120ボルト、60サイクル信号を各々51ピコ・ヘンリ
の誘導子（インダクタ）642と644とを通して同軸ケーブ
ル４に結合される信号に変換する。リモート・ユニット
６からの戻り周波数分割多重信号は、コンデンサ646及
び通常の無線周波数変圧器648を通して結合される。該
信号は、次に６から12メガヘルツの帯域フィルタ650に
通され、通過された後、該信号は、ハリス（Harris）か
ら入手可能な直列結合されるHA−2540及びHA−5002増幅
器を含んだ増幅器ユニット652によって増幅される。バ
ッファ・ボードはまた3.579MHzの基準に同調される水晶
オシレータ654と、該基準周波数を10の係数によって分
割する10での除算もしくは分割回路とを含んでいる。

第22図に示されるレシーバ６の各々はマイクロコンピュ
ータ660を含んでおり、該マイクロコンピュータ660は、
受信器が対応するリモート・ユニットの搬送周波数を合
成するようシンセサイザ662を制御する。シンセサイザ6
62は、プログラム可能な分周回路を含んでおり、該分周
回路は、水晶オシレータ信号を適切な搬送周波数に変換
する。シンセサイザ662は、モトローラ（Motorola）のM
C145156型シンセサイザと、モトローラのMC3393型分割
器もしくは割り算器と、モトローラのC1648型電圧制御
オシレータと、合成された搬送波信号から高周波雑音を
除去するよう設計された40メガヘルツ標準設計の低域フ
ィルタであるフィルタとを含んでいる。合成された搬送
波信号はPlesseyのSL6440のようなミクサ664内で、増幅
器652によって与えられる種々の受信器のための被変調
搬送波と混合される。混合信号は、21.4メガヘルツの周
波数で動作する水晶フィルタ666に与えられる。該水晶
フィルタ666は、とりわけ興味のあるチャネルだけを選
択して他のすべてを減衰する。水晶フィルタ666からの
出力は、RCAから入手可能なCA3089のようなFM検出器668
に与えられる。FM検出器は復調を行って搬送波を除去
し、それぞれのリモート・ユニット６によって伝送され
たマンチェスタ・エンコード化信号もしくは高／低周波
数アナログ信号のいずれかを残す。

もしアナログ信号がリモート・ユニット６によって伝送
されているならば、復調された信号は、MC14052のよう
なレジスタ回路網及びMC14052のようなレジスタ回路網
及びアナログ・マルチプレクサで構成されるプログラム
可能な減衰器670へ通される。利得制御されたアナログ
信号は次に、該信号が出力される前に、ナショナル・セ
ミコンダクタから入手可能なLM386−４のような増幅器6
72に与えられる。もしマンチェスタ・エンコード化信号
が対応のリモート・ユニット６によって伝送された信号
であるならば、伝送される信号の状態を決定してそれを
マイクロコンピュータ660に与えるために、ナショナル
・セミコンダクタから入手可能なLM139のような比較器6
74が用いられる。該マイクロコンピュータは、好ましく
は、制御プログラムを記憶するために適切なROMメモリ
を有する、インテルから入手可能な8731である。

第23図は、第22図のマイクロコンピュータ660の動作を
概念的に示す。第23図のルーチンは、コンピュータ14か
らの指令もしくはコマンドのためにコンピュータ14への
通信リンクを監視し、かつ関連のリモート・ユニット６
から受信器12に伝送される符号化ビットの検出を行うた
めに割込みタイマによって割込まれる。割込みルーチン
は、第27A図及び第27B図に関して概略的に、そして第28
A図〜第28C図に関してより詳細に論じられる。電源オン
時のリセットが生じ（ステップ700）、マイクロコンピ
ュータ660が初期化された（ステップ702）後、マイクロ
コンピュータ660は、母線からの受信器周波数をコンピ
ュータ14に取り込み（ステップ704）、適切な周波数指
定語でシンセサイザ662をロードする（ステップ706）。
次に、プロセッサ660は、割込みタイマを200マイクロ秒
に設定する（ステップ708）。すなわち、200マイクロ秒
の末端において、プロセッサは、開始ビットがそれぞれ
のリモート・ユニット６のマンチェスタ・エンコーダ54
から受信されたか否かを決定するために、比較器674を
検査する。マイクロコンピュータ660は次に、指令がコ
ンピュータ14から受信されたか否かを決定するためにコ
ンピュータ14からの母線を定期的に検査するループに入
る。指令は、シンセサイザ周波数を更新し（ステップ71
2）、最後の符号化語を送信し（ステップ714）、最後の
４つの符号化語を送信（ステップ716）、最後の16の符
号化語を送信し（ステップ718）、現在の周波数を送信
し（ステップ720）、そして自己−検査を送信する（ス
テップ722）ことに関連した仕事（タスク）を含んでい
る。

電源オン時のリセット作用中の、第24A図に示される制
御ルーチンの開始において、コンピュータ14の母線から
の入力に対するアドレスが記憶され（ステップ730）、
その後、カウント・レジスタ（TCON）、割込み可能レジ
スタ（IE）、割込み優先レジスタ（IP）、直列カウント
・レジスタ（SCON）及びプログラム状態語レジスタ（PS
W）が初期設定される（ステップ732）。次に、該マイク
ロコンピュータ660はコンピュータ14への母線の監視を
開始して、この特定のマイクロコンピュータ（受信器）
に対する周波数語が受信されたか否かを決定する。最初
のステップは、周波数ワードもしくは周波数語が受信さ
れたということを示す受信割り込み（RT）フラッグの設
定が行われたか否かを決定するために、該受信割込みフ
ラッグを検査することである（ステップ734）。もし受
信／割込みフラッグが設定されているならば、次に、マ
イクロコンピュータ660は、最上位ビット（MSB）を検査
して、それが１であるか否かを決定する（ステップ73
6）。もしそれが１でないならば、受信／割りみフラッ
グは、０に設定され（ステップ738）、そしてマイクロ
コンピュータ660は、ワードすなわち語を検査すること
を続ける。もし最上位ビットが１であるならば、次に、
マイクロコンピュータは、ワードがそれ自身をアドレス
指定しているか否かを決定し（ステップ740）、次に該
ワードが周波数指定ワードであるか否かを決定する（ス
テップ742）。もし該ワードが周波数指定ワードである
ならば、受信割込みフラッグは０に設定され（ステップ
744）、その後、もう１つの受信割込みがあったか否か
を決定するためのチェック（ステップ746）が続く。も
し割込みが生じなかったならば、有効な周波数（０−12
7）の最上位ビットは常に０でなければならないは、こ
のことはシンセサイザがロードされる前にデータが有効
であるということを確実にするための付加的なチェック
として働く。受信されたワードが周波数指定ワードであ
るということをマイクロコンピュータ660が決定する
と、該周波数は、シンセサイザのためのバッファ（SBU
F）内に記憶される。P3.5及びP3.6（第24B図）は、デー
タをシンセサイザ662内に直列にロードするために用い
られるマイクロコンピュータ660の出力線である。次
に、シンセサイザの更新ルーチンが呼び出される（ステ
ップ752）。このルーチンは、指定された周波数をシン
セサイザ662内にロードするが、これについては第25図
に関してより詳細に説明する。周波数が設定されてしま
うと、種々のフラッグ及びカウンタが設定され（ステッ
プ754）、その後、割込みタイマが200マイクロ秒に設定
される（ステップ756）。次に、割込み可能フラッグが
設定されて、タイマ・カウント・レジスタが開始される
（ステップ758）。

第23図に示されたループが、第24C図及び第24F図により
詳細に示されている。プログラムは、ワードが受信され
たか否かを決定するために、受信割り込みフラッグがチ
ェックされる（ステップ760）（第24C図）ループに入
る。もしワードが受信されたならば、割込みフラッグは
０に設定され（ステップ762）、その後、ワードが当該
受信器に対するアドレス指定であるか否かに関する決定
（ステップ764）が続く。もしワードが当該受信器に対
してアドレス指定されているならば、最上位ビット（MS
B）が１であるか否かを決定するためのチェック（ステ
ップ766）が為される。もし最上位ビットが１であるな
らば、通信が受信されたことを示すフラッグは、０に設
定される（ステップ768）。次に、ワードが周波数更新
の指令であるか否かを決定するための、チェック（ステ
ップ770）が行われ、もしそうであるならば、受信器
は、ワードが受信されるまで受信割込みフラッグがチェ
ックされる（ステップ772）ループに入る。受信割込み
フラッグは次に０に設定され（ステップ774）、その
後、最上位ビット（MSB）が検査されて（ステップ776）
（第24D図）、それが０であるか否かを決定する。もし
そうであるならば、それは、正確な周波数仕様ワードが
受信されたことを示し、該周波数は、シンセサイザの変
数にロードされる（ステップ778）。割込みタイマは次
に不能化され（ステップ780）、かつカウンタが不能化
される（ステップ782）。次に、シンセサイザ更新サブ
ルーチンが、シンセサイザ662によって生成される周波
数を更新するために呼び出される（ステップ784）。周
波数更新の後、適切なポインタ及びフラッグが更新され
（ステップ786）、その後割込みタイマを20マイクロ秒
に設定する（ステップ788）ことが続く。割込みタイマ
が設定されると、該タイマは可能化され（ステップ79
0）、そしてタイマ・カウント・レジスタも可能化され
る（ステップ792）。

もし受信されたワードが周波数更新ワードでないなら
ば、次にプロセッサは、有効な要求が受信されたか否か
を決定し（ステップ794）（第24E図）、もしそうである
ならば、適切な作用を実行する。もし有効でない無効な
要求が受信されたならば（ステップ796）、間違ったワ
ードはすぐに無視される。

もし送信ワードに対する指令が検出されたならば、アレ
イ・カウンタが適切な値に設定される（ステップ798〜8
02）。伝送されるべき１つもしくは２つ以上のワードの
開始アドレス（Ｘ）が、次に記憶され（ステップ80
2）、そしてプロセスは、該１つもしくは２つ以上のワ
ードが伝送されるループに入る（第24F図）。このルー
プ中、送信サブルーチンが呼び出され（ステップ812）
るが、この送信サブルーチンについては、第26図に関し
てより詳細に述べる。

もし他の指令の１つが検出されたならば、適切なワード
が伝送バッファ内にロード（ステップ816;第24F図、及
びステップ818）されるか、もしくは適切な自己検査フ
ラッグが０に設定される（ステップ820）。もし周波数
伝送もしくは自己検査の伝送が要求されたならば、母線
を可能化するためのプログラム状態ワード・ビットは０
に設定され（ステップ822）、その後、呼び出しサブル
ーチンが実行される（ステップ824）。最後のワードが
伝送されたとき、伝送割込みフラッグは１に設定され、
そして受信通信フラッグは１に設定される（ステップ82
8）。次に、プログラム状態ワード・ビットは、マイク
ロコンピュータ660と共通母線との間の母線接続を高イ
ンピーダンス状態に設定するよう更新される（ステップ
830）。コンピュータ34とマイクロコンピュータ660との
間の母線接続は、トライステート母線であり、該トライ
ステート母線においては、コンピュータ660が母線にア
クセスしていないときはいつでも、母線接続が高インピ
ーダンス状態に設定され得る。

第25図は、周波数シンセサイザ662に適切な周波数指定
ワードをロードするサブルーチンの詳細を示す。最初
に、シンセサイザに対する利得ビットが設定され（ステ
ップ842）。その後、示されているビットの設定（ステ
ップ844）が続く。P3.7はデータ出力であり、及びP3.6
は周波数シンセサイザ662のクロックである。ステップ8
44は、シンセサイザ662の最上位ビット内に０をクロッ
クする。次に、指定された出力周波数（FREQ−OUT）に
対するビット・パターン（FREQ）が、128ワードを含ん
でいるルック・アップ・テーブルから取り込まれ（ステ
ップ846）、ここに、128ワードの各々は、受信器６によ
って受信されるべき可能なチャネルの周波数に対応す
る。周波数もしくはチャンネル番号をシンセサイザ・ビ
ット・パターンに相関させるルックアップ・テーブル
は、当業者によって創設され得る。次に、マイクロコン
ピュータ660はループに入る。出力ポートとしてP3.7を
及びクロックとしてP3.6を用いるこのループの間、該ル
ープは、データを左側にシフトし（ステップ858）、そ
してワードを32767と比較する（ステップ850）ことによ
って、シンセサイザに対する次のデータ・ビットが１で
あるべきか、もしくは０であるべきかを決定する。すな
わち、もしワードがその定数より大きいならば、出力ビ
ットは１に設定され（ステップ854）、そうでなけれ
ば、０に設定される（ステップ852）。適切な周波数が
ロードされるとき、マイクロコンピュータ660はプログ
ラム状態ワードの適切なビットをトグリング（togglin
g）することによって新しい周波数をラッチする（ステ
ップ862）。プロセッサは次に、シンセサイザがリター
ン（ステップ866）する前に新しい周波数に切り換わる
のを可能にするために80ミリ秒待つ。

第26図は送信サブルーチンの詳細を示し、該送信サブル
ーチンにおいては、伝送割込みフラッグ（TI）がチェッ
クされて（ステップ872）、母線が占められていないこ
とを示す１であるか否かを決定する。もし母線が占めら
れていないならば、伝送割込みフラッグ（TI）は、母線
が占められているということを示す０に設定され、そし
てバッファの内容がトランスミッタ内にロードされる。
変数のXMITの内容がSBUFと名付けられバッファ内にロー
ドされ、そして該バッファはワードをシフトすることを
続ける。バッファの内容が伝送されると、ルーチンは戻
る（ステップ878）。

第27A図及び第27B図に概念的に示される割込みルーチン
は、開始ビット・フラッグが設定されたか否かを決定す
る（ステップ892）（第27B図）ことによって始まる。も
しフラッグが設定されているならば、検出されているビ
ットが開始ビットであるか否かについて決定が為される
（ステップ894）（第27A図）。開始ビットは、入力信号
が高いことを示す信号を出力する比較器674の一方と、
入力信号が低いことを示す比較器の他方とによって検出
される。すなわち、開始信号は、第16A図に示されるよ
うに、高い値と低い値との間にある。もし開始ビットが
検出されているならば、幅カウンタが増分され（ステッ
プ896）、その後、割込みタイマを200マイクロ秒に設定
する（ステップ898）。200マイクロ秒は、正確な幅の決
定及び開始ビットの終わりを可能にする間隔である。す
なわち、開始ビットが検出されている間、開始ビットの
幅は、割込みによって測定されている。もし開始ビット
が検出されていないならば、該開始ビットが０幅を有す
るか否かに関して決定が為される（ステップ900）。も
しそうであるならば割込みタイマが200マイクロ秒に設
定され（ステップ898）、そしてマイクロコンピュータ
は、０でない幅の開始ビットを捜すことを続ける。もし
開始ビットが０でない幅を有するならば、開始ビットが
正しい幅のビットであるか否かについて決定が為される
（ステップ902）。もし正しい幅がまだ検出されていな
いならば、次に、タイマは再度200マイクロ秒に設定さ
れ、そしてもう１つの割込みを待つ。もし開始ビットが
正しい幅のビットであるならば、開始ビット・フラッグ
がリセットされ（ステップ904）、そして割込み間のタ
イマが2.6ミリ秒のより長い期間に設定される（ステッ
プ906）。2.6ミリ秒の間隔は、第１のデータ・ビットの
中間に割込みを生じるはずである。開始ビットは好まし
くは、8.31ミリ秒の幅であり、そして各データ・ビット
は、8.31ミリ秒の幅である。

もし開始ビット・フラッグが設定されず、かつ割込みが
生じたならば、マイクロコンピュータはデータ内でビッ
トをシフトする（ステップ908）（第27B図）。データ・
ビットの値は、比較器の一方のみによって生成される出
力を検査することによって決定され得る。マイクロコン
ピュータ660は次に、これがワードの最後のビットであ
るか否かを決定し（ステップ910）、もし最後のビット
でないならば、データ・ビット間の間隔（8.31ミリ秒）
に割込みタイマを設定する。もしビットがワードの最後
のビットであるならば、次に、該ワードは記憶され（ス
テップ914）、そして開始ビット・フラッグが設定され
（ステップ916）、その後、最後のビットの終わりと次
の符号化ワードの開始ビットの始まりとの間のデッドバ
ンド間隔（deadband）に対してタイマを設定することが
続く。

第28A図及び第28B図は、第27A図及び第27B図の割込みル
ーチンをより詳細に示し、それによってフラッグ、状態
ビット、等が検査される。最初に、次にくるワードを記
憶するために用いられるバンクに対するレジスタ・バン
ク・ポインタが１に設定され（ステップ930）（第28A
図）、その後、タイマ・カウント・レジスタを無効にす
る（ステップ932）ことが続く。次に、前述した開始ビ
ット・フラッグ（ST−BIT−FLAG）が検査され（ステッ
プ934）、その後、示された入力ビットの比較（ステッ
プ936）が続く。これらのビットは、開始ビット・レベ
ルが検出されたか否かを示す。もし開始ビット・カウン
タ（ST−BIT−CTR）の値が39より大きいならば、自己検
査ワード（SELF−TEST）の値が検査される（ステップ94
0）（第28C図）。もし自己検査ワードの値が7Fでないな
らば、自己検査カウンタは１だけ増分され、その後、開
始ビット・カウンタを０に設定する（ステップ946）こ
とが続く。7Fの値は、128の開始ビットが検出されてい
ないことを示す。ビット・カウンタは、符号化ワードの
どのビットが現在入力されているかを示す。開始ビット
・カウンタが39以下であるとき、開始ビット・カウンタ
が24より大きいかもしくはそれに等しいかどうかを決定
するために検査される（ステップ948）。24に等しいか
もしくはそれより大きくなければ、開始ビット・カウン
タが検査され（ステップ950）、そしてもしそれが０で
あるならば、もう１つの自己検査チェックが行われ、そ
うでなければ、開始ビット・カウンタは０に設定される
（ステップ946）。もし開始ビット・カウンタが24より
大きいかもしくはそれに等しいならば、示されるプログ
ラム状態ビットは１に設定され（ステップ952）、その
後、種々のフラッグ及び値を０に設定する（ステップ95
4−958）ことが続く。割込みタイマもまた設定され（ス
テップ960）、その後、示されるプログラム状態ワード
・ビットを０に設定することが続く。もし開始ビットが
検出されているならば、開始ビット・カウンタが検査さ
れ（ステップ962）（第28A図）、それがその最大値にあ
るか否かを決定する。もしそうでないならば、開始ビッ
ト・カウンタは増分され（ステップ964）、その後、開
始ビットを検査することを続けるための値に割込みタイ
マを設定する（ステップ966）（第28B図）ことが続く。

もし開始ビット・フラッグが１に等しくないならば、ス
トローブを高に設定するためのプログラム状態ビットが
０に設定される（ステップ948）（第28A図）。次に、デ
ータ・ワードが１だけ左にシフトされ（ステップ97
0）、その後、次にくるビットが１もしくは０であるか
否かを決定するために、示される入力データ・ビットを
チェックする（ステップ972）ことが続く。もし次にく
るビットが１に等しいならば、１がデータ・ワード（DA
TA）に加えられる（ステップ974）（第28B図）。もし、
次にくるビットの状態ワード・ビットが０に等しいなら
ば、０がデータ・ワード（DATA）に加えられる（ステッ
プ976）。ステップ976は、ステップ974において加えら
れることを関連したプログラム遅延を等しくするよう意
図される。

次に、ビット・カウンタ（BIT−CTR）は増分され（ステ
ップ978）、その後、示される検査ポイントI/Oビットを
０に設定する（ステップ980）ことが続く。もしビット
・カウンタが15に等しいと決定される（ステップ982）
ならば、次に、ワードの終りが検出され、そしてワード
を記憶するためのアレイ・ポインタ（ARRRAY−POINT）
が更新される（ステップ984）。もしアレイ・ポインタ
が17に等しいならば、次に、次にくるデータを記憶する
ために有用なアレイ内の最後のワードが満たされ、そし
てポインタはアレイ・ポインタを０に戻して設定する
（ステップ988）ことによって、アレイの始まりまで戻
るよう回転しなければならない。有効なアレイ・ポイン
タが決定されると、データは次にくるバッファ（BUF）
の適切な場所に記憶される（ステップ990）。割込みタ
イマは、次に、次にくるデータ・ビットを検出するため
に4.1ミリ秒に設定される（ステップ992）。もしビット
・カウンタが15に等しくないならば、次に、割込みタイ
マが次のデータ・ビットを検出するために適切な値に設
定される（ステップ994）。割込みタイマが適当な値に
設定されると、カウンタは可能化され（ステップ99
6）、その後、レジスタ・バンクが０に設定される（ス
テップ998）。

本発明の多くの特徴並びに長所が詳細な説明から明らか
であり、それ故、本発明では、本発明の本当の精神並び
に範囲内にある、かかる特徴並びに長所のすべてを包含
するよう意図している。さらに当業者には多くの変更並
びに変化が容易に想到され得るので、本発明を、図示し
かつ説明した構成並びに動作に制限することを望むもの
ではなく、従って、本発明の範囲内にあるすべての適当
な変更並びに等価物が考慮されるべきである。

【図面の簡単な説明】

第１図は本発明によるマルチノード装置を示すブロック
図、第２図は、第１図のリモート・ユニット６の構成要
素を示すブロック回路図、第3A図及び第3B図は、第２図
のリプル・カウンタ32及びデコーダ38を示す回路図、第
４図は、第３図のリセット・フリップフロップを示す回
路図、第５図は、第２図の位相／周波数比較器34の詳細
を示す回路図、第６図は、第２図のオシレータ42の詳細
を示す回路図、第7A図及び第7B図は、タイミング信号バ
ッファを含んだ、第２図のタイミング・カウンタ40の詳
細を示す回路図、第８図は、第7A図及び第7B図のＤフリ
ップフロップの１つを示す回路図、第９図は、第7A図及
び第7B図の非同期セットＤフリップフロップの１つを示
す回路図、第10図は、第２図のアナログ・マルチプレク
サの詳細を示す回路図、第11A図は及び第11B図は、第２
図のラッチ50及びシフト・レジスタ52の詳細を示す回路
図、第12図は、第11A図及び第11B図の単一ビット・ラッ
チの詳細を示す回路図、第13図は、第11A図及び第11B図
の双対入力Ｄフリップフロップを示す回路図、第14A図
及び第14B図は、特に第２図の外部のアナログ・ディジ
タル変換器48とのタイミング関係を示す、集積回路30の
タイミング・チャート、第15図は、第２図のマンチェス
タ・エンコーダ54の詳細を示す回路図、第16A図及び第1
6B図は、マンチェスタ・エンコーダ54の、例えばデータ
のタイミングを示すタイミング・チャート、第17図は、
第２図のループ・フィルタ増幅器58の詳細を示す回路
図、第18図は、第２図の電圧制御オシレータ36の詳細を
示す回路図、第19図は、第２図の集積回路への入力が該
回路30の信号要求と整合するのを許容する代表的なレベ
ル・シフト回路を示す回路図、第20図は、本発明の集積
回路の複合マスクを示す図、第21A図及び第21B図はマス
クのレイアウトを示す図、第22図は、第１図のバッファ
２及び受信器12の構成要素を示すブロック回路図、第23
図は、第22図のマイクロコンピュータ660によって行わ
れるプロセスを概念的に示すブロック線図、第24A図〜
第24F図は、第23図のプロセスを一層詳細に示すフロー
チャート、第25図は、第24A図〜第24F図から呼び出され
るシンセサイザ更新サブルーチンの詳細を示すフローチ
ャート、第26図は、第24A図〜第24F図から呼び出される
送信サブルーチンの詳細を示すフローチャート、第27A
図及び第27B図は、第22図のマイクロコンピュータ660の
割り込みサブルーチンによって行われる作用を示すフロ
ーチャート、第28A図〜第28C図は、割り込みサブルーチ
ンを一層詳細に示す図である。 図において、２はバッファ、４は共通同軸ケーブル、６
はリモート・ユニット、８は低周波センサ、10は高周波
センサ、12は受信器、14はコンピュータ、22は低周波ア
ナログ・センサ、24は高周波アナログ入力装置、26は変
圧器、28はオシレータ水晶、30はアナログ直列母線イン
タフェース集積回路、32はリプル・カウンタ、34は位相
／周波数比較器、36は電圧制御オシレータ、38はデコー
ダ、40はタイミング・カウンタ、42はオシレータ、44は
オシレータ水晶、46はアナログ・マルチプレクサ、48は
アナログ・ディジタル変換器、50はラッチ、52はシフト
・レジスタ、54はマンチェスタ・エンコーダ、56はフィ
ルタ、58はループ・フィルタ増幅器、654は水晶オシレ
ータ、660はマイクロコンピュータ、662はシンセサイ
ザ、664はミクサ、666はフィルタ、668はFM検出器、670
は減衰器、674は比較器である。

フロントページの続き (72)発明者 ダニエル・ウェイン・ジェフリーズ アメリカ合衆国、メリーランド州、グレ ン・バーニー、パイントップ・ドライブ 1013 (72)発明者 ウィリアム・ピアス・エバンス アメリカ合衆国、メリーランド州、グレ ン・バーニー、フォレスト・ストリート ２ (72)発明者 ジョン・リチャード・スミス アメリカ合衆国、ペンシルベニア州、モン ロービル、スパータン・ドライブ 229 (56)参考文献 特開 昭56−143100（ＪＰ，Ａ) 特開 昭63−245590（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】各々がセンサ信号を生成する原子力プラン
   トにおける諸センサのための共通母線マルチノード・セ
   ンサ装置を含んだ原子力プラントにおいて、 前記共通母線マルチノード・センサ装置は： 電力を供給する電源と； 該電源に結合される通信ケーブルと； 該通信ケーブル及び１つまた２つ以上のセンサ間に結合
   される複数のリモート・センサ・ユニットと； を備え、前記リモート・センサ・ユニットは： 前記通信ケーブルに接続されて該通信ケーブル上の電源
   を直流に変換する直流電源； 前記直流電源に接続されるアナログ・ディジタル変換
   器； オシレータ基準； フィルタ；及び 前記直流電源、前記アナログ・ディジタル変換器、前記
   オシレータ基準及び前記フィルタに接続される集積回路
   センサ・インタフェース、 を備え、該集積回路センサ・インタフェースは、 この集積回路センサ・インタフェースの外部からの周波
   数指定語を受信するカウンタ； 該カウンタに接続される位相／周波数比較器； 前記オシレータ基準に接続されるオシレータ； 前記オシレータ、前記位相／周波数比較器及び前記アナ
   ログ・ディジタル変換器に接続されるタイミング・カウ
   ンタ； 前記センサ及び前記アナログ・ディジタル変換器に接続
   可能で、かつ前記タイミング・カウンタに接続されるア
   ナログ・マルチプレクサ； 前記タイミング・カウンタ及び前記アナログ・ディジタ
   ル変換器に動作的に接続されるシフト・レジスタ； 該シフト・レジスタに接続され、かつ前記フィルタに接
   続可能のエンコーダ；及び 前記フィルタ及び前記通信ケーブルに接続される電圧制
   御オシレータ； を備え、 前記共通母線マルチノード・センサ装置はまた、前記通
   信ケーブルに接続される受信器を備え、該受信器は： 前記通信ケーブルに動作的に接続される帯域フィルタ； 該帯域フィルタに接続されるミクサ； 該ミクサに接続されるプログラム可能なシンセサイザ； 前記ミクサに接続されるFM検出器； 該FM検出器に接続される比較器； 前記FM検出器及び前記マイクロコンピュータに接続され
   るプログラム可能な減衰器；及び 前記比較器、前記プログラム可能なシンセサイザ、及び
   前記減衰器に接続され、前記受信器が対応するリモート
   ・センサ・ユニットの搬送周波数を合成するよう前記シ
   ンセサイザを制御し、前記リモート・センサ・ユニット
   毎に設定された周波数が入力されて、あらかじめプログ
   ラムされた前記減衰器を制御する機能を有するマイクロ
   コンピュータ； を備えた、 共通母線マルチノード・センサ装置を含んだ原子力プラ
   ント。