JPH0746068A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH0746068A JPH0746068A JP18947693A JP18947693A JPH0746068A JP H0746068 A JPH0746068 A JP H0746068A JP 18947693 A JP18947693 A JP 18947693A JP 18947693 A JP18947693 A JP 18947693A JP H0746068 A JPH0746068 A JP H0746068A
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】本発明はＦＥＴを使用した自動利得制御におい
て増幅器の入力直流電圧が変化しないようにすることに
よって、増幅器から出力される信号の振幅を一定に制御
することができる自動利得制御回路を提供することを目
的とする。 【構成】入力信号Ｏ１が第１増幅器を介してＦＥＴ４の
ドレイン−ソース間に流れ、第２増幅器で増幅されて出
力信号Ｓ１となり、その振幅を帰還回路６で検出して得
た制御電圧をＦＥＴ４のゲート端に印加しドレイン抵抗
を可変し出力振幅を一定に制御し、且つドレイン−ソー
ス間の電位差発生用の直流バイアス電圧Ｖｒ２がソース
端に抵抗器Ｒを介して印加される構成に、定電流源１３
と、この出力電流を分岐した第１電流Ｉ１をドレイン端
に、第２電流Ｉ２をソース端に供給し、第１電流Ｉ１と
第２電流Ｉ２との和で且つ常時一定値の電流Ｉを抵抗器
Ｒを介して直流バイアス電圧Ｖｒ２供給側に流す電流分
流回路１４とを具備して構成する。
て増幅器の入力直流電圧が変化しないようにすることに
よって、増幅器から出力される信号の振幅を一定に制御
することができる自動利得制御回路を提供することを目
的とする。 【構成】入力信号Ｏ１が第１増幅器を介してＦＥＴ４の
ドレイン−ソース間に流れ、第２増幅器で増幅されて出
力信号Ｓ１となり、その振幅を帰還回路６で検出して得
た制御電圧をＦＥＴ４のゲート端に印加しドレイン抵抗
を可変し出力振幅を一定に制御し、且つドレイン−ソー
ス間の電位差発生用の直流バイアス電圧Ｖｒ２がソース
端に抵抗器Ｒを介して印加される構成に、定電流源１３
と、この出力電流を分岐した第１電流Ｉ１をドレイン端
に、第２電流Ｉ２をソース端に供給し、第１電流Ｉ１と
第２電流Ｉ２との和で且つ常時一定値の電流Ｉを抵抗器
Ｒを介して直流バイアス電圧Ｖｒ２供給側に流す電流分
流回路１４とを具備して構成する。
Description
【０００１】
【産業上の利用分野】本発明は自動利得制御回路に関す
る。自動利得制御回路は入力レベルが変動しても出力レ
ベルを一定にするためのものであり、光通信、電気通信
等のアナログ的に信号を増幅する装置に幅広く適用され
ており、より適正に出力レベルを一定とできることが要
望されている。
る。自動利得制御回路は入力レベルが変動しても出力レ
ベルを一定にするためのものであり、光通信、電気通信
等のアナログ的に信号を増幅する装置に幅広く適用され
ており、より適正に出力レベルを一定とできることが要
望されている。
【０００２】
【従来の技術】図３に従来の自動利得制御回路の回路図
を示し、その説明を行う。この図に示す自動利得制御回
路は、光中継器の受信インタフェース部に適用されてい
るものとし、入力振幅変動が大きい（ダイナミックレン
ジが大きい）ときに出力振幅を一定にするものである。
を示し、その説明を行う。この図に示す自動利得制御回
路は、光中継器の受信インタフェース部に適用されてい
るものとし、入力振幅変動が大きい（ダイナミックレン
ジが大きい）ときに出力振幅を一定にするものである。
【０００３】図中、１はフォトダイオード（ＰＤ）、２
はプリアンプ、３は信号減衰回路であり、電界効果トラ
ンジスタ（ＦＥＴ）４と、抵抗器Ｒを有している。５は
オペアンプによるメインアンプ、６は帰還回路であり、
信号振幅検出回路７と直流アンプ８とを有している。
はプリアンプ、３は信号減衰回路であり、電界効果トラ
ンジスタ（ＦＥＴ）４と、抵抗器Ｒを有している。５は
オペアンプによるメインアンプ、６は帰還回路であり、
信号振幅検出回路７と直流アンプ８とを有している。
【０００４】ＰＤ１は、カソード端に所定電圧Ｖが供給
され、アノード端がプリアンプ２の入力側に接続される
ことによって逆バイアス接続されており、図示せぬ光伝
送路より送られてくる光信号Ｏ１を電気信号（電圧）に
変換してプリアンプ２に供給する。
され、アノード端がプリアンプ２の入力側に接続される
ことによって逆バイアス接続されており、図示せぬ光伝
送路より送られてくる光信号Ｏ１を電気信号（電圧）に
変換してプリアンプ２に供給する。
【０００５】プリアンプ２は、出力側がＦＥＴ４のドレ
イン端Ｄに接続されており、入力電圧を電流に変換して
ＦＥＴ４へ出力する。ＦＥＴ４は、ソース端Ｓがメイン
アンプ５の逆相入力端「−」接続され、且つソース端Ｓ
には分圧抵抗器Ｒを介して直流バイアス電圧Ｖｒ２が供
給されており、またゲート端Ｇが直流アンプ８の出力端
に接続されている。
イン端Ｄに接続されており、入力電圧を電流に変換して
ＦＥＴ４へ出力する。ＦＥＴ４は、ソース端Ｓがメイン
アンプ５の逆相入力端「−」接続され、且つソース端Ｓ
には分圧抵抗器Ｒを介して直流バイアス電圧Ｖｒ２が供
給されており、またゲート端Ｇが直流アンプ８の出力端
に接続されている。
【０００６】直流アンプ８の出力電圧（制御電圧）Ｖ５
がゲート端Ｇに印加されることによってゲート−ソース
間の電圧Ｖｇｓが変化し、この変化に応じてドレイン−
ソース間の抵抗である図４に示すドレイン抵抗Ｒｄｓが
変化する。この変化したドレイン抵抗Ｒｄｓに応じてド
レイン−ソース間を流れる電流が変化するようになって
いる。
がゲート端Ｇに印加されることによってゲート−ソース
間の電圧Ｖｇｓが変化し、この変化に応じてドレイン−
ソース間の抵抗である図４に示すドレイン抵抗Ｒｄｓが
変化する。この変化したドレイン抵抗Ｒｄｓに応じてド
レイン−ソース間を流れる電流が変化するようになって
いる。
【０００７】メインアンプ５は、正相入力端「＋」に比
較電圧Ｖｒ１が印加されており、逆相入力端「−」に供
給される信号を増幅して光信号Ｏ１に対応した電気信号
Ｓ１として出力する。但し、比較電圧Ｖｒ１は、出力信
号Ｓ１の振幅の中間レベルに設定されている。
較電圧Ｖｒ１が印加されており、逆相入力端「−」に供
給される信号を増幅して光信号Ｏ１に対応した電気信号
Ｓ１として出力する。但し、比較電圧Ｖｒ１は、出力信
号Ｓ１の振幅の中間レベルに設定されている。
【０００８】信号振幅検出回路７は、出力信号Ｓ１の振
幅を検出し、この検出振幅と基準振幅との誤差に応じた
直流電圧を出力する。直流アンプ８はその直流電圧を増
幅して前記した制御電圧をＦＥＴ４のゲート端Ｇに供給
する。
幅を検出し、この検出振幅と基準振幅との誤差に応じた
直流電圧を出力する。直流アンプ８はその直流電圧を増
幅して前記した制御電圧をＦＥＴ４のゲート端Ｇに供給
する。
【０００９】このような構成において、ＰＤ１に供給さ
れる光信号Ｏ１が変動すると、それに応じて出力信号Ｓ
１の振幅も変動する。この変動する振幅は信号振幅検出
回路７で検出され、振幅変化に応じた直流電圧が直流ア
ンプ８で増幅された後、ＦＥＴ４のゲート端Ｇに供給さ
れる。
れる光信号Ｏ１が変動すると、それに応じて出力信号Ｓ
１の振幅も変動する。この変動する振幅は信号振幅検出
回路７で検出され、振幅変化に応じた直流電圧が直流ア
ンプ８で増幅された後、ＦＥＴ４のゲート端Ｇに供給さ
れる。
【００１０】これによってＦＥＴ４のドレイン抵抗Ｒｄ
ｓが変化し、この変化量に応じてドレイン−ソース間に
出力信号Ｓ１の振幅を一定とするための電流が流れるこ
とになる。
ｓが変化し、この変化量に応じてドレイン−ソース間に
出力信号Ｓ１の振幅を一定とするための電流が流れるこ
とになる。
【００１１】即ち、出力信号Ｓ１の振幅が所定値よりも
大きくなればそれに伴いドレイン抵抗Ｒｄｓが大きくな
り、ＦＥＴ４を流れる電流が抑制されてメインアンプ５
の第１入力端に供給されるので、これに応じて出力信号
Ｓ１の振幅が抑えられる。
大きくなればそれに伴いドレイン抵抗Ｒｄｓが大きくな
り、ＦＥＴ４を流れる電流が抑制されてメインアンプ５
の第１入力端に供給されるので、これに応じて出力信号
Ｓ１の振幅が抑えられる。
【００１２】一方、出力信号Ｓ１の振幅が所定値よりも
小さくなればドレイン抵抗Ｒｄｓが小さくなり、ＦＥＴ
４を流れる電流が多くなってメインアンプ５の第１入力
端に供給されるので、これに応じて出力信号Ｓ１の振幅
が大きくなる。
小さくなればドレイン抵抗Ｒｄｓが小さくなり、ＦＥＴ
４を流れる電流が多くなってメインアンプ５の第１入力
端に供給されるので、これに応じて出力信号Ｓ１の振幅
が大きくなる。
【００１３】
【発明が解決しようとする課題】ところで、上述した従
来の自動利得制御回路においては、ＦＥＴ４のドレイン
−ソース間に電流が流れるようにするために、ドレイン
−ソース間に電位差が生じるようにしなければならな
い。このため、ソース端Ｓに抵抗器Ｒを介して直流バイ
アス電圧Ｖｒ２を印加し、直流バイアス電圧Ｖｒ２の電
圧を、プリアンプ２の無動作時のＤＣ成分である図４に
示す電圧Ｖ２よりもやや低めに設定してある。
来の自動利得制御回路においては、ＦＥＴ４のドレイン
−ソース間に電流が流れるようにするために、ドレイン
−ソース間に電位差が生じるようにしなければならな
い。このため、ソース端Ｓに抵抗器Ｒを介して直流バイ
アス電圧Ｖｒ２を印加し、直流バイアス電圧Ｖｒ２の電
圧を、プリアンプ２の無動作時のＤＣ成分である図４に
示す電圧Ｖ２よりもやや低めに設定してある。
【００１４】このような構成の場合、ＦＥＴ４のドレイ
ン抵抗Ｒｄｓの変化によってドレイン−ソース間に流れ
る電流が変化すると、抵抗器Ｒを介して直流バイアス電
圧Ｖｒ２を供給している電源側（図示せず）に流れる電
流も変化するので、メインアンプ５の逆相入力端「−」
に供給される入力直流電圧Ｖ３も変化することになる。
但し、入力直流電圧Ｖ３は、Ｖ３＝（Ｖ２−Ｖｒ２）・
Ｒ／（Ｒｄｓ＋Ｒ）＋Ｖｒ２で表すことが出来る。
ン抵抗Ｒｄｓの変化によってドレイン−ソース間に流れ
る電流が変化すると、抵抗器Ｒを介して直流バイアス電
圧Ｖｒ２を供給している電源側（図示せず）に流れる電
流も変化するので、メインアンプ５の逆相入力端「−」
に供給される入力直流電圧Ｖ３も変化することになる。
但し、入力直流電圧Ｖ３は、Ｖ３＝（Ｖ２−Ｖｒ２）・
Ｒ／（Ｒｄｓ＋Ｒ）＋Ｖｒ２で表すことが出来る。
【００１５】このように、入力直流電圧Ｖ３が変化する
とこの変化分もメインアンプ５が増幅するので、結果的
にその入力直流電圧Ｖ３の変化分が出力信号Ｓ１に影響
を及ぼし、出力信号Ｓ１の振幅が一定にならないといっ
た問題があった。
とこの変化分もメインアンプ５が増幅するので、結果的
にその入力直流電圧Ｖ３の変化分が出力信号Ｓ１に影響
を及ぼし、出力信号Ｓ１の振幅が一定にならないといっ
た問題があった。
【００１６】本発明は、このような点に鑑みてなされた
ものであり、ＦＥＴを使用した自動利得制御において増
幅器の入力直流電圧が変化しないようにすることによっ
て、増幅器から出力される信号の振幅を一定に制御する
ことができる自動利得制御回路を提供することを目的と
している。
ものであり、ＦＥＴを使用した自動利得制御において増
幅器の入力直流電圧が変化しないようにすることによっ
て、増幅器から出力される信号の振幅を一定に制御する
ことができる自動利得制御回路を提供することを目的と
している。
【００１７】
【課題を解決するための手段】図１に本発明の自動利得
制御回路の原理図を示す。この図に示す自動利得制御回
路は、入力信号Ｏ１に対応する出力信号Ｓ１の振幅を帰
還回路６で検出して得られる制御電圧でＦＥＴ４のドレ
イン抵抗を可変することにより一定に制御する回路であ
って、ＦＥＴ４のゲート端が帰還回路６の制御電圧出力
端に接続され、ドレイン端が入力信号Ｏ１の入力される
第１増幅器２の出力端に接続され、ソース端が出力信号
Ｓ１の出力される第２増幅器５の入力端に接続され、且
つドレイン端とソース端間に電位差を発生するための直
流バイアス電圧Ｖｒ２がソース端に抵抗器Ｒを介して印
加されて成るものであり、本発明の特徴部分は、定電流
源１３と、定電流源１３の出力電流を分岐し、一方の第
１電流Ｉ１がＦＥＴ４のドレイン端に供給され、他方の
第２電流Ｉ２がソース端に供給されるように接続され、
第１電流Ｉ１と第２電流Ｉ２との和で且つ常時一定値の
電流Ｉが抵抗器Ｒを介して直流バイアス電圧Ｖｒ２供給
側に流れるようにする電流分流回路１４とを設けて構成
したことにある。
制御回路の原理図を示す。この図に示す自動利得制御回
路は、入力信号Ｏ１に対応する出力信号Ｓ１の振幅を帰
還回路６で検出して得られる制御電圧でＦＥＴ４のドレ
イン抵抗を可変することにより一定に制御する回路であ
って、ＦＥＴ４のゲート端が帰還回路６の制御電圧出力
端に接続され、ドレイン端が入力信号Ｏ１の入力される
第１増幅器２の出力端に接続され、ソース端が出力信号
Ｓ１の出力される第２増幅器５の入力端に接続され、且
つドレイン端とソース端間に電位差を発生するための直
流バイアス電圧Ｖｒ２がソース端に抵抗器Ｒを介して印
加されて成るものであり、本発明の特徴部分は、定電流
源１３と、定電流源１３の出力電流を分岐し、一方の第
１電流Ｉ１がＦＥＴ４のドレイン端に供給され、他方の
第２電流Ｉ２がソース端に供給されるように接続され、
第１電流Ｉ１と第２電流Ｉ２との和で且つ常時一定値の
電流Ｉが抵抗器Ｒを介して直流バイアス電圧Ｖｒ２供給
側に流れるようにする電流分流回路１４とを設けて構成
したことにある。
【００１８】
【作用】上述した本発明によれば、出力信号Ｓ１の振幅
が変動すると、それを一定にするための制御電圧が帰還
回路６からＦＥＴ４のゲート端に印加される。この印加
によってドレイン抵抗が変化し、この変化に応じて電流
分流回路１４から出力される第１電流Ｉ１の電流値が変
化する。
が変動すると、それを一定にするための制御電圧が帰還
回路６からＦＥＴ４のゲート端に印加される。この印加
によってドレイン抵抗が変化し、この変化に応じて電流
分流回路１４から出力される第１電流Ｉ１の電流値が変
化する。
【００１９】第１及び第２電流Ｉ１，Ｉ２は、Ｉ＝Ｉ１
＋Ｉ２（但し、Ｉは常時一定値）の関係があるので、第
１電流Ｉ１の変化分、抵抗器Ｒを介して直流バイアス電
圧Ｖｒ２側に流れる電流Ｉが一定となるように第２電流
Ｉの電流値が変化する。
＋Ｉ２（但し、Ｉは常時一定値）の関係があるので、第
１電流Ｉ１の変化分、抵抗器Ｒを介して直流バイアス電
圧Ｖｒ２側に流れる電流Ｉが一定となるように第２電流
Ｉの電流値が変化する。
【００２０】この結果、Ｖｒ２＋Ｒ×Ｉの一定直流バイ
アス電圧が第２増幅器５の入力端に印加されるので、従
来のように直流バイアス電圧Ｖｒ２の影響で出力信号Ｓ
１の振幅が変動することがなくなり、振幅を一定に制御
することができる。
アス電圧が第２増幅器５の入力端に印加されるので、従
来のように直流バイアス電圧Ｖｒ２の影響で出力信号Ｓ
１の振幅が変動することがなくなり、振幅を一定に制御
することができる。
【００２１】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例による自動利得
制御回路の回路図である。この図において図３に示す従
来例の各部に対応する部分には同一符号を付し、その説
明を省略する。
いて説明する。図２は本発明の一実施例による自動利得
制御回路の回路図である。この図において図３に示す従
来例の各部に対応する部分には同一符号を付し、その説
明を省略する。
【００２２】図２に示す実施例の自動利得制御回路が、
図３に示した従来例と異なる点は信号減衰回路の構成を
図３に符号３ａで示すように変え、抵抗器Ｒを介して直
流バイアス電圧Ｖｒ２側に一定の電流Ｉが流れるように
することによって、メインアンプ５の入力直流電圧Ｖ３
が一定となるようにしたことである。
図３に示した従来例と異なる点は信号減衰回路の構成を
図３に符号３ａで示すように変え、抵抗器Ｒを介して直
流バイアス電圧Ｖｒ２側に一定の電流Ｉが流れるように
することによって、メインアンプ５の入力直流電圧Ｖ３
が一定となるようにしたことである。
【００２３】図３に示す信号減衰回路３ａにおいて、破
線枠の１１はインピーダンス変換回路であり、信号減衰
回路３ａの前段に出力インピーダンスの低いプリアンプ
２が接続されるため、電流がプリアンプ２に流れないよ
うに高出力インピーダンスに変換を行うものである。
線枠の１１はインピーダンス変換回路であり、信号減衰
回路３ａの前段に出力インピーダンスの低いプリアンプ
２が接続されるため、電流がプリアンプ２に流れないよ
うに高出力インピーダンスに変換を行うものである。
【００２４】その構成は、プリアンプ２の出力端にベー
ス端が接続されたトランジスタ１２と、トランジスタ１
２のコレクタ端と電源との間に接続された抵抗器ＲＣ
と、トランジスタ１２のエミッタ端とアース間に接続さ
れた抵抗器ＲＥとを有して構成されており、抵抗器ＲＣ
とトランジスタ１２のコレクタ端間がＦＥＴ４のドレイ
ン端Ｄに接続されて成っている。
ス端が接続されたトランジスタ１２と、トランジスタ１
２のコレクタ端と電源との間に接続された抵抗器ＲＣ
と、トランジスタ１２のエミッタ端とアース間に接続さ
れた抵抗器ＲＥとを有して構成されており、抵抗器ＲＣ
とトランジスタ１２のコレクタ端間がＦＥＴ４のドレイ
ン端Ｄに接続されて成っている。
【００２５】１３は一定の電流Ｉを供給する定電流源で
あり、破線枠１４は電流分流回路である。電流分流回路
１４は、抵抗器Ｒ１及びＲ２と、固定直流電圧Ｖｒ３が
ゲート端Ｇに印加されたＦＥＴ１５とを有している。
あり、破線枠１４は電流分流回路である。電流分流回路
１４は、抵抗器Ｒ１及びＲ２と、固定直流電圧Ｖｒ３が
ゲート端Ｇに印加されたＦＥＴ１５とを有している。
【００２６】抵抗器Ｒ１はＦＥＴ４のドレイン端Ｄと定
電流源１３との間に接続され、抵抗器Ｒ２は抵抗器Ｒ１
及び定電流源１３間とＦＥＴ１５のドレイン端Ｄに接続
されている。また、ＦＥＴ１５のソース端ＳはＦＥＴ４
のソース端Ｓとメインアンプ５逆相入力端「−」との間
に接続されている。直流電圧Ｖｒ３はＦＥＴ１５のゲー
ト−ソース間の電圧Ｖｇｓを確保するためのものであ
る。
電流源１３との間に接続され、抵抗器Ｒ２は抵抗器Ｒ１
及び定電流源１３間とＦＥＴ１５のドレイン端Ｄに接続
されている。また、ＦＥＴ１５のソース端ＳはＦＥＴ４
のソース端Ｓとメインアンプ５逆相入力端「−」との間
に接続されている。直流電圧Ｖｒ３はＦＥＴ１５のゲー
ト−ソース間の電圧Ｖｇｓを確保するためのものであ
る。
【００２７】定電流源１３から出力される電流Ｉは、抵
抗器Ｒ１を流れる電流Ｉ１と抵抗器Ｒ２を流れる電流Ｉ
２とに分流される。電流Ｉ１は、抵抗器Ｒ２を介してＦ
ＥＴ４を流れ、そのゲート電圧Ｖｇｓに応じて電流値が
変化する。
抗器Ｒ１を流れる電流Ｉ１と抵抗器Ｒ２を流れる電流Ｉ
２とに分流される。電流Ｉ１は、抵抗器Ｒ２を介してＦ
ＥＴ４を流れ、そのゲート電圧Ｖｇｓに応じて電流値が
変化する。
【００２８】電流Ｉ２は、電流Ｉ１の変化に応じた、Ｉ
−Ｉ１の電流値となり、抵抗器Ｒ２及びＦＥＴ１５を経
由して抵抗器Ｒに供給される。ＦＥＴ１５には固定直流
電圧Ｖｒ３が供給されているので、そのドレイン電圧Ｖ
ｄｓがＩ２×Ｒ２＋Ｖｄｓの関係を保持する電圧に変化
し、これに応じてドレイン抵抗Ｒｄｓが変化する。
−Ｉ１の電流値となり、抵抗器Ｒ２及びＦＥＴ１５を経
由して抵抗器Ｒに供給される。ＦＥＴ１５には固定直流
電圧Ｖｒ３が供給されているので、そのドレイン電圧Ｖ
ｄｓがＩ２×Ｒ２＋Ｖｄｓの関係を保持する電圧に変化
し、これに応じてドレイン抵抗Ｒｄｓが変化する。
【００２９】言い換えれば、電流Ｉ１の変化に応じた電
流Ｉ２が抵抗器Ｒ２を介してＦＥＴ１５のドレイン端Ｄ
に供給されるので、Ｉ２×Ｒ２の変化に応じてドレイン
電圧Ｖｄｓが変化し、これに応じてドレイン抵抗Ｒｄｓ
が変化する。
流Ｉ２が抵抗器Ｒ２を介してＦＥＴ１５のドレイン端Ｄ
に供給されるので、Ｉ２×Ｒ２の変化に応じてドレイン
電圧Ｖｄｓが変化し、これに応じてドレイン抵抗Ｒｄｓ
が変化する。
【００３０】即ち、抵抗器Ｒには、常時、Ｉ１＋Ｉ２の
直流バイアス電流Ｉが流れ、これによって、Ｖｒ２＋Ｒ
×Ｉの直流バイアス電圧Ｖ３がメインアンプ５の逆相入
力端「−」に印加される。
直流バイアス電流Ｉが流れ、これによって、Ｖｒ２＋Ｒ
×Ｉの直流バイアス電圧Ｖ３がメインアンプ５の逆相入
力端「−」に印加される。
【００３１】このような構成において、ＰＤ１に供給さ
れる光信号Ｏ１が変動すると、それに応じて出力信号Ｓ
１の振幅も変動する。この変動する振幅は信号振幅検出
回路７で検出され、振幅変化に応じた直流電圧が直流ア
ンプ８で増幅された後、ＦＥＴ４のゲート端Ｇに供給さ
れる。
れる光信号Ｏ１が変動すると、それに応じて出力信号Ｓ
１の振幅も変動する。この変動する振幅は信号振幅検出
回路７で検出され、振幅変化に応じた直流電圧が直流ア
ンプ８で増幅された後、ＦＥＴ４のゲート端Ｇに供給さ
れる。
【００３２】これによってＦＥＴ４のドレイン抵抗Ｒｄ
ｓが変化し、ＦＥＴ４に流れる電流Ｉ１が変化するが、
電流Ｉ１の変化に応じて、Ｉ−Ｉ１となるように電流Ｉ
２が抵抗器２及びＦＥＴ１５を流れるので、抵抗器Ｒに
は常時一定の電流Ｉが流れ、メインアンプ５の逆相入力
端「−」には一定の直流バイアス電圧Ｖ３が供給され
る。この結果、出力信号Ｓ１の振幅を一定に制御するこ
とができる。
ｓが変化し、ＦＥＴ４に流れる電流Ｉ１が変化するが、
電流Ｉ１の変化に応じて、Ｉ−Ｉ１となるように電流Ｉ
２が抵抗器２及びＦＥＴ１５を流れるので、抵抗器Ｒに
は常時一定の電流Ｉが流れ、メインアンプ５の逆相入力
端「−」には一定の直流バイアス電圧Ｖ３が供給され
る。この結果、出力信号Ｓ１の振幅を一定に制御するこ
とができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
ＦＥＴを使用した自動利得制御において増幅器の入力直
流電圧が変化しないようにすることによって、増幅器か
ら出力される信号の振幅を一定に制御することができる
効果がある。
ＦＥＴを使用した自動利得制御において増幅器の入力直
流電圧が変化しないようにすることによって、増幅器か
ら出力される信号の振幅を一定に制御することができる
効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施例による自動利得制御回路の回
路図である。
路図である。
【図３】従来例による自動利得制御回路の回路図であ
る。
る。
【図４】図３に示すＦＥＴをドレイン抵抗に置き換えた
場合の等価回路図である。
場合の等価回路図である。
２ 第１増幅器 ４ ＦＥＴ ５ 第２増幅器 ６ 帰還回路 １３ 定電流源 １４ 電流分流回路 Ｒ 抵抗器 Ｏ１ 入力信号 Ｓ１ 出力信号 Ｉ１ 第１電流 Ｉ２ 第２電流 Ｉ 電流 Ｖｒ２ 直流バイアス電圧
Claims (2)
- 【請求項１】 入力信号(O1)に対応する出力信号(S1)の
振幅を帰還回路(6)で検出して得られる制御電圧でＦＥ
Ｔ(4) のドレイン抵抗を可変することにより一定に制御
する回路であって、該ＦＥＴ(4) のゲート端が該帰還回
路(6) の制御電圧出力端に接続され、ドレイン端が該入
力信号(O1)の入力される第１増幅器(2) の出力端に接続
され、ソース端が該出力信号(S1)の出力される第２増幅
器(5)の入力端に接続され、且つ該ドレイン端とソース
端間に電位差を発生するための直流バイアス電圧(Vr2)
が該ソース端に抵抗器(R) を介して印加されて成る自動
利得制御回路において、 定電流源(13)と、 該定電流源(13)の出力電流を分岐し、一方の第１電流(I
1)が前記ドレイン端に供給され、他方の第２電流(I2)が
前記ソース端に供給されるように接続され、該第１電流
(I1)と該第２電流(I2)との和で且つ常時一定値の電流
(I) が前記抵抗器(R) を介して前記直流バイアス電圧(V
r2) 供給側に流れるようにする電流分流回路(14)とを具
備したことを特徴とする自動利得制御回路。 - 【請求項２】 前記第１増幅器(2) の出力端と前記ＦＥ
Ｔ(4) のドレイン端との間に、該第１増幅器(2) に逆電
流が流れないようにするためのインピーダンス変換回路
を接続したことを特徴とする請求項１記載の自動利得制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947693A JPH0746068A (ja) | 1993-07-30 | 1993-07-30 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947693A JPH0746068A (ja) | 1993-07-30 | 1993-07-30 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746068A true JPH0746068A (ja) | 1995-02-14 |
Family
ID=16241903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947693A Withdrawn JPH0746068A (ja) | 1993-07-30 | 1993-07-30 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9864068B2 (en) | 2015-03-19 | 2018-01-09 | Kabushiki Kaisha Toshiba | Circuit, photon detector, and radiation analyzer |
-
1993
- 1993-07-30 JP JP18947693A patent/JPH0746068A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9864068B2 (en) | 2015-03-19 | 2018-01-09 | Kabushiki Kaisha Toshiba | Circuit, photon detector, and radiation analyzer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |