JPH0744551B2 - ル−プ式デ−タ伝送装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のステーシヨンを伝送方向の相反する２重
化されたループ状の伝送路に接続し，そのループ内の１
つのステーシヨンの発振器のクロツクに他のステーシヨ
ンが従属的に同期してデータ伝送を行なうループ式デー
タ伝送システムに係り、特に伝送路などの障害発生によ
リループバツクを行なう時のクロツク系の切替え時間を
短縮するに好適なループ式データ伝送装置に関する。

〔従来の技術〕

従来の一般的な伝送方向の相反する２重化伝送路によリ
ループ状に構成された従属同期方式のループ式データ伝
送システムにおいては障害発生時のループバツク動作を
次のように行なつている。

第５図（ａ），（ｂ），（ｃ），（ｄ）は従来の一般的
な２重化された従属同期のループ状伝送路によるループ
式データ伝送システムにおける通常およびループバツク
時の同期状機をそれぞれ時系列的に示した説明図であ
る。第５図（ａ）〜（ｄ）において、101はコントロー
ルステーシヨン（CST）、102,103,104はステーシヨンで
ある。

まず第５図（ａ）は一般的な伝送方向の相反する２重化
伝送路によリループ状に構成されたループ式データ伝送
方式における通常時の同期状態を示している。同図にお
いて、ループ内のステーシヨンは伝送路にクロツクを送
出するための発振器をもつコントロールステーシヨン
（以下CSTと略す）101と、CSTI01から送出されたクロツ
クに従属的に同期してデータ伝送を行なうステーシヨン
（以下STと略す）102,103,104とから構成される。この
構成で、CST101は１つの系にはシリアルデータ101aをST
l02へ送出し、ST102はシリアルデータ101aの抽出再生ク
ロツクに同期してシリアルデータ102aをST103へ送出
し、以下同様にST1O3はシリアルデータ103aをST104へ送
出し、ST104はシリアルデータ104aをCST101へ送出して
データがループ状伝送路を一巡する。またCST101は反対
系には伝送路上に発生する障害などを監視するための監
視信号101bをST104へ送出し、ST104,103,102の監視信号
104b,103b,102bはすべてCST101のクロツクに従属的に同
期してそれぞれ送出される。

ついで第５図（ｂ）は第５図（ａ）の方式のST102とST1
O3の間の伝送路に障害105が発生した場合の状態を示し
ている。同図において、障害105が発生したためにST102
のシリアルデータ102aはST103へ届かず、またST103の監
視信号103bはST102へ届かないため、CST101へシリアル
データ104aおよび監視信号102bが一巡しなくなつてい
る。

つぎに第５図（ｃ）はST102でシリアルデータ101aを反
対系の伝送路へリアアルデータ102cとして折り返し、CS
T101が監視信号101bをシリアルデータ101dにしてST104
へ送出した状態を示している。さらにつぎの第５図
（ｄ）はST104がシリアルデータ101dの抽出再生クロツ
クに従属的に同期してシリアルデータ104dをST103へ送
出し、ST103がシリアルデータ104dを反対系へシリアル
データ103eとして折り返し、ST104がシリアルデータ104
eをCST101へ送出した状態を示している。

第６図は従来のループ式データ伝送システムにおける一
般的なSTのクロツク同期フイルタの一形式である単一フ
イルタ方式のPLL（位相ロツクループ）を例示するブロ
ツク図である。第６図において、73は受信クロツク、74
は位相比較器（PC）、75はローパスフイルタ（LPF）、7
6は電圧制御発振器（VCO）、77は同期検出用コンパレー
タ、78は基準電圧である。この構成で、PC74の出力74a
をLPF75で直流75aに変換してVCO76に入力するととも
に、直流75aをコンパレータ77で基準電圧78と比較する
ことにより同期検出信号77aを出力する一方、VCO76の出
力クロツク76aをPC74に入力して受信クロツク73と比較
するという一般的なPLL2次ループをなす。このような従
来のSTの単一フイルタ方式のPLLでは、たとえば第５図
（ａ）のST104がシリアルデータ103aを受信していた時
に、第５図（ｂ）の障害105が発生すると、第５図
（ｃ）のクロツク断状態になり、その後に第５図（ｄ）
のループバツクによるシリアルデータ103eを受信するよ
うになるが、そのシリアルデータ103aとシリアルデータ
103に対するCST101のクロツク系が異なる場合にある時
間のあいだビツト同期はずれを起している。

第７図は第６図の従来のSTの単一フイルタ方式のPLLの
障害発生によるループバツク時のクロツク系切替え動作
を例示するタイムチヤートである。第７図において、第
５図（ａ）のたとえばST104の第６図のPLLのPC74へ入力
する受信信号の受信クロツク73がシリアルデータ103aの
クロツクからクロツク断状態ののち第５図（ｄ）のシリ
アルデータ103eのクロツクに切り替ると、PC74の出力74
aによるLPF75の出力75aはシリアルデータ103a断により
低下したのちシリアルデータ103e受信により回復する。
これによリコンパレータ77の同期検出信号77aはシリア
ルデータ103aの受信クロツク73による同期期間71とルー
プバツクのシリアルデータ103eの受信クロツク73による
同期期間72との間に図示のようなビツト同期はずれ時間
すなわちデータ伝送不能期間があり、その時間が障害発
生によるループバツク状態への移行時間となる。

従来のループ式データ伝送装置では、ループ伝送路上の
クロツクを安定したクロツクにするためにPLLの単一フ
イルタの選択度を高くとつていたが、このことが上記し
たループバツク時のビツト同期はずれ時間を長くしてル
ープバツク移行時間を結果的に長くする問題があつた。
なおこの種のクロツク系の切替え時間を考慮してループ
状データ伝送装置として関連するものには、たとえば
「日経エレクトロニクス」1986,6−２（No.396）第266
頁から第268頁が挙げられる。

〔発明が解決しようとする問題点〕

上記従来技術はループ伝送路上のクロツクを安定化して
ジツタの影響などを除去することを目的としてクロツク
同期フイルタの選択度を高くする傾向にあり、したがつ
てクロツク系が切り替るような２重化された従属同期伝
送路によるループ式データ伝送システムにおけるループ
バツク時のビツト同期はずれ時間についての配慮がされ
ておらず、ループバツク状態に移行するデータ伝送不能
期間が長くなる問題があつた。

本発明の目的は２重化された従属同期伝送路によるルー
プ式データ伝送システムにおいて、ループ伝送路上のク
ロツクの安定度を低下させることなく、クロツク系の切
替えによるビット同期はずれ時間を短縮して迅速に同期
引込み状態に回復可能なループ式データ伝送装置を提供
するにある。

〔問題点を解決するための手段］ 上記目的は、複数のステーシヨンをループ状に接続した
２重化された従属同期方式の伝送路によるループ式デー
タシステムにおいて、ステーシヨンの通常伝送時の受信
クロツクを再生するためのクロツク再生用ローパスフイ
ルタの選択度を高く設定するとともに、受信クロツク断
時に切り替わるための他の系または自ステーシヨン内の
クロツクにビツト同期をあらかじめとつておくための選
択度をより低く設定した第２のクロツク再生用ローパス
フイルタを設け、受信クロツク断時に第２のクロツク再
生用ローパスフイルタを通して他の系または自ステーシ
ヨン内のクロツクに高速に引き込んでビット同期を確立
したのち、再び上記選択度を高く設定したクロツク再生
用ローパスフイルクに切り替わるように構成したループ
式データ伝送装置により達成される。

〔作用〕

上記ループ式データ伝送装置では、クロツク再生用ロー
パスフイルタとして通常伝送時の受信クロツクを再生す
るためのクロツク再生用ローパスフイルタの選択度を高
く設定することにより、通常伝送時の受信クロツクを設
定化して記述路上のデータ伝送を安定にするとともに、
受信クロツク断時に切り替わるための他の系または自ス
テーシヨン内のクロツクのビツト同期をあらかじめとつ
ておくために設けた第２のクロツク再生用ローパスフイ
ルタの選択度を適度により低く設定することにより、ク
ロツク系切替え時のビット同期を高速にとらせることが
できるため通常伝送状態から障害発生によリクロツク系
を切り替えてループバツクによる安定な通常伝送状態に
回復するまでの時間が短縮される。

〔実施例〕

以下に本発明の一実施例を第１図ないし第４図により説
明する。

まず第２図は本発明によるループ式データ伝送装置の一
実施例を示すループ接続のSTのブロツク図である。第２
図において、1,2,3,4はステーシヨン（ST）、5,6は伝送
路、７は伝送路５の系の受信回路（RCV）（受信信号を
検知する手段）、８は受信クロツク抽出回路（RET）
（クロツク再生のための受信クロツクのタイミングを抽
出する手段）、10は同期引込み用位相ロツクループ（PL
L）（伝送路の系により特性の異なる同期状態を検知し
て持続する回路および受信クロツクを再生する手段）、
11は通信用LSI（COM−LSI）、12は発振器（OSC）、13は
セレクタ（SEL−Ｃ）、14はセレクタ（SEL−Ｄ）、15は
コントローラ（CTL）、16は変調回路（MOD）、17は送信
回路（TRM）である。また21は伝送路６の系の受信回
路、22は受信クロツク抽出回路、23は復調回路、24はPL
L、25は通信用LSI、26は発振器、27,28はセレクタ、29
は変調回路、30は送信回路、41はバス、42はマイクロコ
ンピユータ（MPU）、43はメモリ（MEMORY）、44は他のL
SI（Ｐ−LSI）である。

第２図の構成で、ST1は伝送方向の相反する伝送路5,6に
よりST1,ST2,ST3,ST4とループ状に接続され、ST1の１つ
の伝送路５の系の受信回路７で受信された受信信号7aは
受信クロツク抽出回路８および復調回路９に入力され
る。ついで受信信号7aから受信クロツク抽出回路８で抽
出された受信クロツクのタイミング信号8aは同期引込み
用PLL10および反対系のPLL24に入力されるとともに、PL
L10へはST1内に独自にもつ１つの系の発振器12の出力ク
ロツク12aおよび反対系の受信クロツク抽出回路22で抽
出された受信クロツクのタイミング信号22aも入力され
る。これと同時に受信回路７で検出された“正常受信”
信号7bがPLL10および反対系のPLL24に供始されるととも
に、PLLl0へは反対系の受信回路21で検出された“正常
受信”信号21bも供始される。

第ｌ図は第２図の本発明の基本部分をなすPLL10（24）
を例示する詳細ブロツク図である。第１図において、5
1,52,53は位相比較器（PC）、54は選択回路（SEL）、55
はローパスフイルタ（LPF−A1）、56はローパスフイル
タ（LPF−A2）、57は選択回路（SEL）、58は電圧制御発
振器（VCO）59は同期検出用コンパレータ、60は基準電
圧である。第１図の位相比較器51,52,53にはそれぞれ第
２図の受信クロツク抽出回路８の受信クロツクのタイミ
ング信号8a、反対系の受信クロツク抽出回路22の受信ク
ロツクのタイミング信号22a、発振器12の出力クロツク1
2aが入力される一方、それぞれ本PLL10の出力クロツク1
0aがフイードバツク入力される。またセレクタ54,57に
はそれぞれ第２図の受信回路21の“正常受信”信号21b,
受信回路７の“正常受信”信号7bが入力される。

第１図の構成で、１つの系の受信回路７の受信信号7aか
ら受信クロツク抽出回路８で抽出された受信クロツクの
タイミング信号8aおよび本PLL10の出力クロツク10aを入
力する位相比較器51の出力のビート信号51aはフイルタ
の選択度を高く設定したローパスフイルタ55で直流信号
55aに変換されてセレクタ57へ入力される。一方の反対
系の発信回路21の受信信号21aから受信クロツク抽出回
路22で抽出された受信クロツクのタイミング信号22aお
よび本PLL10の出力クロツク10aを入力する位相比較器52
の出力のビート信号52aと、自ST1内の発振器12の出力ク
ロツク12aおよび本PLL10の出力クロツク10aを入力する
位相比較器53の出力のビート信号53aとはセレクタ54に
入力され、そのビート信号52aまたはビート信号53aのい
ずれかの選択された信号がフイルタの選択度を適度に低
く設定した第２のローパスフイルタ56で直流信号56aに
変換されてセレクタ57へ入力される。このさい上記セレ
クタ54の選択条件は反対系の受信回路21で検出された
“正常受信”信号21の有無により決定され、すなわち受
信回路21が正常受信中であれば反対系の伝送路６からの
受信クロツク（22a）有りと判断して位相比較器52のビ
ート信号52aを選択するが、受信回路21が正常受信して
いなければ伝送路６からの受信クロツク無しと判断して
自ST内発振器12の出力クロツク12aを入力する位相比較
器53のビート信号53aを選択する。ついで上記のセレク
タ57に入力されたローパスフイルタ55の出力直流信号55
aおよび第２のローパスフイルタ56の出力直流信号56aの
いずれかの信号がセレクタ57で選択され、その選択され
た信号57aが電圧制御発振器（VCO）58およびコンパレー
タ59へ入力されて、VCO58から選択された直流信号57aに
よる出力クロツク10aを出力するとともにコンパレータ5
9で基準電圧60と比較することにより同期検出信号10bを
出力する。このさいセレクタ57の選択条件は受信回路７
で検出された“正常受信”信号7bの有無により決定さ
れ、すなわち受信回路７が正常受信中であれば伝送時５
からの受信クロツク（8a）有りと判断してフイルタ55の
直流信号55aを選択するが、受信回路７が正常受信して
いなければ伝送路５からの受信クロツク（8a）無しと判
断して反対系の伝送路６の受信クロツク（22a）が自ST
内の発振器12の出力クロツク12aによる第２のローパス
フイルタ56の直流信号56aを選択する。このさい上記の
ようにローパスフイルタ55のフイルタの選択度を高く設
定することにより伝送路５を流れているクロツクを十分
安定に取り込むとともに、一方の第２のローパスフイル
タ56のフイルタの選択度を適度に低く設定することによ
リクロツク系の切替え時に反対系の伝送路６を流れてい
るクロツクに対して高速にビツト同期が行なえる状況に
しておく。

つぎに第２図（第１図）のPLL10の出力クロツク10aは復
調回路９へ入力され、これにより復調回路９は受信回路
７の受信信号7aの受信データを復調して復調データ9aを
出力するとともに、PLL10の出力クロツク10aは受信クロ
ツクとして通信用LSI11に入力され、これと同時に復調
回路９の復調データ9aおよびPLL10の同期検出信号10bも
通信用LSIに入力され、これにより伝送路５のデータを
受信する。なお一般にST1には通信用LSI11とともにマイ
クロコンピユータ42やメモリ43および他のLSI44がバス4
1に接続される。さらにST1からの送信動作については、
通信用LSI11からの出力データ（送信データ）11aまたは
復調回路９からの受信復調データ9aをバス41に接続した
コントローラ15の制御信号15aにより制御されるセレク
タ14で選択したのち、上記PLL10の出力クロツク（受信
クロツク）10aまたは自ST内の発振器12の出力クロツク1
2aを同じくコントローラ15の制御信号15cにより制御さ
れるセレクタ13で選択したクロツクにより変調回路16で
変調して、送信回路17から伝送路５に送出する。なお上
記により詳細に説明してきた１つの系の伝送路５からST
1の受信回路７を経由してデータを入力するとともに送
信回路17を介して伝送路５へデータを送出する回路と、
反対系の伝送路６からST1の受信回路21を経由してデー
タを入力するとともに送信回路30を介して伝送路６へデ
ータを送出する回路とはほぼ対称な構成になつているの
で、反対系の回路については説明を省略する。

第３図は第１図（第２図）の本発明の基本部分をなすPL
L10（24）の障害発生によるループバツク時のクロツク
切替え動作を例示するタイムチヤートである。第３図に
おいて、いま第２図のST1を第５図のたとえばST104とし
て１つの系の伝送路５のシリアルデータ103aを受信回路
７を経由して受信中に第５図の障害105が発生すると、
それまで受信していたシリアルデータl03aの受信信号7a
がなくなるため受信クロツク抽出回路８の受信クロツク
のタイミング信号8aもなくなることにより、PLL10のロ
ーパスフイルタ55の出力直流信号55aは次第に低下して
ビット同期がはずれ始める。これと同時に受信回路７の
“正常受信”信号7b断によりPLL10のセレクタ57が第２
のローパスフイルタ56側に切り替るため、反対系の伝送
路６のシリアルデータ（監視信号）102bを受信回路21が
正常受信していればPLL10は受信クロツク抽出回路22の
受信クロツクのタイミング信号22aによりビツト同期を
とり始めて第２のローパスフイルタ56の出力直流信号56
aが上昇し、これに伴いVCO58の入力57aも第３図のよう
に低下から上昇に変化してコンパレータ59によりビツト
同期はずれを検出し同期検出信号10bを出力する。この
状態で再び受信回路７にループバツクによるシリアルデ
ータ103eが入力し始めるのに備え、その後に受信回路７
にシリアルデータ103eが到来し始めると受信クロツク抽
出回路８の受信クロツクのタイミング信号8aがPLL10に
入力されると同時に、“正常受信”信号によりセレクタ
57がローパスフイルタ55側に切り替るため、ローパスフ
イルタ55aの直流信号55aが回復し始めると同時に第２の
ローパスフイルタ56の直流信号56aが低下し、これに伴
いVCO58の入力57aも第３図のように低下から上昇に変化
してコンパレータ59により同期検出信号10bを出力す
る。これにより伝送路５のシリアルデータ103aの受信ク
ロツクによる同期期間とループバツク後のシリアルデー
タ103eの受信クロツクによる同期期間との間に第３図の
ようにデータ伝送不能期間があり、その時間が障害発生
によるループバツク状態への移行時間となる。しかしこ
の場合に図示のようにデータ伝送不能期間の前後にわず
かなビツト同期はずれ期間があつても、その中間には反
対系のシリアルデータ101bの受信クロツクによる同期期
間があつて、このシリアルデータ101bとループバツク後
のシリアルデータ103eはCST101（ST2）内の同一発振器
をクロツク源としてクロツク系が同じなため、フイルタ
の選択度の低い第２のローパスフイルタ56からフイルタ
の選択度の高いローパスフイルタ55への同期引込みの移
行は周波数が等しくて位相のみ若干ずれている状態から
の引込みとなるので比較的スムーズに追従するから、図
示のように第７図（第６図）の従来例と比べてローパス
フイルタ55の直流信号55aの回復も速くて同期検出も速
くなり、したがつてデータ伝送不能期間が短縮される。
このさい、たとえば本実施例のようにローパスフイルタ
をPLL構成にした場合には、ローパスフイルタ55は位相
ジツタの抑圧を行なうためにPLL10の周波数応答波形の
ピーク値を十分小さくとる必要があるので、PLL10のダ
ンピングフアクタξ＝数10にとり、第２のローパスフイ
ルタは迅速に同期をとるためにPLL10のグンピングフア
クタを過渡応答の最適値ξ＝0.7程度に設定される。

第４図は第２図（第１図）のST1内の動作を例示する概
略フローチヤートである。第４図において、第２図の伝
送路５の系をたとえばＡ系とし、伝送路６の系をＢ系と
して、まずステツプ111でパワーオンし、ステツプ112で
クロツクをＡ系に選択して、ステツプ113でＡ系の受信
正常かどうかを判断し、ついでステツプ114でＡ系の同
期検出を判断する。ここでＡ系の受信正常であつて同期
検出があればステツプ115でクロツクをＡ系に選択し
て、ステップ116でＡ系による通常動作の送受信を行な
う。ついでステップ117でＡ系の受信正常かどうかを判
断し、ステツプ117でＡ系の同期検出を判断して、Ａ系
の受信正常であつて同期検出があればステツプ116へ戻
つて通常動作の送受信を続ける。上記ステツプ113,114,
117,118でＡ系の受信正常でなかつたり同期検出がなけ
れば、ステツプ119でＢ系の受信正常かどうかを判断
し、ステツプ120でＢ系の同期検出を判断する。ここで
Ｂ系の受信正常であつて同期検出があれぱステツプ121
でクロツクをＢ系に選択する。この状態でステツプ122
でＡ系の受信正常かどうかを判断し、Ａ系の受信正常で
なけれればステツプ119へ戻るが、Ａ系の受信正常であ
ればステツプ114に戻つてＡ系の同期検出を判断し、再
びステツプ115でクロツクをＡ系に選択して、ステツプ1
16で通常動作の送受信を行なう。また上記ステツプ119,
120でＢ系の受信正常でなかつたり同期検出がなければ
ステツプ123でクロツクを自ST内の発振器に選択し、上
記ステツプ113からの動作を行なう。

〔発明の効果〕

本発明によれば、２重化された従属同期伝送路によるル
ープ式データ伝送システムにおいて伝送路障害などの異
常によりループバツク構成をとる時などに発生するビツ
ト同期はずれに起因するデータ伝送不能時間を通常伝送
時のクロツク安定度を犠牲にすることなく短縮できる効
果がある。

【図面の簡単な説明】

第１図は本発明によるループ式データ伝送装置の一実施
例を示す基本部分のPLLのブロツク図、第２図は同じくS
Tのループ接続およびブロツク図、第３図は第１図の動
作タイムチヤート、第４図は第２図の概略フローチヤー
ト、第５図（ａ），（ｂ），（ｃ），（ｄ）はループ式
データ伝送システムの障害発生時の同期状態を時系列的
に示した説明図、第６図は従来のループ式データ伝送装
置を例示するPLLのブロツク図、第７図は第６図の動作
タイムチヤートである。 1,2,3,4……ステーシヨン、5,6……伝送路、7,21……受
信回路、8,22……受信クロツク抽出回路、9,23……復調
回路、10,24……PLL、11,25……通信用LSI、12,26……
発振器、13,14,27,28……セレクタ、15……コントロー
ラ、16,29……変調回路、17,30……送信回路、41……バ
ース、42……マイクロコンピュータ、43……メモリ、5
1,52,53……位相比較器、54,57……セレクタ、55,56…
…ローパスフイルタ、58……電気制御発振器、59……コ
ンパレータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のステーションを伝送方向の相反する
   ２重化伝送路にループ状に接続し、ループ内の１つのス
   テーションのクロックに他のステーションが従属的に同
   期してデータ伝送を行い、伝送路に異常が発生したとき
   はループバックを行うループ式データ伝送装置におい
   て、上記他のステーションは前記同期をとる構成とし
   て、第１位相比較手段と第１ローパスフィルタとVCOと
   を備えるPLLであって２重化伝送路の一方の伝送路より
   取り込んだデータから再生したクロックと前記VCOから
   の出力クロックとの位相を前記第１位相比較器で比較し
   その結果を選択度の高い前記第１ローパスフィルタに通
   し前記VCOに与えるPLLと、２重化伝送路の他方の伝送路
   より取り込んだデータから再生したクロックと前記VCO
   からの出力クロックとの位相を比較する第２位相比較手
   段と、前記第１ローパスフィルタの選択度より低い選択
   度のローパスフィルタであって前記第２位相比較手段の
   出力信号をフィルタリングする第２ローパスフィルタ
   と、前記一方の伝送路から取り込んだデータが正常な時
   には前記第１ローパスフィルタの出力を選択し該データ
   が異常な時には前記第２ローパスフィルタの出力を選択
   して前記VCOに与える選択手段とを備えることを特徴と
   するループ式データ伝送装置。