JPH0744504A - Ｃｐｕと複数のｐｕ，ｆｐｕから成る演算ユニット - Google Patents
Ｃｐｕと複数のｐｕ，ｆｐｕから成る演算ユニットInfo
- Publication number
- JPH0744504A JPH0744504A JP5185037A JP18503793A JPH0744504A JP H0744504 A JPH0744504 A JP H0744504A JP 5185037 A JP5185037 A JP 5185037A JP 18503793 A JP18503793 A JP 18503793A JP H0744504 A JPH0744504 A JP H0744504A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processing
- sub
- cpu
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵのクロック周波数を上げることなく、
ＯＳにおけるマルチ動作上でのソフトウェア実行スピー
ドの向上、３次元以上のグラフィックス処理等のデータ
処理のスピードアップを実現する。 【構成】 複数個のマイクロプロセッサと、複数個のコ
プロセッサとによってデータ処理装置を構成するととも
に、上記マイクロプロセッサのうち一つを主プロセッサ
とし、他のマイクロプロセッサを副プロセッサとして、
上記主プロセッサで命令を読み込んで解読し、マルチ処
理を実行する場合には、主プロセッサが各タスク処理ま
たは分割処理を上記副プロセッサおよびコプロセッサの
いずれかに割り当てるようにした。
ＯＳにおけるマルチ動作上でのソフトウェア実行スピー
ドの向上、３次元以上のグラフィックス処理等のデータ
処理のスピードアップを実現する。 【構成】 複数個のマイクロプロセッサと、複数個のコ
プロセッサとによってデータ処理装置を構成するととも
に、上記マイクロプロセッサのうち一つを主プロセッサ
とし、他のマイクロプロセッサを副プロセッサとして、
上記主プロセッサで命令を読み込んで解読し、マルチ処
理を実行する場合には、主プロセッサが各タスク処理ま
たは分割処理を上記副プロセッサおよびコプロセッサの
いずれかに割り当てるようにした。
Description
【０００１】
【産業上の利用】本発明は、データ処理技術さらには並
列演算処理に適用して有効な技術に関し、例えばコンピ
ュータ利用において、ＵＮＩＸ、ＯＳ−９、ＯＳ／２、
ＭＳ−Ｗｉｎｄｏｗｓ等の高機能ＯＳ（オペレーティン
グ・システム）の使用の下で、流体力学・化学・各種の
工学分野における仮想上の実験及びシュミレーション、
電気回路・機械・建築・土木・その他の設計、仮想実体
験用コンピュータ・グラフィックス等のグラフィックス
描画を行なう場合に利用して有効な技術に関するもので
ある。
列演算処理に適用して有効な技術に関し、例えばコンピ
ュータ利用において、ＵＮＩＸ、ＯＳ−９、ＯＳ／２、
ＭＳ−Ｗｉｎｄｏｗｓ等の高機能ＯＳ（オペレーティン
グ・システム）の使用の下で、流体力学・化学・各種の
工学分野における仮想上の実験及びシュミレーション、
電気回路・機械・建築・土木・その他の設計、仮想実体
験用コンピュータ・グラフィックス等のグラフィックス
描画を行なう場合に利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】従来、ＣＰＵとＦＰＵ（数値演算プロセ
ッサー）とを組み合わせることによって、前述の高機能
ＯＳの下でマルチユーザ処理やマルチタスク処理、マル
チウィンドウ処理及び３次元以上のグラフィックス描画
等の複雑なデータ処理を実行することができるようにさ
れたコンピュータが提案されている。
ッサー）とを組み合わせることによって、前述の高機能
ＯＳの下でマルチユーザ処理やマルチタスク処理、マル
チウィンドウ処理及び３次元以上のグラフィックス描画
等の複雑なデータ処理を実行することができるようにさ
れたコンピュータが提案されている。
【０００３】
【発明が解決しようとする課題】上記ＣＰＵ＋ＦＰＵ
（数値演算プロセッサー）方式のコンピュータは、ＣＰ
Ｕのクロック周波数を上げることにより多少のスピード
向上は見込めるものの、高い周波数になるほど浮遊キャ
パシタ・浮遊インダクタンス、さらに寄生キャパシタ・
寄生インダクタンスが問題になって、無制限にクロック
周波数を上げることができない。そのため、特に３次元
以上のグラフィックス処理に関しては、上記従来型ＣＰ
Ｕ構成のコンピュータはこの種の複雑なデータ処理は不
向きであった。また、前述のごとく、単にＣＰＵのクロ
ック周波数を上げただけでは、コンピュータが実行する
データ処理全体から見て、そのメリットはわずかであ
る。
（数値演算プロセッサー）方式のコンピュータは、ＣＰ
Ｕのクロック周波数を上げることにより多少のスピード
向上は見込めるものの、高い周波数になるほど浮遊キャ
パシタ・浮遊インダクタンス、さらに寄生キャパシタ・
寄生インダクタンスが問題になって、無制限にクロック
周波数を上げることができない。そのため、特に３次元
以上のグラフィックス処理に関しては、上記従来型ＣＰ
Ｕ構成のコンピュータはこの種の複雑なデータ処理は不
向きであった。また、前述のごとく、単にＣＰＵのクロ
ック周波数を上げただけでは、コンピュータが実行する
データ処理全体から見て、そのメリットはわずかであ
る。
【０００４】本発明の目的は、ＣＰＵのクロック周波数
を上げることなく、ＯＳにおけるマルチ動作上でのソフ
トウェア実行スピードの向上、３次元以上のグラフィッ
クス処理等のデータ処理のスピードアップを実現可能な
技術を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。
を上げることなく、ＯＳにおけるマルチ動作上でのソフ
トウェア実行スピードの向上、３次元以上のグラフィッ
クス処理等のデータ処理のスピードアップを実現可能な
技術を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴については、本明細書の記述
および添附図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数個のマイクロプロセッサ
と、複数個のコプロセッサとによってデータ処理装置を
構成するとともに、上記マイクロプロセッサのうち一つ
を主プロセッサとし、他のマイクロプロセッサを副プロ
セッサとして、上記主プロセッサで命令を読み込んで解
読し、マルチ処理を実行する場合には、主プロセッサが
各タスク処理または分割処理を上記副プロセッサおよび
コプロセッサのいずれかに割り当てるようにする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数個のマイクロプロセッサ
と、複数個のコプロセッサとによってデータ処理装置を
構成するとともに、上記マイクロプロセッサのうち一つ
を主プロセッサとし、他のマイクロプロセッサを副プロ
セッサとして、上記主プロセッサで命令を読み込んで解
読し、マルチ処理を実行する場合には、主プロセッサが
各タスク処理または分割処理を上記副プロセッサおよび
コプロセッサのいずれかに割り当てるようにする。
【０００６】また、グラフィックス処理の場合は、主プ
ロセッサが各次元（ｘ，ｙ，ｚ………）毎に処理を分割
して専用のコプロセッサを割り当て、さらにカラー処理
の場合には赤・緑・青の三原色（Ｒ，Ｇ，Ｂ）毎にさら
に処理を分割してコプロセッサを割り当てるようにす
る。なお、上記処理の分担は、主プロセッサがデータの
内容に基づいて判断し、複数存在する副プロセッサおよ
びコプロセッサに対して、アーキテクチャによって自動
的に割り当てを決定するようにする。
ロセッサが各次元（ｘ，ｙ，ｚ………）毎に処理を分割
して専用のコプロセッサを割り当て、さらにカラー処理
の場合には赤・緑・青の三原色（Ｒ，Ｇ，Ｂ）毎にさら
に処理を分割してコプロセッサを割り当てるようにす
る。なお、上記処理の分担は、主プロセッサがデータの
内容に基づいて判断し、複数存在する副プロセッサおよ
びコプロセッサに対して、アーキテクチャによって自動
的に割り当てを決定するようにする。
【０００７】
【作用】前述したように主プロセッサによる各副プロセ
ッサおよびコプロセッサに対する割当て処理を、アーキ
テクチャにより自動的に実現させることにより、マルチ
処理における各ソフトウェアによるデータ処理速度を向
上させることが可能となり、またカラー・グラフィック
ス処理における描画速度を向上させることが可能とな
る。
ッサおよびコプロセッサに対する割当て処理を、アーキ
テクチャにより自動的に実現させることにより、マルチ
処理における各ソフトウェアによるデータ処理速度を向
上させることが可能となり、またカラー・グラフィック
ス処理における描画速度を向上させることが可能とな
る。
【０００８】
【実施例】以下、本発明に係るデータ処理装置の一実施
例の構成と動作を、図１および図２に基づいて詳細に説
明する。図１に示されているように、この実施例のデー
タ処理装置は、複数個のマイクロプロセッサと、複数個
のコプロセッサとによって構成されているとともに、上
記マイクロプロセッサのうち一つは主プロセッサＣＰＵ
とされ、他のマイクロプロセッサは副プロセッサＰＵと
して動作するようにされている。コプロセッサとしては
数値演算プロセッサＦＰＵが用いられている。この他
に、浮動小数点演算プロセッサをコプロセッサとして結
合することも可能である。
例の構成と動作を、図１および図２に基づいて詳細に説
明する。図１に示されているように、この実施例のデー
タ処理装置は、複数個のマイクロプロセッサと、複数個
のコプロセッサとによって構成されているとともに、上
記マイクロプロセッサのうち一つは主プロセッサＣＰＵ
とされ、他のマイクロプロセッサは副プロセッサＰＵと
して動作するようにされている。コプロセッサとしては
数値演算プロセッサＦＰＵが用いられている。この他
に、浮動小数点演算プロセッサをコプロセッサとして結
合することも可能である。
【０００９】上記副プロセッサＰＵおよび数値演算プロ
セッサＦＰＵはデータバスＤＢおよびアドレスバスＡＢ
を介して上記主プロセッサＣＰＵに接続されている。ま
た、上記データバスＤＢおよびアドレスバスＡＢには、
プログラムや固定データが格納されたリード・オンリ・
メモリＲＯＭ、ＣＰＵのワークエリアとなるランダム・
アクセス・メモリＲＡＭおよびキーボードのような入力
装置ＩＰＴが入出力インタフェース回路Ｉ／Ｏを介して
接続されている。ＣＫは、上記プロセッサＣＰＵ，ＰＵ
およびＦＰＵを同期して動作させるためのシステムクロ
ック信号である。
セッサＦＰＵはデータバスＤＢおよびアドレスバスＡＢ
を介して上記主プロセッサＣＰＵに接続されている。ま
た、上記データバスＤＢおよびアドレスバスＡＢには、
プログラムや固定データが格納されたリード・オンリ・
メモリＲＯＭ、ＣＰＵのワークエリアとなるランダム・
アクセス・メモリＲＡＭおよびキーボードのような入力
装置ＩＰＴが入出力インタフェース回路Ｉ／Ｏを介して
接続されている。ＣＫは、上記プロセッサＣＰＵ，ＰＵ
およびＦＰＵを同期して動作させるためのシステムクロ
ック信号である。
【００１０】次に、上記データ処理装置の動作を図２を
用いて説明する。電源が投入されると、主プロセッサＣ
ＰＵが起動して、先ずファイルに設定されている動作環
境を読込む。続いて、ＯＳが起動されると共に、読み込
まれた動作環境が整えられる。次に、主プロセッサＣＰ
Ｕは、単一タスク（Ｕ）で動作するか、複数タスク
（Ｍ）で動作するかを判別する。これは、単一タスクで
動作するか、複数タスクで動作するかによって副プロセ
ッサＰＵおよび数値演算プロセッサＦＰＵの対応方法が
異なるためである。
用いて説明する。電源が投入されると、主プロセッサＣ
ＰＵが起動して、先ずファイルに設定されている動作環
境を読込む。続いて、ＯＳが起動されると共に、読み込
まれた動作環境が整えられる。次に、主プロセッサＣＰ
Ｕは、単一タスク（Ｕ）で動作するか、複数タスク
（Ｍ）で動作するかを判別する。これは、単一タスクで
動作するか、複数タスクで動作するかによって副プロセ
ッサＰＵおよび数値演算プロセッサＦＰＵの対応方法が
異なるためである。
【００１１】単一タスクである場合には、ソフトウェア
及びデータ処理のためのプロセッサとして、図１に示す
制御信号ＣＳ１により副プロセッサＰＵ１が予約され
る。また、ソフトウェア稼働上でグラフィックスを扱う
時は、図１に示す制御信号ＣＳＦ1,2,・・・Xにより数値演
算プロセッサＦＰＵ1,2,・・・,Xが、各次元要素ｘ，ｙ，
ｚ，・・・の演算処理に割り当てられる。さらに、カラ
ー表示を行わせる時は、図１に示す制御信号ＣＳＦX+1,
X+2,X+3により、数値演算プロセッサＦＰＵX+1,X+2,X+3
が、赤（Ｒ）緑（Ｇ）青（Ｂ）の各色の演算処理用に割
り当てられる。
及びデータ処理のためのプロセッサとして、図１に示す
制御信号ＣＳ１により副プロセッサＰＵ１が予約され
る。また、ソフトウェア稼働上でグラフィックスを扱う
時は、図１に示す制御信号ＣＳＦ1,2,・・・Xにより数値演
算プロセッサＦＰＵ1,2,・・・,Xが、各次元要素ｘ，ｙ，
ｚ，・・・の演算処理に割り当てられる。さらに、カラ
ー表示を行わせる時は、図１に示す制御信号ＣＳＦX+1,
X+2,X+3により、数値演算プロセッサＦＰＵX+1,X+2,X+3
が、赤（Ｒ）緑（Ｇ）青（Ｂ）の各色の演算処理用に割
り当てられる。
【００１２】一方、複数タスクである場合は、ソフトウ
ェア及びデータ処理のためのプロセッサとして、図１に
示す制御信号ＣＳ1,2,・・・,Xにより副プロセッサＰＵ1,
2,・・・,Xが予約される。そして、ソフトウェア稼働上で
グラフィックスを扱う時は、図１に示す制御信号ＣＳＦ
1,2,・・・Xにより数値演算プロセッサＦＰＵ1,2,・・・,X
が、同じく図１に示す制御信号ＣＳＦY+1,Y+2,・・・Zによ
り数値演算プロセッサＦＰＵY+1,Y+2,・・・,Zが、同じく
図１に示す制御信号ＣＳＦA+1,A+2,・・・Bにより数値演算
プロセッサＦＰＵA+1,A+2,・・・,Bが、各次元要素のｘ，
ｙ，ｚ，・・・の演算処理のために割り当てられる。
ェア及びデータ処理のためのプロセッサとして、図１に
示す制御信号ＣＳ1,2,・・・,Xにより副プロセッサＰＵ1,
2,・・・,Xが予約される。そして、ソフトウェア稼働上で
グラフィックスを扱う時は、図１に示す制御信号ＣＳＦ
1,2,・・・Xにより数値演算プロセッサＦＰＵ1,2,・・・,X
が、同じく図１に示す制御信号ＣＳＦY+1,Y+2,・・・Zによ
り数値演算プロセッサＦＰＵY+1,Y+2,・・・,Zが、同じく
図１に示す制御信号ＣＳＦA+1,A+2,・・・Bにより数値演算
プロセッサＦＰＵA+1,A+2,・・・,Bが、各次元要素のｘ，
ｙ，ｚ，・・・の演算処理のために割り当てられる。
【００１３】さらに、これらのグラフィックスにカラー
表示を行わせる時は、図１に示す制御信号ＣＳＦX+1,X+
2,X+3により数値演算プロセッサＦＰＵX+1,X+2,X+3が、
同じく図１に示す制御信号ＣＳＦZ+1,Z+2,Z+3により数
値演算プロセッサＦＰＵZ+1,Z+2,Z+3が、同じく図１に
示す制御信号ＣＳＦB+1,B+2,B+3により数値演算プロセ
ッサＦＰＵB+1,B+2,B+3が、それぞれ赤（Ｒ）緑（Ｇ）
青（Ｂ）の各色の演算処理のために割り当てられる。特
に制限されないが、上記主プロセッサには上記副プロセ
ッサもしくはコプロセッサに対して供給する選択のため
の制御信号ＣＳ，ＣＳＦを入出力するための端子が設け
られている。これらの制御信号入出力端子は、必ずしも
全て使用しなくてもシステムを構成できることは言うま
でない。すなわち、最大上記主プロセッサに設けられた
制御信号入出力端子の数だけ副プロセッサＰＵあるいは
ＦＰＵを接続したシステムを構成することができる。
表示を行わせる時は、図１に示す制御信号ＣＳＦX+1,X+
2,X+3により数値演算プロセッサＦＰＵX+1,X+2,X+3が、
同じく図１に示す制御信号ＣＳＦZ+1,Z+2,Z+3により数
値演算プロセッサＦＰＵZ+1,Z+2,Z+3が、同じく図１に
示す制御信号ＣＳＦB+1,B+2,B+3により数値演算プロセ
ッサＦＰＵB+1,B+2,B+3が、それぞれ赤（Ｒ）緑（Ｇ）
青（Ｂ）の各色の演算処理のために割り当てられる。特
に制限されないが、上記主プロセッサには上記副プロセ
ッサもしくはコプロセッサに対して供給する選択のため
の制御信号ＣＳ，ＣＳＦを入出力するための端子が設け
られている。これらの制御信号入出力端子は、必ずしも
全て使用しなくてもシステムを構成できることは言うま
でない。すなわち、最大上記主プロセッサに設けられた
制御信号入出力端子の数だけ副プロセッサＰＵあるいは
ＦＰＵを接続したシステムを構成することができる。
【００１４】以上により、マルチタスク処理における各
タスクｍ１，ｍ２，ｍ３，・・・毎のソフトウェア、グ
ラフィックス処理における各次元ｘ，ｙ，ｚ，・・・毎
の演算およびカラー三原色のＲ，Ｇ，Ｂのそれぞれの演
算に、副プロセッサＰＵまたは数値演算プロセッサＦＰ
Ｕが一対一に対応可能となって、データ処理スピードが
向上されることになる。なお、図２のフローチャートの
中で、（Ｇ）ＦＰＵ・，・，・はグラフィックス対応Ｆ
ＰＵであり、（Ｃ）ＦＰＵ・，・，・はカラー対応ＦＰ
Ｕであることを示している。
タスクｍ１，ｍ２，ｍ３，・・・毎のソフトウェア、グ
ラフィックス処理における各次元ｘ，ｙ，ｚ，・・・毎
の演算およびカラー三原色のＲ，Ｇ，Ｂのそれぞれの演
算に、副プロセッサＰＵまたは数値演算プロセッサＦＰ
Ｕが一対一に対応可能となって、データ処理スピードが
向上されることになる。なお、図２のフローチャートの
中で、（Ｇ）ＦＰＵ・，・，・はグラフィックス対応Ｆ
ＰＵであり、（Ｃ）ＦＰＵ・，・，・はカラー対応ＦＰ
Ｕであることを示している。
【００１５】また、図１に示す主プロセッサＣＰＵは、
ファイルを読込んでＯＳを起動し、動作環境を整え、マ
ルチ（複数）タスクを実現するための分割処理を行なう
他に、周辺機器とのデータの入出力、直・並列信号によ
るコミュニケーション制御、その他の機能を有すること
は従来型コンピュータと同じである。さらに、図１に示
す副プロセッサＰＵX+1,X+2,・・・,Y、PUY+1,Y+2,・・・,Z
は、コンピュータ本体機能の向上を図ったときに、それ
らに対応できるようにするための予備用のプロセッサで
ある。
ファイルを読込んでＯＳを起動し、動作環境を整え、マ
ルチ（複数）タスクを実現するための分割処理を行なう
他に、周辺機器とのデータの入出力、直・並列信号によ
るコミュニケーション制御、その他の機能を有すること
は従来型コンピュータと同じである。さらに、図１に示
す副プロセッサＰＵX+1,X+2,・・・,Y、PUY+1,Y+2,・・・,Z
は、コンピュータ本体機能の向上を図ったときに、それ
らに対応できるようにするための予備用のプロセッサで
ある。
【００１６】図１の実施例における制御信号ＣＳの信号
線は双方向であり、この信号でアクセスされていない各
ＰＵ・ＦＰＵは、休止中であることを逆方向伝達によっ
てＣＰＵに知らせておくことで、ＣＰＵは稼働中と休止
中のＰＵ・ＦＰＵを区別することが可能となる。これに
よりデータ処理上必要な場合は、休止中のＰＵ・ＦＰＵ
を的確に選定して、次々に並列処理して行くことが可能
となる。また、休止中のＰＵ・ＦＰＵは、ＳＬＥＥＰ機
能を持たせることで、無駄な電力を消費させないような
仕様とすれば、パーソナル・コンピュータ等小型のコン
ピュータにも適用可能となる。
線は双方向であり、この信号でアクセスされていない各
ＰＵ・ＦＰＵは、休止中であることを逆方向伝達によっ
てＣＰＵに知らせておくことで、ＣＰＵは稼働中と休止
中のＰＵ・ＦＰＵを区別することが可能となる。これに
よりデータ処理上必要な場合は、休止中のＰＵ・ＦＰＵ
を的確に選定して、次々に並列処理して行くことが可能
となる。また、休止中のＰＵ・ＦＰＵは、ＳＬＥＥＰ機
能を持たせることで、無駄な電力を消費させないような
仕様とすれば、パーソナル・コンピュータ等小型のコン
ピュータにも適用可能となる。
【００１７】本発明のＣＰＵと複数のＰＵ・ＦＰＵから
成るデータ処理装置は、モノリシックＬＳＩとして１チ
ップ上に構成しても良いし、ＣＰＵに対してＰＵ・ＦＰ
Ｕを分離した構造にして、用途に応じて必要な数のＰＵ
またはＦＰＵを追加して使用できるようにしても良い。
モノリシックＬＳＩとして１チップ上に構成する場合
は、内蔵するＰＵ・ＦＰＵの数について、幾通りかのも
のを作り用途に応じて任意に選べるようにしてもよい。
さらに、演算アーキテクチャについては独自のものを開
発しても良いし、普及しているＣＰＵと同じものにして
互換性を保つようにしてもよい。
成るデータ処理装置は、モノリシックＬＳＩとして１チ
ップ上に構成しても良いし、ＣＰＵに対してＰＵ・ＦＰ
Ｕを分離した構造にして、用途に応じて必要な数のＰＵ
またはＦＰＵを追加して使用できるようにしても良い。
モノリシックＬＳＩとして１チップ上に構成する場合
は、内蔵するＰＵ・ＦＰＵの数について、幾通りかのも
のを作り用途に応じて任意に選べるようにしてもよい。
さらに、演算アーキテクチャについては独自のものを開
発しても良いし、普及しているＣＰＵと同じものにして
互換性を保つようにしてもよい。
【００１８】以上説明したように、上記実施例は、複数
個のマイクロプロセッサと、複数個のコプロセッサとに
よってデータ処理装置を構成するとともに、上記マイク
ロプロセッサのうち一つを主プロセッサとし、他のマイ
クロプロセッサを副プロセッサとして、上記主プロセッ
サで命令を読み込んで解読し、マルチ処理を実行する場
合には、主プロセッサが各タスク処理または分割処理を
上記副プロセッサおよびコプロセッサのいずれかに割り
当てるようにしたので、マルチ処理における各ソフトウ
ェアによるデータ処理速度を向上させることが可能とな
り、またカラー・グラフィックス処理における描画速度
を向上させることが可能となる。以上本発明者によって
なされた発明を実施例に基づき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば図１のシステムにおける副プロセッサを
省略したシステムあるいは数値演算プロセッサを省略し
たシステムとして構成することも可能である。
個のマイクロプロセッサと、複数個のコプロセッサとに
よってデータ処理装置を構成するとともに、上記マイク
ロプロセッサのうち一つを主プロセッサとし、他のマイ
クロプロセッサを副プロセッサとして、上記主プロセッ
サで命令を読み込んで解読し、マルチ処理を実行する場
合には、主プロセッサが各タスク処理または分割処理を
上記副プロセッサおよびコプロセッサのいずれかに割り
当てるようにしたので、マルチ処理における各ソフトウ
ェアによるデータ処理速度を向上させることが可能とな
り、またカラー・グラフィックス処理における描画速度
を向上させることが可能となる。以上本発明者によって
なされた発明を実施例に基づき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば図１のシステムにおける副プロセッサを
省略したシステムあるいは数値演算プロセッサを省略し
たシステムとして構成することも可能である。
【００１９】
【発明の効果】本願において開示される発明の内、代表
的なものの概要を簡単に説明すれば、次の通りである。
すなわち、マルチタスク処理における各タスク毎の、ソ
フトウェア上のデータ処理がより速くなる。また、グラ
フィックスのデータ処理が速くなるので、ディスプレイ
上の描画スピードが向上する。
的なものの概要を簡単に説明すれば、次の通りである。
すなわち、マルチタスク処理における各タスク毎の、ソ
フトウェア上のデータ処理がより速くなる。また、グラ
フィックスのデータ処理が速くなるので、ディスプレイ
上の描画スピードが向上する。
【図１】本発明に係るデータ処理装置の一実施例を表す
ブロック図である。
ブロック図である。
【図２】本発明のＣＰＵの働きとＰＵまたはＦＰＵの対
応例を示すフローチャートである。
応例を示すフローチャートである。
ＣＰＵ 主プロセッサ ＰＵ 副プロセッサ ＦＰＵ 数値演算プロセッサ ＣＳ チップセレクト信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ＣＰＵと複数のＰＵ，ＦＰＵから成
る演算ユニット
る演算ユニット
Claims (2)
- 【請求項１】 複数個のマイクロプロセッサと、複数個
のコプロセッサとによって構成されているデータ処理装
置であって、上記マイクロプロセッサのうち一つは主プ
ロセッサとされ、他のマイクロプロセッサは副プロセッ
サとされ、上記主プロセッサが命令を読み込んで解読
し、マルチ処理を実行する場合には、主プロセッサが各
タスク処理または分割処理を上記副プロセッサおよびコ
プロセッサのいずれかに割り当てるように構成されてな
ることを特徴とする演算装置。 - 【請求項２】 上記副プロセッサおよびコプロセッサの
割当ては、上記主プロセッサから上記副プロセッサもし
くはコプロセッサに対して供給される選択用制御信号に
基づいて行なわれるように構成されてなることを特徴と
する請求項１記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185037A JPH0744504A (ja) | 1993-07-27 | 1993-07-27 | Ｃｐｕと複数のｐｕ，ｆｐｕから成る演算ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185037A JPH0744504A (ja) | 1993-07-27 | 1993-07-27 | Ｃｐｕと複数のｐｕ，ｆｐｕから成る演算ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744504A true JPH0744504A (ja) | 1995-02-14 |
Family
ID=16163689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5185037A Pending JPH0744504A (ja) | 1993-07-27 | 1993-07-27 | Ｃｐｕと複数のｐｕ，ｆｐｕから成る演算ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744504A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065112A (en) * | 1997-06-18 | 2000-05-16 | Matsushita Electric Industrial Co., Ltd. | Microprocessor with arithmetic processing units and arithmetic execution unit |
| JP2006048254A (ja) * | 2004-08-02 | 2006-02-16 | Ricoh Co Ltd | 画像処理制御装置 |
| JP2007328822A (ja) * | 2007-09-10 | 2007-12-20 | Matsushita Electric Ind Co Ltd | マルチタスクプロセッサ |
| JP2019057303A (ja) * | 2010-10-13 | 2019-04-11 | パルテック・クラスター・コンペテンス・センター・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツングＰａｒｔｅｃ Ｃｌｕｓｔｅｒ Ｃｏｍｐｅｔｅｎｃｅ Ｃｅｎｔｅｒ Ｇｍｂｈ | 計算タスクを処理するためのコンピュータクラスタ構成、およびそれを動作させるための方法 |
-
1993
- 1993-07-27 JP JP5185037A patent/JPH0744504A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065112A (en) * | 1997-06-18 | 2000-05-16 | Matsushita Electric Industrial Co., Ltd. | Microprocessor with arithmetic processing units and arithmetic execution unit |
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| JP2019057303A (ja) * | 2010-10-13 | 2019-04-11 | パルテック・クラスター・コンペテンス・センター・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツングＰａｒｔｅｃ Ｃｌｕｓｔｅｒ Ｃｏｍｐｅｔｅｎｃｅ Ｃｅｎｔｅｒ Ｇｍｂｈ | 計算タスクを処理するためのコンピュータクラスタ構成、およびそれを動作させるための方法 |
| US10951458B2 (en) | 2010-10-13 | 2021-03-16 | Partec Cluster Competence Center Gmbh | Computer cluster arrangement for processing a computation task and method for operation thereof |
| US11934883B2 (en) | 2010-10-13 | 2024-03-19 | Partec Cluster Competence Center Gmbh | Computer cluster arrangement for processing a computation task and method for operation thereof |
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