JPH0744221B2 - マルチセルトランジスタ - Google Patents
マルチセルトランジスタInfo
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- JPH0744221B2 JPH0744221B2 JP61504487A JP50448786A JPH0744221B2 JP H0744221 B2 JPH0744221 B2 JP H0744221B2 JP 61504487 A JP61504487 A JP 61504487A JP 50448786 A JP50448786 A JP 50448786A JP H0744221 B2 JPH0744221 B2 JP H0744221B2
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- JP
- Japan
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- transistor
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- cell
- cell transistor
- thyristor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Bipolar Transistors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 技術水準 本発明は特許請求の範囲１項の上位概念によるマルチセ
ルトランジスタを基礎とする。
ルトランジスタを基礎とする。
この種マルチセルトランジスタは既に西ドイツ特許明細
書第2408540号から公知である。マルチセルトランジス
タは各１つの共通のベース、エミツター、コレクタ接続
母線間での個々のトランジスタセル相互間の並列接続体
から成り、有利にIC技術で構成されている。このマルチ
セルトランジスタの特別な欠点となるのは唯１つのトラ
ンジスタの故障欠陥時短絡の際でもマルチセルトランジ
スタ全体が動作不能になることである。この種故障欠陥
は生産に際して作製中のばらつきまたは汚れに基づき生
じ得、また動作使用中局部的熱過負荷又は突然生じる過
電圧によつても惹起され得る。製作上の事情に基づき欠
陥状態におかれたトランジスタセルは個別の事後測定に
よつて、つきとめられて焼き切れ区間の焼切れによつて
回路集合体から切離され得る。
書第2408540号から公知である。マルチセルトランジス
タは各１つの共通のベース、エミツター、コレクタ接続
母線間での個々のトランジスタセル相互間の並列接続体
から成り、有利にIC技術で構成されている。このマルチ
セルトランジスタの特別な欠点となるのは唯１つのトラ
ンジスタの故障欠陥時短絡の際でもマルチセルトランジ
スタ全体が動作不能になることである。この種故障欠陥
は生産に際して作製中のばらつきまたは汚れに基づき生
じ得、また動作使用中局部的熱過負荷又は突然生じる過
電圧によつても惹起され得る。製作上の事情に基づき欠
陥状態におかれたトランジスタセルは個別の事後測定に
よつて、つきとめられて焼き切れ区間の焼切れによつて
回路集合体から切離され得る。
これに対してマルチセルトランジスタの動作中欠陥状態
になつたトランジスタセルは自動的に切離されて、所謂
自己回復性が得らえるようにしなければならない。
になつたトランジスタセルは自動的に切離されて、所謂
自己回復性が得らえるようにしなければならない。
発明の効果 本発明によるマルチセルトランジスタにより、その特徴
事項を以て得られる利点とするところは欠陥のあるトラ
ンジスタセルの特に確実な自動的分断、切離しが達成さ
れることである。それにより、IC技術でベース焼切り区
間に対する比較的広幅の構造を使用し製作精度に対する
要求を低下することが可能である。
事項を以て得られる利点とするところは欠陥のあるトラ
ンジスタセルの特に確実な自動的分断、切離しが達成さ
れることである。それにより、IC技術でベース焼切り区
間に対する比較的広幅の構造を使用し製作精度に対する
要求を低下することが可能である。
従属請求項には本発明の特に有利な構成例が示されてい
る。而して、電圧により制御されるスイツチを唯１つの
ツエナーダイオードによつて特に簡単に形成し得、その
際そのツエナーダイオードはIC技術で、逆方向に作動さ
れるトランジスタによつて特に簡単に形成され得、当該
トランジスタのベース及びコレクタは相互に接続されて
いる。電圧により制御されるスイツチの特に有利なスイ
ツチング特性が、サイリスタの使用により達成される。
このサイリスタはツエナーダイオード又は分圧器によつ
て点弧され得る。モノリシツクIC技術では上記サイリス
タはpnp−とnpn−トランジスタとの合成接続体によつて
特に簡単に形成され得る。
る。而して、電圧により制御されるスイツチを唯１つの
ツエナーダイオードによつて特に簡単に形成し得、その
際そのツエナーダイオードはIC技術で、逆方向に作動さ
れるトランジスタによつて特に簡単に形成され得、当該
トランジスタのベース及びコレクタは相互に接続されて
いる。電圧により制御されるスイツチの特に有利なスイ
ツチング特性が、サイリスタの使用により達成される。
このサイリスタはツエナーダイオード又は分圧器によつ
て点弧され得る。モノリシツクIC技術では上記サイリス
タはpnp−とnpn−トランジスタとの合成接続体によつて
特に簡単に形成され得る。
図面 本発明の３つの実施例が図示してあり、以下の説明によ
り詳述する。第１図は本発明のマルチセルトランジスタ
の基本接続構成を示す。第２図は第１実施例による１つ
のトランジスタセルを示す。第３図は第２実施例による
１つのトランジスタセルを示す。第４図は第３実施例に
よるトランジスタセルを示す。第５図は第１実施例によ
るトランジスタセルの平面図を示す。第６図は第２実施
例によるトランジスタセルの平面図である。
り詳述する。第１図は本発明のマルチセルトランジスタ
の基本接続構成を示す。第２図は第１実施例による１つ
のトランジスタセルを示す。第３図は第２実施例による
１つのトランジスタセルを示す。第４図は第３実施例に
よるトランジスタセルを示す。第５図は第１実施例によ
るトランジスタセルの平面図を示す。第６図は第２実施
例によるトランジスタセルの平面図である。
実施例の説明 第１図中、本発明のマルチセルトランジスタのエミツタ
母線１、ベース母線２、コレクタ母線３が示してあり、
上記マルチトランジスタのうち簡単化のため第１図には
第１のトランジスタセル41と第２のトランジスタセル42
とが示されている。さらにほかの図示していないトラン
ジスタが並列接続されており、その結果マルチセルトラ
ンジスタ全体の夫々のトランジスタセルへのわずかな電
力分割が得られる。
母線１、ベース母線２、コレクタ母線３が示してあり、
上記マルチトランジスタのうち簡単化のため第１図には
第１のトランジスタセル41と第２のトランジスタセル42
とが示されている。さらにほかの図示していないトラン
ジスタが並列接続されており、その結果マルチセルトラ
ンジスタ全体の夫々のトランジスタセルへのわずかな電
力分割が得られる。
トランジスタセル41は終段トランジスタ５を有し、この
トランジスタはそのコレクタがコレクタ母線３に接続さ
れ、そのエミツタはエミツタ焼切れ区間６を介してエミ
ツタ母線１に接続されている。別の焼切れ区間は焼切れ
区間７として終段トランジスタ５のベースに接続されか
つベース抵抗８を介してベース母線２に接続されてい
る。更にベース焼切れ区間７−ベース抵抗８−接続点
と、エミツタ母線１との間に電圧制御されるスイツチ９
が接続されている。
トランジスタはそのコレクタがコレクタ母線３に接続さ
れ、そのエミツタはエミツタ焼切れ区間６を介してエミ
ツタ母線１に接続されている。別の焼切れ区間は焼切れ
区間７として終段トランジスタ５のベースに接続されか
つベース抵抗８を介してベース母線２に接続されてい
る。更にベース焼切れ区間７−ベース抵抗８−接続点
と、エミツタ母線１との間に電圧制御されるスイツチ９
が接続されている。
第１図に基本的に示す回路は次のように動作する。マル
チトランジスタの作動中トランジスタセルにて欠陥故障
（これは終段トランジスタ５における短絡を意味する）
が生じると、コレクタ母線３とエミツタ母線１との間で
高い短絡電流が上記の欠陥故障終段トランジスタ５を介
して生じ、この高い短絡電流によりエミツタ焼切れ区間
６が焼切られる。その後欠陥トランジスタ５のベースは
コレクタを介してほぼコレクタ母線３の電位に引寄せら
れる。電圧制御されるスイツチ９は自動的に閉じ、その
結果焼切れ区間７を介して高い電流が流れ、この高い電
流によつて、ベース焼切れ区間７も焼切られる。それに
より、欠陥トランジスタセルが完全にマルチセルトラン
ジスタ集合体から切離される。
チトランジスタの作動中トランジスタセルにて欠陥故障
（これは終段トランジスタ５における短絡を意味する）
が生じると、コレクタ母線３とエミツタ母線１との間で
高い短絡電流が上記の欠陥故障終段トランジスタ５を介
して生じ、この高い短絡電流によりエミツタ焼切れ区間
６が焼切られる。その後欠陥トランジスタ５のベースは
コレクタを介してほぼコレクタ母線３の電位に引寄せら
れる。電圧制御されるスイツチ９は自動的に閉じ、その
結果焼切れ区間７を介して高い電流が流れ、この高い電
流によつて、ベース焼切れ区間７も焼切られる。それに
より、欠陥トランジスタセルが完全にマルチセルトラン
ジスタ集合体から切離される。
第２図には本発明の第１実施例が示してあり、その場
合、第１図におけると同様に５は終段トランジスタ、６
はエミツタ焼切れ区間、７はベース焼切れ区間、８はベ
ース抵抗である。電圧制御されるスイツチ９はサイリス
タによつて実現されており、このサイリスタは公知形式
で、pnpトランジスタ91とnpnトランジスタ92との合成接
続によつて形成されている。このためにpnpトランジス
タ91のベースはnpnトランジスタ92のコレクタと接続さ
れており、pnpトランジスタ91のコレクタはnpnトランジ
スタ92のベースと接続されている。pnpトランジスタ91
のエミツタはベース焼切れ区間７に接続され、npnトラ
ンジスタ92のエミツタはエミツタ母線１に接続されてい
る。ツエナーダイオード93はそのカソードがpnpトラン
ジスタ91のエミツタに接続され、そのアノードがnpnト
ランジスタ92のベースに接続されている。
合、第１図におけると同様に５は終段トランジスタ、６
はエミツタ焼切れ区間、７はベース焼切れ区間、８はベ
ース抵抗である。電圧制御されるスイツチ９はサイリス
タによつて実現されており、このサイリスタは公知形式
で、pnpトランジスタ91とnpnトランジスタ92との合成接
続によつて形成されている。このためにpnpトランジス
タ91のベースはnpnトランジスタ92のコレクタと接続さ
れており、pnpトランジスタ91のコレクタはnpnトランジ
スタ92のベースと接続されている。pnpトランジスタ91
のエミツタはベース焼切れ区間７に接続され、npnトラ
ンジスタ92のエミツタはエミツタ母線１に接続されてい
る。ツエナーダイオード93はそのカソードがpnpトラン
ジスタ91のエミツタに接続され、そのアノードがnpnト
ランジスタ92のベースに接続されている。
終段トランジスタ５にて短絡が生じこれによりエミツタ
焼切れ区間６が焼切られると、欠陥終段トランジスタ５
のベースの上昇する電位によりツエナーダイオード93は
電流導通状態にもたらされ、それにより、トランジスタ
91,92により形成されたサイリスタが点弧され、ベース
焼切り区間７が焼切られる。
焼切れ区間６が焼切られると、欠陥終段トランジスタ５
のベースの上昇する電位によりツエナーダイオード93は
電流導通状態にもたらされ、それにより、トランジスタ
91,92により形成されたサイリスタが点弧され、ベース
焼切り区間７が焼切られる。
第３図には本発明の第２実施例を１つのトランジスタセ
ルを用いて説明する。第２図におけるように、５は終段
トランジスタ、６はエミツタ焼切れ区間、７はベース焼
切れ区間、91はpnpトランジスタ、92は形成されたサイ
リスタのnpnトランジスタである。サイリスタの点弧は
ツエナーダイオードを介して行なわれずに、特別の構成
のベース抵抗８を介して行なわれる。上記ベース抵抗は
第３図ではベース抵抗81と分圧抵抗82とによつて形成さ
れる。このために分圧器抵抗82はpnpトランジスタ91の
ベースとベース抵抗81の分圧器点との間に接続されてい
る。その他の点は第３図の回路の動作は第２図のそれと
等価的である。
ルを用いて説明する。第２図におけるように、５は終段
トランジスタ、６はエミツタ焼切れ区間、７はベース焼
切れ区間、91はpnpトランジスタ、92は形成されたサイ
リスタのnpnトランジスタである。サイリスタの点弧は
ツエナーダイオードを介して行なわれずに、特別の構成
のベース抵抗８を介して行なわれる。上記ベース抵抗は
第３図ではベース抵抗81と分圧抵抗82とによつて形成さ
れる。このために分圧器抵抗82はpnpトランジスタ91の
ベースとベース抵抗81の分圧器点との間に接続されてい
る。その他の点は第３図の回路の動作は第２図のそれと
等価的である。
第４図には単一のトランジスタセルを用いての本発明の
第３実施例を示す。前の例の場合におけるように、５は
やはり終段トランジスタ、６はエミツタ焼切れ区間、７
はベース焼切れ区間、８はベース抵抗を示す。スイツチ
として唯１つのツエナーダイオード94が用いられこのツ
エナーダイオードはベース焼切れ区間７とエミツタ母線
１との間に挿入接続されている。この場合もまた、第４
図の回路の動作は先の２つの実施例によるそれに等価的
である。
第３実施例を示す。前の例の場合におけるように、５は
やはり終段トランジスタ、６はエミツタ焼切れ区間、７
はベース焼切れ区間、８はベース抵抗を示す。スイツチ
として唯１つのツエナーダイオード94が用いられこのツ
エナーダイオードはベース焼切れ区間７とエミツタ母線
１との間に挿入接続されている。この場合もまた、第４
図の回路の動作は先の２つの実施例によるそれに等価的
である。
第５図には第２図の第１実施例によるICトランジスタセ
ルの平面図を示す。そこには幅広のエミツタ焼切れ区間
６（これは高い電流を通道させ得る）と、それに比して
比較的に狭幅のベース焼切れ区間７とが示されている。
終段トランジスタ５のエミツタは51で示され、相応し
て、それのベースは52で、且コレクタは53で示されてい
る。ベース焼切れ区間７はベース抵抗８に達している。
ルの平面図を示す。そこには幅広のエミツタ焼切れ区間
６（これは高い電流を通道させ得る）と、それに比して
比較的に狭幅のベース焼切れ区間７とが示されている。
終段トランジスタ５のエミツタは51で示され、相応し
て、それのベースは52で、且コレクタは53で示されてい
る。ベース焼切れ区間７はベース抵抗８に達している。
その際それらの接続接触部にはサイリスタのpnpトラン
ジスタ91のエミツタ911が接続されている。912、ないし
923はpnpトランジスタ91のベース、ないしnpnトランジ
スタ92の、同時に形成されたコレクタである。913で示
す拡散領域はpnpトランジスタ91のコレクタを表わす。
さらに、921はnpnトランジスタ92のエミツタ、922はそ
れのベースである。それにより形成されたサイリスタの
上方に、拡散領域93が示されており、この拡散領域は第
２図の同じ記号で示すツエナーダイオードを成す。
ジスタ91のエミツタ911が接続されている。912、ないし
923はpnpトランジスタ91のベース、ないしnpnトランジ
スタ92の、同時に形成されたコレクタである。913で示
す拡散領域はpnpトランジスタ91のコレクタを表わす。
さらに、921はnpnトランジスタ92のエミツタ、922はそ
れのベースである。それにより形成されたサイリスタの
上方に、拡散領域93が示されており、この拡散領域は第
２図の同じ記号で示すツエナーダイオードを成す。
第１の実施例による本発明の有利なIC構成はたんに当業
者にとつて用いられ得る多数の態様の１つである。本発
明はそのような実施例に限られるものでない。
者にとつて用いられ得る多数の態様の１つである。本発
明はそのような実施例に限られるものでない。
第６図には第３図の第２実施例のIC回路の平面図を示
す。第５図におけると同様に６はエミツタ焼切れ区間、
７はベース焼切れ区間（これはベース抵抗８に達する）
である。第６図の右辺には81は第３図中のベース抵抗８
の、同じ記号で示す分圧器抵抗に相応するようなベース
抵抗８の領域である。分圧器抵抗82は第６図中同じ記号
で示すエピタキシヤル領域で示されている。更にサイリ
スタのpnpトランジスタ91とnpnトランジスタ92が示され
ている。
す。第５図におけると同様に６はエミツタ焼切れ区間、
７はベース焼切れ区間（これはベース抵抗８に達する）
である。第６図の右辺には81は第３図中のベース抵抗８
の、同じ記号で示す分圧器抵抗に相応するようなベース
抵抗８の領域である。分圧器抵抗82は第６図中同じ記号
で示すエピタキシヤル領域で示されている。更にサイリ
スタのpnpトランジスタ91とnpnトランジスタ92が示され
ている。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62 27/06 29/73 7210−4Ｍ Ｈ０１Ｌ 27/06 １０１ Ｐ
Claims (8)
- 【請求項１】各１つの共通のベース−、エミツタ−、コ
レクタ母線（1,2,3）間で個々のトランジスタセル（41,
42）が相互に並列接続されており、その際、トランジス
タセルのコレクタ−エミツタ間及び ベース端子に焼切れ区間（6,7）が接続されているマル
チセルトランジスタにおいて、 接続線（１）と、ベース端子の焼切れ区間（７）の、当
該ベースとは遠い側の、接続点との間に、障害欠陥の場
合にて焼切れ区間の焼切れのため電圧制御されるスイツ
チ（９）が接続されていることを特徴とするマルチセル
トランジスタ。 - 【請求項２】ベース端子の焼切れ区間（７）とベース母
線（２）との間に抵抗（８）が接続されている請求の範
囲第１項記載のマルチセルトランジスタ。 - 【請求項３】抵抗（８）は少なくとも１つの半導体区
間、例えばダイオードによつて形成される請求の範囲第
２項記載のマルチセルトランジスタ。 - 【請求項４】電圧制御されるスイツチはツエナーダイオ
ード（94）によつて形成される前記請求の範囲各項記載
のうちいずれか１に記載のマルチセルトランジスタ。 - 【請求項５】電圧制御されるスイッチはサイリスタ（9
1,（92）によつて形成される請求の範囲第１項から第３
項までのうちのいずれかに記載のマルチセルトランジス
タ。 - 【請求項６】サイリスタ（91,92）はベース端子の焼切
れ区間（７）に接続されたツエナーダイオード（93）に
よつて点弧される請求の範囲第５項記載のマルチセルト
ランジスタ。 - 【請求項７】サイリスタは抵抗（82）によつて点弧され
該抵抗は終段トランジスタ（５）のベース電位に依存す
る構成部分（81）に接続されている請求の範囲第５項記
載のマルチセルトランジスタ。 - 【請求項８】サイリスタはpnpトランジスタ（91）とnpn
トランジスタ（92）とによつて形成される請求の範囲第
５項から第７項までのうちのいずれかに記載のマルチセ
ルトランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3532383.3 | 1985-09-11 | ||
| DE19853532383 DE3532383A1 (de) | 1985-09-11 | 1985-09-11 | Multizellentransistor |
| PCT/DE1986/000327 WO1987001867A1 (en) | 1985-09-11 | 1986-08-25 | Multi-cell transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63501184A JPS63501184A (ja) | 1988-04-28 |
| JPH0744221B2 true JPH0744221B2 (ja) | 1995-05-15 |
Family
ID=6280659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504487A Expired - Lifetime JPH0744221B2 (ja) | 1985-09-11 | 1986-08-25 | マルチセルトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4742425A (ja) |
| EP (1) | EP0236352B1 (ja) |
| JP (1) | JPH0744221B2 (ja) |
| DE (2) | DE3532383A1 (ja) |
| WO (1) | WO1987001867A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3802794A1 (de) * | 1988-01-30 | 1989-08-10 | Bosch Gmbh Robert | Leistungstransistor |
| US5021861A (en) * | 1990-05-23 | 1991-06-04 | North Carolina State University | Integrated circuit power device with automatic removal of defective devices and method of fabricating same |
| FR2686737A1 (fr) * | 1992-01-29 | 1993-07-30 | Sgs Thomson Microelectronics | Composant de protection semiconducteur auto-protege. |
| US5446310A (en) * | 1992-06-08 | 1995-08-29 | North Carolina State University | Integrated circuit power device with external disabling of defective devices and method of fabricating same |
| US5392187A (en) * | 1992-08-12 | 1995-02-21 | North Carolina State University At Raleigh | Integrated circuit power device with transient responsive current limiting means |
| DE4435255A1 (de) * | 1994-10-01 | 1996-04-04 | Abb Management Ag | Verfahren zur Fehlerbehebung in einer Stromrichterschaltungsanordnung |
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| US6617953B2 (en) | 2001-03-26 | 2003-09-09 | Wilson Greatbatch Ltd. | Link fuse |
| CA2379009C (en) | 2001-03-27 | 2012-05-22 | Wilson Greatbatch Ltd. | Trace fuse for a battery termination |
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| US8390972B2 (en) * | 2007-04-17 | 2013-03-05 | Hamilton Sundstrand Corporation | Secondary protection approach for power switching applications |
| US10600902B2 (en) | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| WO2014082098A1 (en) * | 2012-11-26 | 2014-05-30 | D3 Semiconductor LLC | Device architecture and method for precision enhancement of vertical semiconductor devices |
| FR3084965B1 (fr) * | 2018-08-10 | 2020-10-30 | Commissariat Energie Atomique | Transistor a effet de champ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3258704A (en) * | 1966-06-28 | Signal si | ||
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