JPH0738449A

JPH0738449A - 演算装置

Info

Publication number: JPH0738449A
Application number: JP6062653A
Authority: JP
Inventors: Hidetoshi Suzuki; 秀俊鈴木; Toshihiro Ishikawa; 利広石川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-05-20
Filing date: 1994-03-31
Publication date: 1995-02-07
Anticipated expiration: 2017-01-28
Also published as: JP3250363B2

Abstract

(57)【要約】【目的】ＤＳＰを用いてビタビ復号を行う際に、パス
選択信号の記憶とパスメトリックの選択を効率的に行
う。【構成】メモリ１にｎビットの累積計量データ及び生
き残りパスの選択データを記憶する。メモリ２に受信系
列の値に対して各パスがとるハミング距離のｎビットの
データを記憶する。算術論理演算回路５はある１つのパ
スにおける累積計量及びハミング距離の第１の加算、並
びに他の１つのパスにおける累積計量及びハミング距離
の第２の加算を行い、加算結果の減算を行う。算術論理
演算回路５による加算結果を第１、第２のレジスタ６、
７に一時記憶する。算術論理演算回路５により第１、第
２の加算結果の減算を行って得られたパスの選択データ
のｎビット分をシフトレジスタ９に一時的に記憶する。
マルチプレクサ１０により選択データの符号に応じて第
１又は第２の加算結果のいずれかを新たな累積計量とし
てメモリ１に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誤り訂正用畳み込み符
号のビタビ復号（Ｖｉｔｅｒｂｉｄｅｃｏｄｉｎｇ）
を行うディジタル信号処理プロセッサ内部の演算装置に
関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）は、移動体通信分野へのデ
ィジタルシステム導入の動きに合わせて、携帯電話等へ
の機器組み込み用途のプロセッサとして注目されてい
る。このようなディジタル移動通信用音声符号化装置を
実現するためのＤＳＰにおいては、音声の符号化処理等
の演算のほかに、誤り訂正処理を行う必要がある。誤り
訂正の手法にはビタビ復号を使用するものがある。

【０００３】ビタビアルゴリズムは、加算、比較、選択
という単純な処理の繰り返しで畳込み符号の最尤復号
（ｍａｘｉｍａｌｌｉｋｅｌｉｈｏｏｄｄｅｃｏｄ
ｉｎｇ）を実現するものである。このビタビ復号では、
情報ビット１ビットに対応する符号化データ（受信系
列）を得るごとに、その時点での各状態の生き残りパス
の累積計量（以下、パスメトリックと称する）を計算
し、更新する。

【０００４】図３は拘束長Ｋの畳込み符号器において、
ある時点における状態Ｓ2m（ｍは正整数）と状態Ｓ2m＋
1に対し、一つ前の状態Ｓmと状態Ｓ（m+2）^k-2からそれ
ぞれ状態遷移を表す２本のパスが伸びている様子を示し
ている。Ａ2m、Ｂ2mは状態Ｓ2mに入力するパスの出力シ
ンボルと受信系列とのハミング距離（以下、ブランチメ
トリックと称する）である。Ｃ2m＋1、Ｄ2m＋1は状態Ｓ
2m＋1に入力するパスのブランチメトリックである。パ
スの選択は、以下のようにして行われる。

【０００５】あらかじめ計算された各ブランチメトリッ
クの値と、一つ前の時点の生き残りパスのパスメトリッ
クの値をそれぞれ加えることにより、各パスの総合のメ
トリックを算出する。状態Ｓ2mに入力する２本のパスの
パスメトリックを比較し、ハミング距離の合計が小さい
パスを残し、他は捨てる。ビタビアルゴリズムによる畳
み込み符号の復号は、以上のように、ブランチメトリッ
クと１つ前の時点までの入力に対するパスメトリックと
の加算、加算結果の比較、最適パスの選択、という加
算、比較、選択演算及びパスメトリックの記憶を、各時
系列ごとに２k-1個の状態に対して行う必要がある。

【０００６】以下、従来のビタビ復号を行う演算装置の
一例について図４に示す概略ブロック図を参照しながら
説明する。

【０００７】図４において、１０１はメモリであり、プ
ロセッサの命令語やビタビ復号における各状態のパスの
メトリック（累積計量）、情報ビット１ビットに対応す
る符号化データ（受信系列）の値に対して各パスがとる
ブランチメトリックの値のテーブル、各状態における生
き残りパスの選択結果などを記憶する。１０２はメモリ
１０１に接続され、データの供給や演算結果の格納等を
行うバス、１０３は算術論理演算を行う算術論理演算回
路、１０４と１０５は算術論理演算回路１０３の左側入
力の値と右側入力の値をそれぞれ一時記憶するラッチ回
路、１０６と１０７はそれぞれ演算結果を一時記憶する
レジスタである。

【０００８】以上のように構成された演算装置におい
て、１つの受信系列に対してビタビ復号の加算、比較、
選択演算により、図３の状態Ｓ2mにおけるパスメトリッ
クを更新する動作とパス選択信号の記憶の動作につい
て、以下のような６つのステップに分けて説明する。（１）パスメトリックとブランチメトリックの第１の加
算ステップ図３に示した状態Ｓmにおけるパスメトリックの値をメ
モリ１０１からバス１０２を介してラッチ回路１０４に
格納し、ブランチメトリックＡ2mの値を同様にメモリ１
０１からバス１０２を介してラッチ回路１０５に格納す
る。算術論理演算回路１０３はラッチ回路１０４と１０
５の内容の加算を行い、レジスタ１０６に格納する。（２）パスメトリックとブランチメトリックの第２の加
算ステップ図３に示した状態Ｓ（m+2）^k-2におけるパスメトリック
の値をメモリ１０１からバス１０２を介してラッチ回路
１０４に格納し、ブランチトリックＢ2mの値を同様にメ
モリ１０１からバス１０２を介してラッチ回路１０５に
格納する。算術論理演算回路１０３はラッチ回路１０４
と１０５の内容の加算を行い、レジスタ１０７に格納す
る。（３）２個の加算結果の減算（大小比較）ステップレジスタ１０６と１０７の内容をそれぞれラッチ回路１
０４と１０５に格納する。算術論理演算回路１０３はラ
ッチ回路１０４と１０５の演算を行う。減算結果は格納
しない。（４）減算結果の符号判定（選択）ステップ制御部（図示せず）は上記ステップ（３）の減算結果の
符号を判定し、以下の（５）、（６）のステップのプロ
グラム制御（分岐）を行う。（５）小であると判定された加算結果の格納（パスメト
リックの更新）ステップ上記ステップ（４）の結果により上記ステップ（３）の
減算結果が負であれば、レジスタ１０６の内容をメモリ
１０１に格納する。上記ステップ（３）の減算結果が正
であれば、レジスタ１０７の内容をメモリ１０１に格納
する。（６）バス選択信号の記憶ステップ上記ステップ（４）の結果により上記ステップ（３）の
減算結果が負であれば、値′０′をメモリ１０１に格納
する。ステップ（３）の減算結果が正であれば、値′
１′をメモリ１０１に格納する。

【０００９】以上の６ステップを２k-1回繰り返して全
状態のパスメトリックを更新する。このように上記従来
の演算装置では、算術論理演算回路１０３において、ビ
タビ復号における加算と比較を行い、この比較結果によ
ってプログラム制御を行うことにより、ビタビ復号処理
を行うことができる。

【００１０】以下、引き放し法を用い、所定の複数ビッ
トであるｎビットのデータをｎビットのデータで除算す
る従来の演算装置（例えば、ＤＳＰ５６１１６Ｄｉｇｉ
ｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒＵｓｅ
ｒ′ｓＭａｎｕａｌ，ＭＯＴＯＲＯＬＡＩＮＣ、１
９９０）について図５に示す概略ブロック図を参照しな
がら説明する。

【００１１】図５において、２０１はｎのビット長を持
つレジスタであり、除数を保持している。２０２は２ｎ
のビット長を持つレジスタであり、上位のｎビットに０
を保持し、下位のｎビットに被除数を保持している。２
０３はレジスタ２０２のデータ１を１ビット左シフトす
るシフタであり、シフト時、最下位ビットには最初０が
挿入され、以降、後述する算術論理演算回路２０４での
一つ前の演算結果の正負の信号を反転させたものが挿入
される。つまり、一つ前の演算結果が非負であれば、１
を挿入する。一方、一つ前の演算結果が負であれば、０
を挿入する。上位ｎビットは算術論理演算回路２０４に
出力する。下位ｎビットはレジスタ２０２の下位に出力
する。算術論理演算回路２０４はレジスタ２０１および
シフタ２０３に接続され、ｎのビット長を持ち、レジス
タ２０２の正負を示す信号に従って加算、若しくは減算
を行う。すなわち、レジスタ２０２の保持するデータが
負であれば加算を行い、レジスタ２０２の保持するデー
タが非負であれば減算を行い、演算結果をレジスタ２０
２の上位ｎビットに出力する。

【００１２】以上のように構成された演算装置におい
て、以下、その除算動作について説明する。（１）レジスタ２０２の保持するデータの正負を判定す
る。（２）レジスタ２０２の保持するデータをシフタ２０３
で１ビット左にシフトする。このとき、最下位ビットに
は最初０が挿入され、以降、演算結果の正負の信号を反
転させたものが挿入される。つまり、一つ前の算術論理
演算回路２０４での演算結果が非負であれば、１を挿入
する。一方、一つ前の演算結果が負であれば、０を挿入
する。シフト結果の上位ｎビットは算術論理演算回路２
０４に出力する。シフト結果の下位ｎビットはレジスタ
２０２に出力する。（３）上記ステップ（１）で判定したレジスタ２０２の
値が負であれば、レジスタ２０１の値とシフタ２０３の
出力とを算術論理演算回路２０４で加算する。上記ステ
ップ（１）で判定したレジスタ２０２の値が非負であれ
ば、レジスタ２０１の値とシフタ２０３の出力とを算術
論理演算回路２０４で減算する。（４）上記ステップ（１）、（２）、（３）を（ｎ−
１）回繰り返す。（５）最後にレジスタ２０２の正負を判定し、負の場合
にはレジスタ２０２の最下位に０をセットし、非負の場
合には１をセットする。

【００１３】この結果、商はレジスタ２０２の下位ｎビ
ットに収められる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来例のうち、前者の演算装置では、１回の加算、比較、
選択演算に要する演算ステップ数が多く、また、パス選
択信号１ビットをメモリの１ワードに記憶するため、大
きいメモリ量を必要とするなどの問題があった。

【００１５】一方、後者の演算装置では、シフタ２０３
として２ｎのビット長が必要となり、また、シフタ２０
３からレジスタ２０２へのパスが必要になるため、ハー
ドウェアが大きくなる。この大きなハードウェアは、Ｄ
ＳＰを高価にし、動作する部分が多いので、消費電力が
大きいという問題を引き起こす。また、算術論理演算回
路２０４で加算を行うか減算を行うのかをレジスタ２０
２の保持するデータの正負を示す信号により制御するの
で、制御が複雑である。この複雑な制御を実現するため
には大きなハードウェアを要し、大きなハードウェア
は、ＤＳＰを高価にし、動作する部分が多いので、消費
電力が大きいという問題を引き起こす。

【００１６】本発明は、このような従来の問題を解決す
るものであり、少ない演算ステップ数と少ないメモリ量
でビタビ復号を行うことができるようにした演算装置を
提供し、また、上記目的に加え、少ないハードウェアで
引き放し法の除算を実行することができ、したがって、
低コストで、低消費電力の演算装置を提供することを目
的をするものである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
の本発明の請求項１の技術的手段は、受信系列に最尤復
号法を行い、最新の過去の状態から現在の状態に遷移す
る最適パルスの累積計量を更新してこの受信系列に最も
近い伝送系列を選び出すディジタル信号処理プロセッサ
内部の演算装置であって、所定の複数ビットであるｎビ
ットの上記累積計量データ及び生き残りパスの選択デー
タを記憶する第１のメモリと、上記受信系列の値に対し
て各パスがとるハミング距離のｎビットのデータを記憶
する第２のメモリと、１つのパスにおける累積計量及び
ハミング距離の第１の加算、並びに他の１つのパスにお
ける累積計量及びハミング距離の第２の加算を行う演算
手段と、上記第１及び第２の加算結果を一時記憶する第
１及び第２のレジスタと、上記演算手段により上記第１
及び第２のレジスタに記憶された上記第１及び第２の加
算結果の減算を行って得られたパスの選択データのｎビ
ット分を一時的に記憶するシフトレジスタと、上記選択
データの符号に応じて上記第１と第２の加算結果のいず
れかを選択して新たな累積計量として上記第１のメモリ
に出力する選択手段とを備えたものである。

【００１８】上記目的を達成するための本発明の請求項
２の技術的手段は、所定の複数ビットであるｎビットの
累積計量データ及び生き残りパスの選択データを記憶す
る第１のメモリと、受信系列の値に対して各パスがとる
ハミング距離のｎビットのデータを記憶する第２のメモ
リと、ビタビ復号においては１つのパスにおける累積計
量及びハミング距離の第１の加算、並びに他の１つのパ
スにおける累積計量及びハミング距離の第２の加算を行
い、これらの加算結果の減算を行い、引き放し法除算に
おいては所定の複数ビットであるｎビットの加算を行う
演算手段と、この演算手段の演算結果を一時記憶する第
１及び第２のレジスタと、引き離し法除算において上記
演算手段の出力データを一時記憶する第３のレジスタ
と、ビタビ復号においては上記演算手段により上記第１
及び第２のレジスタに記憶された上記第１及び第２の加
算結果の減算を行って得られたパスの選択データのｎビ
ット分を一時的に記憶し、引き放し法除算においては上
記演算手段の演算結果の正負を示す信号を順次記憶する
シフトレジスタと、ビタビ復号においては上記選択デー
タの符号に応じて上記第１と第２の加算結果のいずれか
を選択して新たな累積計量として上記第１のメモリに出
力する選択手段と、ビタビ復号においてはデータを上記
演算手段に対してパスさせ、引き放し法除算においては
上記第３のレジスタのデータを１ビット左シフトし、最
下位ビットに上記シフトレジスタの最上位ビットのデー
タを挿入して上記演算手段に出力するシフタとを備えた
ものである。

【００１９】

【作用】上記のように構成された請求項１の発明によれ
ば、シフトレジスタが演算手段から出力するパス選択信
号を順に記憶し、選択手段がパス選択信号により２つの
加算結果を選択することにより、ビタビ復号における生
き残りパスの累積計量の加算、比較、選択演算とパス選
択信号の記憶を少ないステップ数で、しかも、小さいメ
モリ量で行うことができる。

【００２０】上記のように構成された請求項２の発明に
よれば、ビタビ復号実行時には、シフトレジスタが演算
手段から出力するパス選択信号を順に記憶し、選択手段
がパス選択信号により２つの加算結果を選択することに
より、ビタビ復号における生き残りパスの累積計量の加
算、比較、選択演算とパス選択信号の記憶を少ないステ
ップ数で、しかも小さいメモリ量で行うことができる。
一方、除算の実行時には、シフトレジスタが演算手段か
ら出力する正負のデータを順に記憶し、最上位ビットの
データをシフタの最下位のビットに挿入するので、従来
２ｎのビット長を持つシフタをｎのビット長を持つシフ
タと、ｎのビット長を持つシフトレジスタとに置き換え
ることができる。これによりシフタの大きさを小さく
し、シフタからレジスタへのパスをなくすことができ
る。また、２つのレジスタの片側に除数を格納し、残り
側に除数の２の補数を格納することにより、演算手段は
常に加算のみを行い、供給するデータを選択手段が演算
結果の正負を示す符号により選択する。これにより演算
手段は常に同一の動作となり、制御が容易となる。ま
た、これらのビタビ復号と除算において、演算結果の正
負を示す符号により供給するデータを選択する選択回路
とシフトレジスタとを共用することができる。

【００２１】

【実施例】以下、本発明の第１の実施例について図面を
参照しながら説明する。図１は本発明の第１の実施例に
おける演算装置を示す概略ブロック図である。

【００２２】図１において、１はビタビ復号における各
状態の生き残りのパスの累積計量（パスメトリック）や
各状態における生き残りパスの選択結果（パス選択信
号）などを記憶する第１のメモリ、２は情報ビット１ビ
ットに対応する符号化データ（受信系列）の値に対して
各パスがとるハミング距離（ブランチメトリック）の値
のテーブルをあらかじめ記憶した第２のメモリ、３はメ
モリ１と、後述する算術論理演算回路５の一方の左側入
力５ａと、レジスタ６に接続され、メモリ１とレジスタ
６のデータを算術論理演算回路５の左側入力５ａに与え
るバス、４はメモリ２と、後述する算術論理演算回路５
の他方の右側入力５ｂと、レジスタ７に接続され、メモ
リ２とレジスタ６のデータを算術論理演算回路５の右側
入力５ｂに与えるバス、５はバス３及びバス４から与え
られたデータに対して算術演算並びに論理演算を行う演
算手段である算術論理演算回路、６と７はそれぞれ算術
論理演算回路５の演算結果を一時記憶するレジスタ、８
は演算結果の最上位ビットであり、パス選択信号に相当
するサインビット、９はサインビット８を記憶するシフ
トレジスタ、１０はサインビット８が′０′の時、レジ
スタ６を選択し、サインビット８が′１′の時、レジス
タ７を選択してバス３、４に出力する選択手段としての
マルチプレクサである。なお、本実施例では、メモリ
１、メモリ２、バス３、シフトレジスタ９の所定のビッ
ト数は、ｎビットとする。

【００２３】以上のように構成された演算装置につい
て、以下、図１、図３を用いてその動作を説明する。

【００２４】以下、図３に示したある時点における状態
Ｓ2mの生き残りパスの累積計量（パスメトリック）を計
算して更新するための加算、比較、選択演算とパスセレ
クト信号の記憶の動作について、（１）状態Ｓ2mに向か
うパスに対するパスメトリックとブランチメトリックの
第１の加算のステップ、（２）状態Ｓ2mに向かうパスに
対する第２の加算のステップ、（３）第１の加算結果と
第２の加算結果を比較するステップ、（４）比較結果を
メモリに転送するステップの４つのステップに分けて説
明する。この４ステップをｍの値を１ずつ更新しながら
繰り返して実行していく。状態Ｓ2m＋１への生き残りパ
スの累積計量についても同様に計算する。（１）状態Ｓ2mに向かうパスに対するパスメトリックと
ブランチメトリックの第１の加算のステップ図３に示した状態Ｓmにおけるパスメトリックの値Ｍmを
メモリ１から読み出し、バス３を介して、算術論理演算
回路５の左側入力５ａに与える。同時に、受信系列の値
に対応してブランチメトリックＡ2mの値をメモリ２から
読み出し、バス４を介して、算術論理演算回路５の右側
入力５ｂに与える。算術論理演算回路５は右側入力５ｂ
のデータと左側入力５ａのデータの加算を行い、レジス
タ６に格納する。（２）状態Ｓ2mに向かうパスに対するパスメトリックと
ブランチメトリックの第２の加算のステップ図３に示した状態Ｓ（m+2）^k-2におけるパスメトリック
の値Ｍ（m+2）^k-2をメモリ１から読み出し、バス３を介
して、算術論理演算回路５の左側入力５ａにデータを与
える。同時に、受信系列の値に対応してブランチメトリ
ックＢ2mの値をメモリ２から読み出し、バス４を介し
て、算術論理演算回路５の右側入力５ｂにデータを与え
る。算術論理演算回路５は右側入力５ｂのデータと左側
入力５ａのデータの加算を行い、レジスタ７に格納す
る。（３）第１の加算結果と第２の加算結果を比較するステ
ップ第１の加算結果の格納されているレジスタ６のデータを
読み出し、バス３を介して、算術論理演算回路５の左側
入力５ａに与える。同時に、第２の加算結果の格納され
ているレジスタ７のデータを読み出し、バス４を介し
て、算術論理演算回路５の右側入力５ｂに与える。算術
論理演算回路５は、右側入力５ｂのデータから左側入力
５ａのデータを減算し、減算結果のサインビット８を、
パス選択信号として、シフトレジスタ９に格納する。同
時に、このパス選択信号をマルチプレクサ１０に与え
る。（４）比較結果をメモリに転送するステップ生き残りパスのパスメトリックとして、マルチプレクサ
１０により、レジスタ６、若しくはレジスタ７を選択
し、バス３を介して、メモリ１に記憶する。

【００２５】以上のように、上記４ステップの処理を、
ｍの値を０から１ずつ増加させながら2k-1回繰り返すこ
とにより、ある時点における2k-1個の状態の生き残りパ
スのパスメトリックを計算して更新することができる。
また、上記４ステップをｎ回繰り返すたびにシフトレジ
スタ９の値をバス３を介してメモリ１に格納する。

【００２６】本実施例によれば、従来例では１回につき
６ステップで行っていた加算、比較、選択の演算を、上
記の４ステップで実行することができる。

【００２７】また、従来例ではメモリの１ワードに記憶
していた１ビットのパス選択信号を、シフトレジスタ９
にｎビット記憶した時点でメモリ１に格納することによ
り、従来例のｎ分の１という小さいメモリワード数でパ
ス選択信号の記憶を行うことができる。

【００２８】更に、本実施例の構成要素である算術論理
演算回路５、レジスタ６、レジスタ７は、ディジタル信
号処理プロセッサ等には数値演算用としてあらかじめ設
置されているのが普通であるので、シフトレジスタ９や
マルチプレクサ１０等のわずかなハードウェアの追加の
みで演算装置を実現することができるという利点をも有
する。

【００２９】以下、ビタビ復号と除算を実行する本発明
の第２の実施例について、図面を参照しながら説明す
る。図２は本発明の第２の実施例における演算装置を示
す概略ブロック図である。

【００３０】図２において、２１はビタビ復号における
各状態の生き残りのパスの累積計量（パスメトリック）
や各状態における生き残りパスの選択結果（パス選択信
号）などを保存する第１のメモリ、２２は情報ビット１
に対応する符号化データ（受信系列）の値に対して各パ
スがとるハミング距離（ブランチメトリック）の値のテ
ーブルをあらかじめ記憶した第２のメモリ、２３はメモ
リ２１、２２と、後述する算術論理演算回路２５の一方
の左側入力２５ａと、後述するレジスタ２６と、後述す
るシフトレジスタ２９と、後述するマルチプレクサ３０
に接続され、算術論理演算回路２５の左側入力２５ａ、
若しくはシフトレジスタ２９にデータを与えるバス、２
４はメモリ２１、２２と、後述するレジスタ２７と、後
述するレジスタ３１と、後述するシフタ３２に接続さ
れ、シフタ３１の入力にデータを与えるバスである。

【００３１】２５はバス２３およびバス２４から与えれ
たデータに対して算術演算並びに論理演算を行う演算手
段である算術論理演算回路、２６、２７はそれぞれ算術
論理演算回路２５の演算結果を一時記憶するレジスタ、
２８は演算結果の最上位ビットであり、パス選択信号に
相当し、また、除算においてはビットごとの商に相当す
るサインビット、２９はビタビ復号時にはサインビット
２８を記憶し、引き放し法除算実行時には被除数を記憶
するシフトレジスタ、３０はサインビット２８が′０′
の時、レジスタ２６を選択し、サインビット２８が′
１′の時、レジスタ２７を選択してバス２３に出力する
選択手段としてのマルチプレクサ、３１は除算実行時の
除数と算術論理演算回路２５の演算結果を一時記憶する
レジスタ、３２はバス２４からのデータを入力とし、算
術論理演算回路２５の右側入力２５ｂを出力とする１ビ
ットの左シフト、またはデータの通過とを選択すること
ができるシフタである。１ビットの左シフト時には、シ
フタ３２はバス２４のデータを１ビット左シフトし、シ
フトレジスタ２９の第ｎ段目のデータを最下位ビットに
挿入する。

【００３２】なお、本実施例では、メモリ２１、２２、
バス２３、２４、レジスタ２６、２７、３１、シフトレ
ジスタ２９の所定のビット数は、ｎビットとする。

【００３３】以上のように構成された演算装置につい
て、以下、図２、図３を用いてビタビ復号時の動作と引
き放し法除算の動作を説明する。

【００３４】まず、ビタビ復号における動作について説
明する。図３に示したある時点における状態Ｓ2mの生き
残りパスの累積計量（パスメトリック）を計算して更新
するための加算、比較、選択演算とパスセレクト信号の
記憶の動作について、（１）状態Ｓ2mに向かうパスに対
するパスメトリックとブランチメトリックの第１の加算
のステップ、（２）状態Ｓ2mに向かうパスに対する第２
の加算のステップ、（３）第１の加算結果と第２の加算
結果を比較するステップ、（４）比較結果をメモリに転
送するステップの４つのステップに分けて説明する。こ
の４ステップをｍの値を１づつ更新しながら繰り返して
実行していく。状態Ｓ2m＋1への生き残りパスの累積計
量についても同様に計算する。（１）状態Ｓ2mに向かうパスに対するパスメトリックと
ブランチメトリックの第１の加算のステップ図３に示した状態Ｓ2mにおけるパスメトリックの値Ｍm
をメモリ２１から読み出し、バス２３を介して、算術論
理演算回路２５の左側入力２５ａに与える。同時に、受
信系列の値に対応したブランチメトリックＡ2mの値をメ
モリ２２から読み出し、バス２４およびシフタ３２を介
して、算術論理演算回路２５の右側入力２５ｂに与え
る。このとき、シフタ３２は動作せず、データを通過さ
せるのみである。算術論理演算回路２５は右側入力２５
ｂのデータと左側入力２５ａのデータの加算を行い、レ
ジスタ２６に格納する。（２）状態Ｓ2mに向かうパスに対するパスメトリックと
ブランチメトリックの第２の加算のステップ図３に示した状態Ｓ（m+2）^k-2におけるパスメトリック
の値Ｍ（m+2）^k-2をメモリ２１から読み出し、バス２３
を介して、算術論理演算回路２５の左側入力２５ａに与
える。同時に、受信系列の値に対応してブランチメトリ
ックＢ2mの値をメモリ２２から読み出し、バス２４およ
びシフタ３２を介して、算術論理演算回路２５の右側入
力２５ｂに与える。このとき、シフタ３２は動作せず、
データを通過させるのみである。算術論理演算回路２５
は右側入力２５ｂのデータと左側入力２５ａのデータの
加算を行い、レジスタ２７に格納する。（３）第１の加算結果と第２の加算結果を比較するステ
ップ第１の加算結果の格納されているレジスタ２６のデータ
を読み出し、バス２３を介して、算術論理演算回路２５
の左側入力２５ａに与える。同時に、第２の加算結果の
格納されているレジスタ２７のデータを読み出し、バス
２４及びシフタ３２を介して、算術論理演算回路２５の
右側入力２５ｂに与える。このとき、シフタ３２は動作
せず、データを通過させるのみである。算術論理演算回
路２５は、右側入力２５ｂのデータから左側入力２５ａ
のデータの減算し、減算結果のサインビット２８を、パ
ス選択信号として、シフトレジスタ２９に格納する。同
時に、このパス選択信号をマルチプレクサ３０に与え
る。（４）比較結果をメモリに転送するステップ生き残りパスのパスメトリックとして、マルチプレクサ
３０により、レジスタ２６、若しくはレジスタ２７を選
択し、バス２３を介して、メモリ２１に記憶する。

【００３５】以上のように、上記４ステップの処理を、
ｍの値を０から１ずつ増加させながら2k-1回繰り返すこ
とにより、ある時点における2k-1個の状態の生き残りパ
スのパスメトリックを計算して更新することができる。
また、上記４ステップをｎ回繰り返すたびにシフトレジ
スタ２９の値をバス２３を介してメモリ２１に格納す
る。

【００３６】本実施例によれば、従来例では１回につき
６ステップで行っていた加算、比較、選択の演算を、上
記の４ステップで実行することができる。

【００３７】また、従来例ではメモリの１ワードに記憶
していた１ビットのパス選択信号を、シフトレジスタ２
９にｎビット記憶した時点でメモリ２１に格納すること
により、従来例のｎ分の１という小さいメモリワード数
でパス選択信号の記憶を行うことができる。

【００３８】更に、ビタビ復号における加算、比較、選
択の本実施例の構成要素である算術論理演算回路２５、
レジスタ２６、レジスタ２７は、ディジタル信号処理プ
ロセッサ等には数値演算用としてあらかじめ設置されて
いるのが普通であるので、シフトレジスタ２９やマルチ
プレクサ３０などのわずかなハードウェアの追加のみで
演算装置を実現することができるという利点をも有す
る。

【００３９】次に、引き放し法除算における動作につい
て説明する。初めに、レジスタ２６に除数、レジスタ２
７には除数の２の補数をとったものを格納する。また、
レジスタ３１には最初０を格納し、シフトレジスタ２９
には被除数を格納する。なお、被除数、除数として正の
数のみを取るものとする。そして、次のようにして除算
を行う。

【００４０】（１）レジスタ３１のデータを、バス２４
を介して、シフタ３２に供給する。シフタ３２では供給
されたデータを１ビット左にシフトし、最下位のビット
にはシフトレジスタ２９の最上位ビットの値を挿入す
る。

【００４１】（２）レジスタ３１は最初０が格納されて
いて、１ビット左シフトし、最下位ビットにシフトレジ
スタ２９の最上位ビットが挿入されている状態であるの
で、必ず非負である。これから、除数の２の補数を保持
するレジスタ２７の値とシフタ３２の出力とを算術論理
演算回路２５で加算する（つまり、除数で減算すること
に相当する）。

【００４２】（３）上記（２）の演算結果が非負であれ
ば、シフトレジスタ２９は１、つまりサインビット２８
の反転したものを入れてシフトする。上記（２）の演算
結果が負であれば、シフトレジスタ２９は０、つまりサ
インビット２８の反転したものを入れてシフトする。

【００４３】（４）レジスタ３１のデータを、バス２４
を介して、シフタ３２に供給する。シフタ３２では供給
されたデータを１ビット左にシフトし、最下位のビット
にはシフトレジスタ２９の最上位ビットの値を挿入す
る。

【００４４】（５）一つ前の演算結果が非負であれば、
除数の２の補数を保持するレジスタ２７の値とシフタ３
２の出力とを算術論理演算回路２５で加算する（除数で
減算することに相当する）。１つの前の演算結果が負で
あれば、除数を保持するレジスタ２６の値とシフタ３２
の出力とを算術論理演算回路２５で加算する（除数で加
算することに相当する）。このとき、いずれのレジスタ
２７、若しくは２６を読み出すかは、マルチプレクサ３
０が選択する。加算結果はレジスタ３１に保存する。（６）上記（５）の演算結果が非負であれば、シフトレ
ジスタ２９は１、つまりサインビット２８の反転したも
のを入れてシフトする。上記（５）の演算結果が負であ
れは、シフトレジスタ２９は０、つまりサインビット２
８の反転したものを入れてシフトする。

【００４５】（７）上記（４）、（５）、（６）を（ｎ
−２）回繰り返す。（８）最後に、レジスタ３１の正負を判定し、負の場合
にはレジスタ３１の最下位に０をセットし、非負の場合
には１をセットする。

【００４６】以上のようにして、除算を実行することが
でき、商はシフトレジスタ２９に収められる。

【００４７】従来例では除数・被除数のデータビット長
の２倍のビット長を持つシフタを要していたが、本実施
例によれば、除数・被除数のデータビット長のシフタ３
２で済むようになり、また、シフタ３２からレジスタへ
の直接のパスをなくすことができる。また、算術論理演
算回路２５は常に加算を行うので、ハードウェアの構成
が容易となる。

【００４８】また、本実施例の除算実行時の構成要素で
ある算術論理演算回路２５、レジスタ２６、２７、３
１、シフタ３２は、ディジタル信号処理プロセッサ等に
は数値演算用としてあらかじめ設置されているのが普通
であるので、シフトレジスタ２９やマルチプレクサ３０
などのわずかなハードウェアの追加のみで演算装置を実
現することができ、更に、上記ように除算とビタビ復号
について、シフトレジスタ２９とマルチプレクサ３０が
同じハードウェアで実行することができるので、演算回
路の有効利用を図ることができる利点をも有する。

【００４９】なお、本実施例においては除算実行時、サ
インビット２８により読み出すレジスタ２６、２７を切
り替えているが、読み出すレジスタ２６、２７を切り替
える代わりに、算術論理演算回路２５での演算をサイン
ビット２８により切り換えるようにしてもよい。この場
合、一つ前の演算結果が負であれば加算を行い、一つ前
の演算結果が正であれば減算を行い、選択手段であるマ
ルチプレクサ３０は、ビタビ復号時のみ利用する。いず
れのレジスタ２６、２７を読み出すかを制御するより
も、算術論理演算回路２５での演算が加算であるか、減
算であるかを決定することの方が後で決定することがで
きる。このことを利用すると、演算速度を高速にするこ
とができる。ただし、制御回路が大きくなるので、消費
電力は増加する。

【００５０】また、本実施例においては、読み出すレジ
スタ２６、２７をサインビット２８により切り替えるの
にマルチプレクサ３０を用いた。しかし、マルチプレク
サ３０で選択する代わりに、レジスタ２６、２７がブロ
ック構成となっているときには、レジスタの２６、２７
の読み出し選択信号を制御することにより、読み出しレ
ジスタ２６、２７を切り換えることが可能である。この
場合、マルチプレクサ３０を必要としないので、更にハ
ードウェア量を少なくすることができ、低価格化、低消
費電力化に貢献することができる。

【００５１】

【発明の効果】以上説明したように請求項１の本発明に
よれば、ビタビ複号における生き残りパスの累積計量の
加算、比較、選択演算とパス選択信号の記憶を少ないス
テップ数で、しかも、小さいメモリ量で行うことができ
る。したがって、ビタビ復号処理を高速に行うことがで
き、しかも、コストの低下を図ることができる。

【００５２】また、請求項２の発明によれば、上記効果
に加え、除算において、シフタのサイズを小さくし、シ
フタからレジスタへの直接のパスをなくすことができ
る。また、制御回路を簡易化することができ、したがっ
て、除算を小さなハードウェアで行うことができる。こ
れにより動作部分が小さくなり、消費電力を減らすこと
ができる。更に、除算とビタビ復号を同じハードウェア
で行うことができるので、演算回路の有効利用を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における演算装置を示す
概略ブロック図

【図２】本発明の第２の実施例における演算装置を示す
概略ブロック図

【図３】ビタビ復号における畳み込み符号器の状態遷移
のパスを示す説明図

【図４】ビタビ復号における従来の演算装置を示す概略
ブロック図

【図５】引き放し法除算における従来の演算装置を示す
概略ブロック図

【符号の説明】

１メモリ２メモリ３バス４バス５算術論理演算回路（演算手段）６レジスタ７レジスタ８サインビット９シフトレジスタ１０マルチプレクサ２１メモリ２２メモリ２３バス２４バス２５算術論理演算回路（演算手段）２６レジスタ２７レジスタ２８サインビット２９シフトレジスタ３０マルチプレクサ３１レジスタ３２シフタ

Claims

【特許請求の範囲】

【請求項１】受信系列に最尤復号法を行い、最新の過
去の状態から現在の状態に遷移する最適パスの累積計量
を更新してこの受信系列に最も近い伝送系列を選び出す
ディジタル信号処理プロセッサ内部の演算装置であっ
て、所定の複数ビットであるｎビットの上記累積計量デ
ータ及び生き残りパスの選択データを記憶する第１のメ
モリと、上記受信系列の値に対して各パスがとるハミン
グ距離のｎビットのデータを記憶する第２のメモリと、
１つのパスにおける累積計量及びハミング距離の第１の
加算、並びに他の１つのパスにおける累積計量及びハミ
ング距離の第２の加算を行い、これらの加算結果の減算
を行う演算手段と、上記第１及び第２の加算結果を一時
記憶する第１及び第２のレジスタと、上記演算手段によ
り上記第１及び第２のレジスタに記憶された上記第１及
び第２の加算結果の減算を行って得られたパスの選択デ
ータのｎビット分を一時的に記憶するシフトレジスタ
と、上記選択データの符号に応じて上記第１と第２の加
算結果のいずれかを選択して新たな累積計量として上記
第１のメモリに出力する選択手段とを備えたことを特徴
とする演算装置。
【請求項２】所定の複数ビットであるｎビットの累積
計量データ及び生き残りパスの選択データを記憶する第
１のメモリと、受信系列の値に対して各パスがとるハミ
ング距離のｎビットのデータを記憶する第２のメモリ
と、ビタビ復号においては１つのパスにおける累積計量
及びハミング距離の第１の加算、並びに他の１つのパス
における累積計量及びハミング距離の第２の加算を行
い、これらの加算結果の減算を行い、引き放し法除算に
おいては所定の複数ビットであるｎビットの加算を行う
演算手段と、この演算手段の演算結果を一時記憶する第
１及び第２のレジスタと、引き離し法除算において上記
演算手段の出力データを一時記憶する第３のレジスタ
と、ビタビ復号においては上記演算手段により上記第１
及び第２のレジスタに記憶された上記第１及び第２の加
算結果の減算を行って得られたパスの選択データのｎビ
ット分を一時的に記憶し、引き放し法除算においては上
記演算手段の演算結果の正負を示す信号を順次記憶する
シフトレジスタと、ビタビ復号においては上記選択デー
タの符号に応じて上記第１と第２の加算結果のいずれか
を選択して新たな累積計量として上記第１のメモリに出
力する選択手段と、ビタビ復号においてはデータを上記
演算手段に対してパスさせ、引き放し法除算においては
上記第３のレジスタのデータを１ビット左シフトし、最
下位ビットに上記シフトレジスタの最上位ビットのデー
タを挿入して上記演算手段に出力するシフタとを備えた
ことを特徴とする演算装置。