JPH10107652A - 演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリへの書き込みも含めたビタビ復号の効
率化 【解決手段】 ２回のＡＣＳ演算において、パスメトリ
ックは同一のものを利用するという特徴を利用し、連続
する２ワードへの書き込みが可能なメモリを用意するこ
とで、ＡＣＳ演算を１ステップで実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムを構成
する一連の命令を実行することによって所定の演算処理
を行う装置、特に誤り訂正用畳み込み符号のビタビ復号
（ Viterbi decoding ）を行うディジタル信号処理プロ
セッサ内部の演算装置に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する。）は、移動体通信分野への
ディジタルシステム導入の動きにあわせて、携帯電話な
どへの機器組み込み用途のプロセッサとして注目されて
いる。このようなディジタル移動通信を実現するための
ＤＳＰにおいては、音声の符号化処理などの演算の他
に、誤り訂正処理を行う必要がある。誤り訂正の手法に
はビタビ復号を利用するものがある。

【０００３】ビタビアルゴリズムは、加算、比較、選択
（Add, Compare, Selectの頭文字を取ってＡＣＳ演算と
呼ぶ。）という単純な処理の繰り返しで畳み込み符号の
最ゆう復号(Maximum Likelihood decoding）を実現する
ものである。このビタビ復号では、情報ビット１ビット
に対応する符号化データ（受信系列）を得るごとに、そ
の時点での各状態の生き残りパスの累積計量（以下、パ
スメトリックと呼ぶ。）を計算し、更新する。

【０００４】図１３はビタビ復号における畳み込み符号
器の状態遷移のパスを示す説明図である。拘束長Ｋの畳
み込み符号器において、ある時点における状態Ｓ［２
ｍ］（ｍは正整数）と状態Ｓ［２ｍ＋１］に対し、一つ
前の状態Ｓ［ｍ］と状態Ｓ［ｍ＋２^k-2 ］からそれぞれ
状態遷移を表す２本のパスが伸びている様子を示してい
る。Ａ［２ｍ］、Ｂ［２ｍ］は、状態Ｓ［２ｍ］および
Ｓ［２ｍ＋１］に入力するパスと受信系列とのハミング
距離（以下、ブランチメトリックと称する）である。

【０００５】パスの選択は、次のようにして行う。各ブ
ランチメトリックの値と、一つ前の時点の生き残りパス
のパスメトリックの値をそれぞれ加えることにより、各
パスの総合のメトリックを算出する。状態Ｓ［２ｍ］に
入力する２本のパスのパスメトリック（Ｓ［ｍ］＋Ａ
［２ｍ］およびＳ［ｍ＋２^k-2 ］＋Ｂ［２ｍ］）を比較
し、合計が小さいパスを残し、他は捨てる。ビタビアル
ゴリズムによる畳み込み符号の復号は、ブランチメトリ
ックと一つ前の時点までの入力に対するパスメトリック
との加算、加算結果の比較、最適パスの選択、という加
算、比較、選択演算およびパスメトリックの記憶を、各
時系列ごとに２^k-1 個の状態に対して行う必要がある。

【０００６】以下、従来の演算装置の一例について図１
４に示す概略ブロック図を参照しながら説明する。図１
４において、１０１はメモリであり、ビタビ復号におけ
る各状態のパスのメトリック（累積計量）、情報ビット
１ビットに対応する符号化データ（受信系列）の値に対
して各パスが取るブランチメトリック、各状態における
生き残りパスの選択結果（パスセレクト信号）などを記
憶する。１０２はメモリ１０１に接続し、データの供給
や演算結果の格納などを行うバス、１０３は算術論理演
算を行う算術論理演算回路、１０４と１０５は算術論理
演算回路１０３の左側入力の値と右側入力の値をそれぞ
れ一次記憶するラッチ回路、１０６と１０７はそれぞれ
演算結果を一次記憶するレジスタである。

【０００７】以上のように構成された演算装置におい
て、一つの受信系列に対してビタビ復号の加算、比較、
選択演算により、図１３の状態Ｓ［２ｍ］、Ｓ［２ｍ＋
１］におけるパスメトリックを更新する動作について、
以下の１２個のステップに分けて説明する。なお、
（１）から（６）までのステップが、Ｓ［２ｍ］の状態
に遷移する加算、比較、選択のステップを示し、（７）
から（１２）までのステップが、Ｓ［２ｍ＋１］の状態
に遷移する加算、比較、選択のステップを示す。

【０００８】（１）パスメトリックとブランチメトリッ
クの第一の加算ステップ 図１３に示した状態Ｓ［ｍ］におけるパスメトリックの
値をメモリ１０１からバス１０２を介してラッチ回路１
０４に格納し、ブランチメトリックＡ［２ｍ］の値を同
様にメモリ１０１からバス１０２を介してラッチ回路１
０５に格納する。算術論理演算回路１０３は、ラッチ回
路１０４と１０５の内容の加算を行い、レジスタ１０６
に格納する。その結果、レジスタ１０６には、Ｓ［ｍ］
＋Ａ［２ｍ］が格納される。

【０００９】（２）パスメトリックとブランチメトリッ
クの第二の加算ステップ 図１３に示した状態Ｓ［ｍ＋２^k-2 ］におけるパスメト
リックの値をメモリ１０１からバス１０２を介してラッ
チ回路１０４に格納し、ブランチメトリックＢ［２ｍ］
の値を同様にメモリ１０１からバス１０２を介してラッ
チ回路１０５に格納する。算術論理演算回路１０３は、
ラッチ回路１０４と１０５の内容の加算を行い、レジス
タ１０７に格納する。その結果、レジスタ１０６には、
Ｓ［ｍ＋２^k-2 ］＋Ｂ２ｍ］が格納される。

【００１０】（３）２個の加算結果の減算（大小比較）
ステップ レジスタ１０６と１０７の内容をそれぞれラッチ回路１
０４と１０５に格納する。算術論理演算回路１０３は、
ラッチ回路１０４と１０５の演算を行う。結果は格納し
ない。

【００１１】（４）減算結果の符号判定（選択）ステッ
プ 制御部（図示せず）は、上記ステップ（３）の減算結果
の符号を判定し、以下の（１１）および（１２）のステ
ップでの条件処理を行う。

【００１２】（５）小さい側の加算結果の格納（パスメ
トリックの更新）ステップ 上記ステップ（４）の結果により、上記ステップ（３）
の減算結果が負であれば、レジスタ１０６の内容をメモ
リ１０１に格納する。ステップ（３）の減算結果が正で
あれば、レジスタ１０７の内容をメモリ１０１に格納す
る。

【００１３】（６）パス選択信号の記憶ステップ 上記ステップ（４）の結果により、上記ステップ（３）
の減算結果が負であれば、値“０”をメモリ１０１に格
納する。ステップ（３）の減算結果が正であれば、値
“１”をメモリ１０１に格納する。

【００１４】（７）パスメトリックとブランチメトリッ
クの第一の加算ステップ 図１３に示した状態Ｓ［ｍ］におけるパスメトリックの
値をメモリ１０１からバス１０２を介してラッチ回路１
０４に格納し、ブランチメトリックＢ［２ｍ］の値を同
様にメモリ１０１からバス１０２を介してラッチ回路１
０５に格納する。算術論理演算回路１０３は、ラッチ回
路１０４と１０５の内容の加算を行い、レジスタ１０６
に格納する。その結果、レジスタ１０６には、Ｓ［ｍ］
＋Ｂ［２ｍ］が格納される。

【００１５】（８）パスメトリックとブランチメトリッ
クの第二の加算ステップ 図１３に示した状態Ｓ［ｍ＋２^k-2 ］におけるパスメト
リックの値をメモリ１０１からバス１０２を介してラッ
チ回路１０４に格納し、ブランチメトリックＡ［２ｍ］
の値を同様にメモリ１０１からバス１０２を介してラッ
チ回路１０５に格納する。算術論理演算回路１０３は、
ラッチ回路１０４と１０５の内容の加算を行い、レジス
タ１０７に格納する。その結果、レジスタ１０６には、
Ｓ［ｍ＋２^k-2 ］＋Ａ［２ｍ］が格納される。

【００１６】（９）２個の加算結果の減算（大小比較）
ステップ レジスタ１０６と１０７の内容をそれぞれラッチ回路１
０４と１０５に格納する。算術論理演算回路１０３は、
ラッチ回路１０４と１０５の演算を行う。結果は格納し
ない。

【００１７】（１０）減算結果の符号判定（選択）ステ
ップ 制御部（図示せず）は、上記ステップ（９）の減算結果
の符号を判定し、以下の（１１）および（１２）のステ
ップでの条件処理を行う。

【００１８】（１１）小さい側の加算結果の格納（パス
メトリックの更新）ステップ 上記ステップ（１０）の結果により、上記ステップ
（９）の減算結果が負であれば、レジスタ１０６の内容
をメモリ１０１に格納する。ステップ（９）の減算結果
が正であれば、レジスタ１０７の内容をメモリ１０１に
格納する。

【００１９】（１２）パス選択信号の記憶ステップ 上記ステップ（１０）の結果により、上記ステップ
（９）の減算結果が負であれば、値“０”をメモリ１０
１に格納する。ステップ（９）の減算結果が正であれ
ば、値“１”をメモリ１０１に格納する。以上の６ステ
ップを２^k-2 回繰り返して全状態のパスメトリックを更
新する。

【００２０】このように、上記従来の演算装置では、算
術論理演算回路１０３において、ビタビ復号における加
算と比較を行い、この比較結果によってプログラム制御
を行うことにより、ビタビ復号処理を行うことができ
る。

【００２１】なお、以上の説明では、硬判定を例に用い
て説明したため、ブランチメトリックをハミング距離と
称しているが、軟判定の場合はユークリッド距離とな
る。軟判定においても、演算は上記と同様である。

【００２２】また、ブランチメトリックの値として、状
態Ｓ［２ｍ］およびＳ［２ｍ＋１］に入力するパスと一
致していないビット数をハミング距離としているため、
ハミング距離が大きな値であればあるほど、入力パスと
の違いが大きくなる。このため、以上の説明で用いたよ
うに２つの加算結果の小さな方を選択する。一方、ブラ
ンチメトリックの値として、状態Ｓ［２ｍ］およびＳ
［２ｍ＋１］に入力するパスと一致しているビット数を
用いると、ハミング距離が大きな値であるほど、入力パ
スとの違いが小さくなる。この場合は、以上の説明にお
いて用いたように２つの加算結果の小さな方を選択する
のではなく、大きな方を選択することとなる。

【００２３】上記したような演算装置では、各時点で各
状態に対して行うＡＣＳ演算の演算量が多くなるという
問題があった。そこで、特開平７−２２９６９号公報に
記載の演算装置では、以下の構成によりＡＣＳ演算を行
う演算ステップ数を大幅に軽減している。

【００２４】図１５は特開平７−２２９６９号公報記載
の演算装置を示す。第１および第２のデータメモリ２０
１、２０２から同一のポインタで指す番地の内容をそれ
ぞれ読み出してＡＬＵ２１０と加算器２１１の一方の入
力とし、対となる複数のレジスタ２１２〜２１５の内容
をそれぞれＡＬＵ２１０と加算器２１１の他方の入力と
し、ＡＬＵ２１０と加算器２１１で加算し、それぞれの
演算結果を大小比較器２２１の比較結果により選択され
る第１および第２のレジスタ２１８、２１９に格納する
とともに大小比較器２２１にも入力し、その比較結果を
シフトレジスタ２２３に格納する。ＡＬＵ２１０と加算
器２１１で同時に加算することにより、１ステップでＡ
ＣＳ演算を行えるので、従来と比べメモリを増やさず演
算量を大幅に軽減することができる。

【００２５】

【発明が解決しようとする課題】しかしながら、上記従
来の演算装置では、第１および第２のレジスタに格納し
た値をメモリに保存する処理が、上記のＡＣＳ演算実行
後に必要となるため、第１および第２のレジスタの値を
メモリに格納することに多くのステップ数を要する。そ
の結果、ＡＣＳ演算に要するステップ数が十分に削減で
きないという問題があった。

【００２６】本発明は、このような従来の問題を解決す
るものであり、メモリへの格納も考慮した上で、少ない
ハードウェアの増加量でビタビ復号中のＡＣＳ演算（加
算、比較、選択演算）を短いステップ数で行うことので
きる演算装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明は上記目的を達成
するために、ビタビ復号時のＡＣＳ演算の以下の特徴を
利用することにより、少ないハードウェアの追加でＡＣ
Ｓ演算を短いステップ数で実行する演算装置を提供す
る。

【００２８】２回のＡＣＳ演算で、同一のパスメトリ
ックを利用するため、２回のＡＣＳ演算でパスメトリッ
クのアクセスは２回で充分である。つまり、ディジタル
信号処理プロセッサでは、通常２つのデータの読み出し
機能を備えていることが多いため、２つのパスメトリッ
ク値の読み出しは、１ステップで可能である。また、２
回目のＡＣＳ演算実行時には、パスメトリックを読み出
すためにメモリにアクセスする必要はない。 ブランチメトリックの種類は、符号化率１／２の時に
は、４種類、符号化率１／３の時には、８種類である。
このため、レジスタが複数本あるプロセッサの場合に
は、レジスタに格納可能である。 ２回分のＡＣＳ演算における更新後のパスメトリック
信号の保存は、連続する２ワードに対する書き込みであ
るため、連続する２ワードに対する書き込みが１回で可
能なメモリを用意することで効率化ができる。連続する
２ワードに対する書き込みを可能とすることによるハー
ドウェアの増加量は非常に少ない。

【００２９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、連続する２ワードに対して１回で書き込みが可能な
第１および第２のデータメモリと、データを転送する２
組のバスと、第１および第２のデータメモリからそれぞ
れバスを介して受け取ったデータを保持する２組の入力
ラッチと、符号率１／ｎの時に２ⁿ 個の任意のデータを
保持するレジスタと、各入力ラッチから受け取ったデー
タとレジスタから受け取ったデータとを加算する２組の
加算器と、各加算器の出力を比較する比較器と、比較器
の比較結果を保持するシフトレジスタと、比較器の比較
結果に基づいていずれかの加算器の比較結果を選択する
手段と、選択された加算結果をそれぞれの加算器に対応
して保持し、かつ前記バスに出力する２組の出力ラッチ
とを備えた演算装置であり、２回のＡＣＳ演算を２ステ
ップで実行可能であるという効果を持つ。

【００３０】本発明の請求項２に記載の発明は、２組の
加算器が、１組の加算器のキャリー信号を分断すること
で構成された請求項１記載の演算装置であり、多くのデ
ィジタル信号処理プロセッサで用意されているバスの２
倍以上のビット幅を持った１組の加算器を２組の加算手
段として用いることで、追加するハードウェアの量を削
減できるという効果を持つ。

【００３１】本発明の請求項３に記載の発明は、レジス
タ数が２^n-1 個で構成され、その２ ^n-1 個のレジスタの
それぞれが、上位下位にデータを配し、最初の２組の加
算と、２回目の２組の加算とでは、読み出すデータの上
位下位が異なっていることを特徴とする請求項１記載の
演算装置であり、動作を指示する命令コード中のレジス
タ内のデータを指示するのに要するビット数が削減で
き、命令プログラムサイズを削減可能となる。

【００３２】本発明の請求項４に記載の発明は、２組の
加算器と比較器との間に配置された２組のパイプライン
ラッチを備えた請求項１記載の演算装置であり、２組の
加算とその加算結果の比較を１マシンサイクル内に実行
する必要がなくなるため、１マシンサイクル中の処理量
が減少し、ＤＳＰの動作周波数を上げやすくなるという
効果がある。

【００３３】本発明の請求項５に記載の発明は、２組の
入力ラッチをそれぞれパイプラインラッチとした請求項
１記載の演算装置であり、データメモリからのデータの
読み出しと２組の加算とを１マシンサイクル内に実行す
る必要がなくなるため、１マシンサイクル中の処理量が
減少し、ＤＳＰの動作速度を上げやすくなるという効果
がある。

【００３４】本発明の請求項６に記載の発明は、レジス
タが２つずつペアで構成され、それぞれに２回のＡＣＳ
演算で必要となる２つのブランチメトリックが保存さ
れ、どちらのペアであるかという情報と２組のＡＣＳ演
算中の２組の加算にそのペア中のレジスタをどの順序で
供給するかを指示する情報とで、２組のＡＣＳ演算に要
するブランチメトリックを指示する演算装置であり、Ａ
ＣＳ演算の動作を指示するのに要するビット数を削減で
き、命令プログラムサイズを削減できるという効果があ
る。

【００３５】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）まず本発明の請求項１に対応する実施
の形態１について説明する。図１は本発明の実施の形態
１における演算装置の構成を示すブロック図である。図
１において、１、２は、更新前および更新後のパスメト
リック信号を保存し、それぞれ連続する２ワードへの書
き込みが１マシンサイクルで可能な第１および第２のデ
ータメモリ、３、４はそれぞれデータメモリ１、２に接
続し、データの供給や演算結果の格納を行うためのバ
ス、５、６はそれぞれバス３、４を入力とし、後述する
加算器８、９へデータを出力する入力ラッチ、７は後述
する加算器８、９に接続し、ブランチメトリックを保存
するレジスタ、８はパスメトリックとブランチメトリッ
クの加算を行う加算器、９はパスメトリックとブランチ
メトリックの加算を行う加算器、１０は加算器８、９の
出力の比較を行う比較器、１１は比較器１０の出力によ
り制御されて、加算器８、９のいずれかの出力を選択す
るマルチプレクサ、１２は比較器１０の出力であるサイ
ンフラグ（正負の判定信号）を複数ビットにわたって保
存するシフトレジスタ、１３、１４はマルチプレクサ１
１の出力を保存する出力ラッチである。

【００３６】以上のように構成された演算装置におい
て、一つの受信系列に対してビタビ復号の加算、比較、
選択演算により、図１３の状態Ｓ［２ｍ］、Ｓ［２ｍ＋
１］におけるパスメトリックを更新する動作とパス選択
信号の記憶の動作について説明する。以下に示すステッ
プのうち、（Ｉ）のステップが、Ｓ［２ｍ］の状態に遷
移する加算、比較、選択のステップを示す。（ＩＩ）の
ステップが、Ｓ［２ｍ＋１］の状態に遷移する加算、比
較、選択およびＳ［２ｍ］、Ｓ［２ｍ＋１］の状態のパ
スメトリックの保存のステップを示す。

【００３７】（Ｉ）１回目のＡＣＳ演算（パスメトリッ
クのメモリへの保存を除いたＡＣＳ演算） （１）図１３での状態Ｓ［ｍ］におけるパスメトリック
の値をメモリ１からバス3 を介して入力ラッチ5 に格納
する。ブランチメトリックＡ［２ｍ］の値をレジスタ７
から読み出す。加算器８は入力ラッチ５とレジスタ７か
ら読み出したデータの加算を行う。その結果、加算器８
は、Ｓ［ｍ］＋Ａ［２ｍ］を出力する。 （２）以上の動作と同時に、次の動作を行う。図１３に
示した状態Ｓ［ｍ＋２ ^k-2 ］におけるパスメトリックの
値をメモリ２からバス４を介して入力ラッチ６に格納す
る。ブランチメトリックＢ［２ｍ］の値をレジスタ７か
ら読み出す。加算器９は入力ラッチ６とレジスタ７から
読み出したデータの加算を行う。その結果、加算器９
は、Ｓ［ｍ＋２^k-2 ］＋Ｂ［２ｍ］を出力する。 （３）加算器８および加算器９に出力データがそろった
時点で、次の動作に入る。比較器１０で、加算器８の出
力８と加算器の出力９の比較を行う。比較結果に基づい
てマルチプレクサ１１の出力を選択する。本実施の形態
は、ブランチメトリックの値は、値が小さいほど入力値
と似ているという条件でのＡＣＳ演算である。そのた
め、マルチプレクサ１１は小さな方の値を選択し出力す
る。シフトレジスタ１２は、比較器のサインフラグのみ
を保存する。シフトレジスタ１１の出力を出力ラッチ１
３に保存する。

【００３８】（ＩＩ）２回目のＡＣＳ演算（２回目のＡ
ＣＳ演算全てと、１回目のＡＣＳ演算でのパスメトリッ
クのメモリへの保存を含む） （４）図１３に示した状態Ｓ［ｍ］におけるパスメトリ
ックの値を入力ラッチ５から読み出し、ブランチメトリ
ックＢ［２ｍ］の値をレジスタ７から読み出す。加算器
８は入力ラッチ５とレジスタ７の内容の加算を行う。そ
の結果、加算器８は、Ｓ［ｍ］＋Ｂ［２ｍ］を出力す
る。次に、図１３に示した状態Ｓ［ｍ＋２ ^k-2 ］におけ
るパスメトリックの値を入力ラッチ６から読みだす。ブ
ランチメトリックＡ［２ｍ］の値をレジスタ７から読み
出す。加算器９は、入力ラッチ６とレジスタ７の内容の
加算を行う。その結果、加算器９は、Ｓ［ｍ＋２^k-2 ］
＋Ａ［２ｍ］を出力する。 （５）比較器１０で、加算器８の出力８と加算器の出力
９の比較を行う。比較結果に基づいてマルチプレクサ１
１の出力を選択する。マルチプレクサ１１は小さな方の
値を出力する。シフトレジスタ１２は比較器のサインフ
ラグのみをシフトレジスタに保存する。シフトレジスタ
１１の出力を出力ラッチ14に保存する。 （６）次に以下の動作を行う。出力ラッチ１３および出
力ラッチ１４の値をメモリに保存する。上記した（２）
のステップでは、パスメトリックのデータは、入力ラッ
チ５、６からそれぞれ読み出すため、パスメトリック用
メモリ１、およびパスメトリック用メモリ２へのアクセ
スが発生しない。このため、パスメトリック保存用メモ
リ１、２およびバス３、４は空いた状態となっている。
そこで、パスメトリック保存用メモリ１またはパスメト
リック保存用メモリ２の連続する２ワードに対して、出
力ラッチ１３および出力ラッチ１４のデータの書き込み
を行う。 以上の６ステップを２ｋ―2 回繰り返すことで全状態の
パスメトリックを更新する。

【００３９】本実施の形態によれば、従来例では、２回
につき１２ステップで行っていた加算、比較、選択し、
選択結果の保存の演算を、上記の６ステップで実行する
ことができる。

【００４０】さらに、本実施の形態の構成要素であるメ
モリ１、２、バス３、４、レジスタ７は、ディジタル信
号処理プロセッサ等には数値演算用にあらかじめ設置さ
れているのが普通であるので、加算器、比較器、シフト
レジスタ等のわずかなハードウェアの追加のみで、ＡＣ
Ｓ演算を効率よく実現する演算装置を実現できるという
利点を有する。

【００４１】（実施の形態２）次に、本発明の請求項２
に対応する実施の形態２について説明する。本実施の形
態２は、図１に示した２組の加算器８、９が、１組の加
算器のキャリー信号を分断することで構成されている点
以外は、図１に示した構成および動作と同様であるた
め、ここでは、図２および図３を用いて２組の加算器
８、９についてのみ説明する。

【００４２】図２は１６ビット加算器の構成例である。
４ビットの加算器４つが、キャリー信号で接続してい
る。図３は図２に示した１６ビット加算器を２組の８ビ
ット加算器として構成した例である。図２に比べて、Ci
n ［８］信号とCout［７］との接続が切れていて、Cin
［８］がGnd （論理レベルＬ）に接続している点が異な
る。

【００４３】図１において、加算器８および加算器９の
２組の加算器を図３に示したようにキャリー信号を切断
して構成する。この場合、ディジタル信号処理プロセッ
サ等には、数値演算用にあらかじめ設置されているのが
普通であるバス３、４の２倍以上のビット幅をもつ加算
器（または、算術論理演算ユニット）を使用可能であ
る。その結果、ＡＣＳ演算の効率化のために２組の加算
器を余分に設置する必要がなくなるため、実施の形態１
よりさらにわずかなハードウェアの追加でＡＣＳ演算を
効率よく実現する演算装置を実現できるという利点を有
する。

【００４４】（実施の形態３）次に、本発明の請求項３
に対応する実施の形態３について説明する。本実施の形
態３は、図１に示したレジスタ７から加算器８および９
へ供給するデータの指示の方法に特徴があるものであ
る。そのため、図１におけるレジスタ７で保持するデー
タを示す図４および図５を用いて説明を行う。また、畳
み込み符号化器の構成を示す図６を用いて説明を行う。

【００４５】畳み込み符号の符号化率が１／２の場合
は、ビタビ復号におけるブランチメトリックの種類は４
種類である。ブランチメトリックは、符号化器の出力
が、それぞれ“００”、“０１”、“１０”、“１１”
と受信系列とを比較したものである４種類となる。

【００４６】入力値および最も過去の状態を示す値でＥ
Ｘ−ＯＲ演算を行う生成多項式を用いた図６に示すよう
な畳み込み符号化器の場合、図１３でのＡ［２ｍ］とＢ
［２ｍ］で示すブランチメトリックの組は、“００”、
“１１”と受信系列とのハミング距離の組、または、
“０１”、“１０”と受信系列とのハミング距離の組と
なる。そのため、２組の加算器８、９への供給を指示す
るのに要するオペランドには、どちらの組であるかと
いう情報（つまり、“００”、“１１”と受信系列との
ハミング距離の組、または、“０１”、“１０”と受信
系列とのハミング距離の組のどちらであるか）と、そ
の組のうち、どちらの加算器にどちらのオペランドを供
給するかという情報（つまり、“００”と受信系列との
ハミング距離または、“１１”と受信系列のハミング距
離のどちらをどちらの加算器に供給するか。“０１”、
“１０”と受信系列とのハミング距離の組の場合も同
様。）の２種類の情報が必要となる。

【００４７】４種のブランチメトリックのうちどれか２
つを指定する場合に、ブランチメトリックが組になるこ
とを利用しないと、１つのオペランドを指定するのに２
ビットを要し、２つのオペランドを指定する必要がある
ため、２ビット＋２ビットの合計４ビットが必要とな
る。一方、ブランチメトリックが組になることを利用す
ると、２組の組のどちらかを指定するのに１ビットを要
し、組のなかでどちらをどちらの加算器に読み出すかの
指定に１ビットの合計２ビットが必要である。つまり、
オペランドを指定するのに、ブランチメトリックが、組
になることを利用すると命令中のオペランドを指示する
のに要するビット数が削減できる。

【００４８】同様に、図５に示す畳み込み符号の符号化
率が１／３の場合は、ブランチメトリックが組になるこ
とを利用しないと、６ビットを要するものが、ブランチ
メトリックが組になることを利用すると、３ビットで指
示が可能となる。その結果、命令中のオペランドを指示
するのに要するビット数が削減でき、命令コードサイズ
が削減できる。

【００４９】（実施の形態４）次に、本発明の請求項４
に対応する実施の形態４につて説明する。本実施の形態
４は、図１における２組の加算器８、９の出力にパイプ
ラインラッチをそれぞれ配置したものである。すなわ
ち、図７に示すように、図１に対しパイプラインラッチ
１５、１６を加算器８、９と比較器１０およびマルチプ
レクサ１１との間に配置したものであり、他の構成は図
１と同じなので、同じものには、同じ番号をつけてあ
る。図７において、１、２は、更新前および更新後のパ
スメトリック信号を保存し、それぞれ連続する２ワード
への書き込みが１マシンサイクルで可能な第１および第
２のデータメモリ、３、４はそれぞれデータメモリ１、
２に接続し、データの供給や演算結果の格納を行うため
のバス、５、６はそれぞれバス３、４を入力とし、後述
する加算器８、９へデータを出力する入力ラッチ、７は
後述する加算器８、９に接続し、ブランチメトリックを
保存するレジスタ、８はパスメトリックとブランチメト
リックの加算を行う加算器、９はパスメトリックとブラ
ンチメトリックの加算を行う加算器、１０は加算器８、
９の出力の比較を行う比較器、１１は比較器１０の出力
により制御されて、加算器８、９のいずれかの出力を選
択するマルチプレクサ、１２は比較器１０の出力である
サインフラグ（正負の判定信号）を複数ビットにわたっ
て保存するシフトレジスタ、１３、１４はマルチプレク
サ１１の出力を保存する出力ラッチ、１５は加算器８の
出力を保持するパイプラインラッチ、１６は加算器９の
出力を保持するパイプラインラッチである。

【００５０】以上のように構成された演算装置におい
て、一つの受信系列に対してビタビ復号の加算、比較、
選択演算により、図１３の状態Ｓ［２ｍ］、Ｓ［２ｍ＋
１］におけるパスメトリックを更新する動作とパス選択
信号の記憶の動作について、図８の動作タイミング図を
参照しながら説明する。 （１） ｔ１のタイミング （１．１） １回目のＡＣＳ演算の２組の加算 （１．１．１）図１３での状態Ｓ［ｍ］におけるパスメ
トリックの値をメモリ１からバス３を介して入力ラッチ
５に格納する。ブランチメトリックＡ［２ｍ］の値をレ
ジスタ７から読み出す。加算器８は入力ラッチ５とレジ
スタ７から読み出したデータの加算を行う。その結果、
加算器８は、Ｓ［ｍ］＋Ａ［２ｍ］を出力し、ラッチ１
５にデータを保存する。以上の動作と同時に次の動作を
行う。 （１．１．２）図１３に示した状態Ｓ［ｍ＋２^k-2 ］に
おけるパスメトリックの値をメモリ２からバス４を介し
て入力ラッチ６に格納する。ブランチメトリックＢ［２
ｍ］の値をレジスタ７から読み出す。加算器９は入力ラ
ッチ６とレジスタ７から読み出したデータの加算を行
う。その結果、加算器９は、Ｓ［ｍ＋２^k-2 ］＋Ｂ［２
ｍ］を出力し、ラッチ１６にデータを保存する。 （２） ｔ２のタイミング （２．１） １回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は、比較器のサイン
フラグのみを保存する。シフトレジスタ１１の出力を出
力ラッチ１３に保存する。 （２．２） ２回目のＡＣＳ演算の２組の加算 （２．２．１）図１３での状態Ｓ［ｍ］におけるパスメ
トリックの値は、ｔ１のタイミングでメモリから読み込
んだため、入力ラッチ５に格納されたままである。ブラ
ンチメトリックＢ［２ｍ］の値をレジスタ７から読み出
す。加算器８は入力ラッチ５とレジスタ７から読み出し
たデータの加算を行う。その結果、加算器８は、Ｓ
〔ｍ］＋Ｂ［２ｍ］を出力し、ラッチ１５にデータを保
存する。 （２．２．２）図１３での状態Ｓ［ｍ＋２^k-2 ］におけ
るパスメトリックの値は、ｔ１のタイミングでメモリか
ら読み込んだため、入力ラッチ６に格納されたままであ
る。ブランチメトリックＡ［２ｍ］の値をレジスタ７か
ら読み出す。加算器９は入力ラッチ６とレジスタ７から
読み出したデータの加算を行う。その結果、加算器９は
Ｓ［ｍ＋２^k-2 ］＋Ａ［２ｍ］を出力し、ラッチ１６に
データを保存する。 （３） ｔ３のタイミング （３．１） ２回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は比較器のサインフ
ラグのみを保存する。シフトレジスタ１１の出力を出力
ラッチ１４に保存する。 （３．２） ３回目のＡＣＳ演算の２組の加算 （３．２．１）状態Ｓ［ｍ＋１］におけるパスメトリッ
クの値をメモリ１からバス3 を介して入力ラッチ５に格
納する。対応するブランチメトリックの値をレジスタ７
から読み出す。加算器８は入力ラッチ５とレジスタ７か
ら読み出したデータの加算を行う。加算結果をラッチ１
５に保存する。 （３．２．２）状態Ｓ［ｍ＋１＋２^k-2 ］におけるパス
メトリックの値をメモリ２からバス４を介して入力ラッ
チ６に格納する。対応するブランチメトリックの値をレ
ジスタ７から読み出す。加算器９は入力ラッチ６とレジ
スタ７から読み出したデータの加算を行う。加算結果を
ラッチ１６に保存する。 （４） ｔ４のタイミング （４．１） １回目／２回目のＡＣＳ演算の比較結果の
保存 出力ラッチ１３に保存している１回目のＡＣＳ演算の比
較結果および出力ラッチ１４に保存している２回目のＡ
ＣＳ演算の比較結果を、バス３、４を介してパスメトリ
ック保存用メモリ１に保存する。 （４．２） ３回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は比較器のサインフ
ラグのみを保存する。シフトレジスタ１１の出力を出力
ラッチ１３に保存する。 （４．３） ４回目のＡＣＳ演算の２組の加算 （４．３．１）状態Ｓ［ｍ＋１］におけるパスメトリッ
クの値は、ｔ3 のタイミングでメモリから読み込んだた
め、入力ラッチ５に格納されたままである。対応するブ
ランチメトリックの値をレジスタ７から読み出す。加算
器８は入力ラッチ５とレジスタ７から読み出したデータ
の加算を行う。加算結果をラッチ１６に保存する。 （４．３．２）状態Ｓ［ｍ＋１＋２^k-2 ］におけるパス
メトリックの値は、ｔ3 のタイミングでメモリから読み
込んだため、入力ラッチ６に格納されたままである。対
応するブランチメトリックの値をレジスタ７から読み出
す。加算器９は入力ラッチ６とレジスタ７から読み出し
たデータの加算を行う。加算結果をラッチ１６に保存す
る。最後の２ステップを２^k-2 −１回繰り返すことで全
状態のパスメトリックを更新する。

【００５１】以上のように、本実施の形態４によれば、
２組の加算および比較動作という処理を２段のパイプラ
インに分割することで、１マシンサイクルあたりの処理
量を削減し、動作時間を高速化できる。

【００５２】（実施の形態５）次に、本発明の請求項５
に対応する実施の形態５について説明する。本実施の形
態５は、図７における２組の加算器８、９の入力ラッチ
５、６をパイプラインラッチとして動作させたものであ
る。以下、図７のように構成した演算装置で、入力ラッ
チ５、６をパイプラインラッチとして動作させた場合
の、一つの受信系列に対してビタビ復号の加算、比較、
選択演算により、パスメトリックを更新する動作とパス
選択信号の記憶の動作について、図９の動作タイミング
図を用いながら説明する。 （１） ｔ１のタイミング （１．１） １回目のＡＣＳ演算の２組のデータの読み
出し 図１３での状態Ｓ［ｍ］におけるパスメトリックの値を
メモリ１からバス３を介して入力ラッチ５に格納する。
図１３に示した状態Ｓ［ｍ＋２^k-2 ］におけるパスメト
リックの値をメモリ２からバス４を介して入力ラッチ６
に格納する。 （２） ｔ２のタイミング （２．１） １回目のＡＣＳ演算の２組の加算 （２．２．１）ブランチメトリックＡ［２ｍ］の値をレ
ジスタ７から読み出す。加算器８は入力ラッチ５とレジ
スタ７から読み出したデータの加算を行う。その結果、
加算器８は、Ｓ［ｍ］＋Ａ［２ｍ］を出力し、ラッチ１
５にデータを保存する。 （２．２．２）ブランチメトリックＢ［２ｍ］の値をレ
ジスタ７から読み出す。加算器９は入力ラッチ６とレジ
スタ７から読み出したデータの加算を行う。その結果、
加算器９はＳ［ｍ＋２^k-2 ］＋Ｂ［２ｍ］を出力し、ラ
ッチ１６にデータを保存する。 （３） ｔ３のタイミング （３．１） １回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は、比較器のサイン
フラグのみを保存する。シフトレジスタ１１の出力を出
力ラッチ１３に保存する。 （３．２） ２回目のＡＣＳ演算の２組の加算 （３．２．１）ブランチメトリックＢ［２ｍ］の値をレ
ジスタ７から読み出す。加算器８は入力ラッチ５とレジ
スタ７から読み出したデータの加算を行う。その結果、
加算器８は、Ｓ［ｍ］＋Ｂ［２ｍ］を出力し、ラッチ１
５にデータを保存する。 （３．２．３）ブランチメトリックＡ［２ｍ］の値をレ
ジスタ７から読み出す。加算器９は入力ラッチ６とレジ
スタ７から読み出したデータの加算を行う。その結果、
加算器９はＳ［ｍ＋２^k-2 ］＋Ａ［２ｍ］を出力し、ラ
ッチ１６にデータを保存する。 （３．３）３回目および４回目のＡＣＳ演算の２組のデ
ータの読み出し 状態Ｓ［ｍ＋１］におけるパスメトリックの値をメモリ
１からバス３を介して入力ラッチ5 に格納する。状態Ｓ
［ｍ＋１＋２^k-2 ］におけるパスメトリックの値をメモ
リ２からバス４を介して入力ラッチ６に格納する。 （４） ｔ４のタイミング （４．１） ２回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は比較器のサインフ
ラグのみを保存する。シフトレジスタ１１の出力を出力
ラッチ１４に保存する。 （４．２） ３回目のＡＣＳ演算の２組の加算 ブランチメトリックの値をレジスタ７から読み出す。加
算器８は入力ラッチ５とレジスタ７から読み出したデー
タの加算を行う。加算結果をラッチ１５に保存する。一
方、別の組のブランチメトリックの値をレジスタ７から
読み出す。加算器９は入力ラッチ６とレジスタ７から読
み出したデータの加算を行う。加算結果をラッチ１６に
保存する。 （５） ｔ５のタイミング （５．１） ３回目のＡＣＳ演算の比較動作 比較器１０で、加算器８の出力８と加算器の出力９の比
較を行う。比較結果に基づいてマルチプレクサ１１の出
力を選択する。マルチプレクサ１１は小さな方の値を選
択し出力する。シフトレジスタ１２は比較器のサインフ
ラグのみを保存する。シフトレジスタ１１の出力を出力
ラッチ１３に保存する。 （５．２） ４回目のＡＣＳ演算の２組の加算 ブランチメトリックの値をレジスタ７から読み出す。加
算器８は入力ラッチ５とレジスタ７から読み出したデー
タの加算を行う。加算結果をラッチ１６に保存する。ブ
ランチメトリックの値をレジスタ７から読み出す。加算
器９は入力ラッチ６とレジスタ７から読み出したデータ
の加算を行う。加算結果をラッチ１６に保存する。 （５．３） ５回目および６回目のＡＣＳ演算の２組の
データの読み出し 状態Ｓ［ｍ＋２］におけるパスメトリックの値をメモリ
１からバス3 を介して入力ラッチ５に格納する。状態Ｓ
［ｍ＋２＋２^k-2 ］におけるパスメトリックの値をメモ
リ２からバス４を介して入力ラッチ６に格納する。 （６） ｔ６のタイミング （６．１） １回目／２回目のＡＣＳ演算の比較結果の
保存 出力ラッチ１３に保存している１回目のＡＣＳ演算の比
較結果および出力ラッチ１４に保存している２回目のＡ
ＣＳ演算の比較結果を、バス３、４を介してパスメトリ
ック保存用メモリ１に保存する。 （６．２） ４回目のＡＣＳ演算の比較動作比較器１０
で、加算器８の出力８と加算器の出力９の比較を行う。
比較結果に基づいてマルチプレクサ１１の出力を選択す
る。マルチプレクサ１１は小さな方の値を選択し出力す
る。シフトレジスタ１２は比較器のサインフラグのみを
保存する。シフトレジスタ１１の出力を出力ラッチ１３
に保存する。 （６．３） ５回目のＡＣＳ演算の２組の加算 ブランチメトリックの値をレジスタ７から読み出す。加
算器８は入力ラッチ５とレジスタ７から読み出したデー
タの加算を行う。加算結果をラッチ１６に保存する。ブ
ランチメトリックの値をレジスタ７から読み出す。加算
器９は入力ラッチ６とレジスタ７から読み出したデータ
の加算を行う。加算結果をラッチ１６に保存する。最後
の２ステップを２^k-2 −２回繰り返すことで全状態のパ
スメトリックを更新する。

【００５３】以上のように、本実施の形態５によれば、
メモリからのデータの読み出し、２組の加算および比較
動作というマシンサイクルを要する処理を３段のパイプ
ラインに分割することで、１マシンサイクル当たりの処
理量を削減し、実施の形態４より動作時間を高速化でき
る。

【００５４】（実施の形態６）次に、本発明の請求項６
に対応する実施の形態６について説明する。本実施の形
態６における演算装置は、実施の形態３において説明し
た演算装置と類似のものである。実施の形態３では、実
施の形態１で示した演算装置の構成に即した形でレジス
タの指示を行ったが、本実施の形態におけるレジスタの
指示方法は、実施の形態１で示した演算装置の構成でな
くとも実施可能であるため、一般化したものである。以
下、本実施の形態における演算装置について、図１０お
よび図１３を参照して説明する。

【００５５】図１０は本実施の形態における演算装置の
構成を示すもので、符号化率が１／２の場合の例であ
る。図１０において、３０１はパスメトリック保存用の
メモリであり、ビタビ復号における各状態のパスメトリ
ック（累積計算）や、各状態における生き残りパスの選
択結果（パスセレクト信号）などを記憶する。３０２は
メモリ３０１に接続し、データの供給や演算結果の格納
などを行うバス、３０３は算術論理演算を行う算術論理
演算回路、３０４と３０５は算術論理演算回路３０３の
左側入力の値と右側入力の値とをそれぞれ一時記憶する
ラッチ回路、３０６と３０７は算術論理演算回路３０３
の演算結果を格納するレジスタ、３０８、３０９、３１
０、３１１は、情報ビットの１ビットに対応する符号化
データ（受信系列）の値に対して、各パスが取るブラン
チメトリックを保持するレジスタである。ブランチメト
リックＡ［２ｍ］はレジスタ３０８に保存され、ブラン
チメトリックＢ［２ｍ］はレジスタ３０９に保存され、
ブランチメトリックＣ［２ｍ］はレジスタ３１０に保存
され、ブランチメトリックＤ［２ｍ］はレジスタ３１１
に保存される。レジスタ３０８と３０９はペアとして指
示でき、レジスタ３１０と３１１もペアとして指示する
ことができる。

【００５６】以上のように構成された演算装置におい
て、一つの受信系列に対してビタビ復号の加算、比較、
選択演算により、１命令で、図１１の状態Ｓ［２ｍ］、
Ｓ［２ｍ＋１］におけるパスメトリックを更新する動作
について、以下の１２個のステップに分けて説明する。
なお、ステップ（２）から（７）までがＳ［２ｍ］の状
態に遷移する加算、比較、選択のステップを示し、ステ
ップ（８）から（１３）までがＳ［２ｍ＋１］の状態に
遷移する加算、比較、選択のステップを示す。

【００５７】（１）２回のＡＣＳ演算の動作で利用する
ブランチメトリックを指示するステップ 以下で行う２回のＡＣＳ演算で利用するブランチメトリ
ックが図１３におけるＡ［２ｍ］およびＢ［２ｍ］であ
ることを指示する。符号化率１／２では、ブランチメト
リックの種類は、Ａ［２ｍ］、Ｂ［２ｍ］、Ｃ［２
ｍ］、Ｄ［２ｍ］の４種類である。２組のＡＣＳ演算で
利用するブランチメトリックの組は、図１１に示すよう
に４種類でしかない。本実施の形態では、１番目を選択
した場合の動作である。 （２）パスメトリックとブランチメトリックの第一の加
算ステップ 図１３に示した状態Ｓ［ｍ］におけるパスメトリックの
値をメモリ３０１からパス３０２を介してラッチ回路３
０４に格納し、ブランチメトリックＡ［２ｍ］の値をレ
ジスタ３０８からバス３０２を介してラッチ回路３０５
に格納する。算術論理演算回路３０３は、ラッチ回路３
０４と３０５の内容の加算を行い、レジスタ３０６に格
納する。その結果、レジスタ３０６にはＳ［２ｍ］＋Ａ
［２ｍ］が格納される。 （３）パスメトリックとブランチメトリックの第二の加
算ステップ 図１３に示した状態Ｓ［ｍ＋２^k-2 ］におけるパスメト
リックの値をメモリ３０１からバス３０２を介してラッ
チ回路３０４に格納し、ブランチメトリックＢ［２ｍ］
の値を同様にレジスタ３０９からバス３０２を介してラ
ッチ回路３０５に格納する。算術論理演算回路３０３
は、ラッチ回路３０４と３０５の内容の加算を行い、レ
ジスタ３０７に格納する。その結果、レジスタ３０６に
は、Ｓ［ｍ＋２^k-2 ］＋Ｂ［２ｍ］が格納される。 （４）２個の加算結果の減算（大小比較）ステップ レジスタ３０６と３０７の内容をそれぞれラッチ回路３
０４と３０５に格納する。算術論理演算回路３０３は、
ラッチ回路３０４と３０５の演算を行う。結果の格納は
しない。 （５）減算結果の符号判定（選択）ステップ 制御部（図示せず）は、上記ステップ（４）の減算結果
の符号を判定し、以下の（６）および（７）のステップ
での条件処理を行う。 （６）小さい側の加算結果の格納（パスメトリックの更
新）ステップ 上記ステップ（５）の結果により、上記ステップ（４）
の減算結果が負であれば、レジスタ３０６の内容をメモ
リ３０１に格納する。ステップ（４）の減算結果が正で
あれば、レジスタ３０７の内容をメモリ３０１に格納す
る。 （７）パス選択信号の記憶ステップ 上記ステップ（５）の結果により、上記ステップ（４）
の減算結果が負であれば、値“０”をメモリ３０１に格
納する。ステップ（４）の減算結果が正であれば、値
“１”をメモリ３０１に格納する。 （８）パスメトリックとブランチメトリックの第一の加
算ステップ 図１３に示した状態Ｓ［ｍ］におけるパスメトリックの
値をメモリ３０１からパス３０２を介してラッチ回路３
０４に格納し、ブランチメトリックＢ［２ｍ］の値をレ
ジスタ３０９からバス３０２を介してラッチ回路３０５
に格納する。算術論理演算回路３０３は、ラッチ回路３
０４と３０５の内容の加算を行い、レジスタ３０６に格
納する。その結果、レジスタ３０６にはＳ［２ｍ］＋Ｂ
［２ｍ］が格納される。 （９）パスメトリックとブランチメトリックの第二の加
算ステップ 図１３に示した状態Ｓ［ｍ＋２^k-2 ］におけるパスメト
リックの値をメモリ３０１からバス３０２を介してラッ
チ回路３０４に格納し、ブランチメトリックＡ［２ｍ］
の値を同様にメモリ３０１からバス３０２を介してラッ
チ回路３０５に格納する。算術論理演算回路３０３は、
ラッチ回路３０４と３０５の内容の加算を行い、レジス
タ３０７に格納する。その結果、レジスタ３０６には、
Ｓ［ｍ＋２^k-2 ］＋Ａ［２ｍ］が格納される。 （１０）２個の加算結果の減算（大小比較）ステップ レジスタ３０６と３０７の内容をそれぞれラッチ回路３
０４と３０５に格納する。算術論理演算回路３０３は、
ラッチ回路３０４と３０５の演算を行う。結果は格納し
ない。 （１１）減算結果の符号判定（選択）ステップ 制御部（図示せず）は、上記ステップ（１０）の減算結
果の符号を判定し、以下の（１２）および（１３）のス
テップでの条件処理を行う。 （１２）小さい側の加算結果の格納（パスメトリックの
更新）ステップ 上記ステップ（１１）の結果により、上記ステップ（１
０）の減算結果が負であれば、レジスタ３０６の内容を
メモリ３０１に格納する。ステップ（１０）の減算結果
が正であれば、レジスタ３０７の内容をメモリ３０１に
格納する。 （１３）パス選択信号の記憶ステップ 上記ステップ（１１）の結果により、上記ステップ（１
０）の減算結果が負であれば、値“０”をメモリ３０１
に格納する。ステップ（１０）の減算結果が正であれ
ば、値“１”をメモリ３０１に格納する。

【００５８】上記した（１）から（１３）に示す２回の
ＡＣＳ演算において、従来はブランチメトリックをそれ
ぞれ指示していたため、２ビット＋２ビット＋２ビット
＋２ビットの合計８ビットがブランチメトリックの指示
に必要であったが、本実施の形態では、連続する２回の
ＡＣＳ演算で用いるブランチメトリックには、上記した
４通りしかないという特徴を利用して指示を行うため、
ブランチメトリックを指示するのに要するビット数は２
ビットで済む。このため、命令中のオペランドの指示に
必要なビット数が削減でき、命令コードサイズを削減で
きるという効果がある。

【００５９】なお、本実施の形態では、符号化率１／２
の場合を用いて説明したが、符号化率１／３の場合は、
図１２に示すように８通りの組み合わせの中から選択す
る処理となるため、従来は３ビット＋３ビット＋３ビッ
ト＋３ビットの合計１２ビットを用いて指示していた２
回分のＡＣＳ演算で用いるブランチメトリックを３ビッ
トで指示することができる。

【００６０】

【発明の効果】以上のように本発明によれば、２回のＡ
ＣＳ演算において、パスメトリックは同一のものを利用
するという特徴を利用し、連続する２ワードへの書き込
みが可能なメモリを用意することで、ＡＣＳ演算を１ス
テップで実行することができ、メモリへの格納も考慮し
た上で、少ない演算ステップ数でビタビ復号を行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１、２、３における演算装
置の構成を示す概略ブロック図

【図２】実施の形態２における１６ビット加算器の構成
を示すブロック図

【図３】実施の形態２における１６ビット加算器を分割
して８ビット加算器２組としたときのブロック図

【図４】実施の形態３における符号化率１／２の時のレ
ジスタの組の配置を示す模式図

【図５】実施の形態３における符号化率１／３の時のレ
ジスタの組の配置を示す模式図

【図６】実施の形態３における畳み込み符号化器の構成
を示すブロック図

【図７】本発明の実施の形態４、５における演算装置の
構成を示す概略ブロック図

【図８】実施の形態４における動作タイミング図

【図９】実施の形態５における動作タイミング図

【図１０】実施の形態６における演算装置の構成を示す
概略ブロック図

【図１１】符号化率１／３の時の２組のＡＣＳ演算で利
用するブランチメトリックの組の一覧図

【図１２】符号化率１／３の時の２組のＡＣＳ演算で利
用するブランチメトリックの組の一覧図

【図１３】ビタビ復号における畳み込み符号器の状態遷
移のパスを示す模式図

【図１４】従来の演算装置の構成を示す概略ブロック図

【図１５】従来の演算装置の別の構成を示す概略ブロッ
ク図

【符号の説明】

１、２ データメモリ ３、４ バス ５、６ 入力ラッチ ７ レジスタ ８、９ 加算器 １０ 比較器 １１ マルチプレクサ １２ シフトレジスタ １３、１４ 出力ラッチ １５、１６ パイプラインラッチ ３０１ パスメトリック保存用メモリ ３０２ バス ３０３ 算術論理演算回路 ３０４、３０５ ラッチ回路 ３０５、３０６ レジスタ ３０８、３０９ ペアのレジスタ ３１０、３１１ ペアのレジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 連続する２ワードに対して１回で書き込
   みが可能な第１および第２のデータメモリと、データを
   転送する２組のバスと、第１および第２のデータメモリ
   からそれぞれバスを介して受け取ったデータを保持する
   ２組の入力ラッチと、符号化率１／ｎの時に２ⁿ 個の任
   意のデータを保持するレジスタと、各入力ラッチから受
   け取ったデータとレジスタから受け取ったデータとを加
   算する２組の加算器と、各加算器の出力を比較する比較
   器と、比較器の比較結果を保持するシフトレジスタと、
   比較器の比較結果に基づいていずれかの加算器の比較結
   果を選択する手段と、選択された加算結果をそれぞれの
   加算器に対応して保持し、かつ前記バスに出力する２組
   の出力ラッチとを備えた演算装置。
2. 【請求項２】 ２組の加算器が、１組の加算器のキャリ
   ー信号を分断することで構成された請求項１記載の演算
   装置。
3. 【請求項３】 レジスタ数が２^n-1 個で構成され、その
   ２^n-1 個のレジスタのそれぞれが、上位下位にデータを
   配し、最初の２組の加算と、２回目の２組の加算とで
   は、読み出すデータの上位下位が異なっていることを特
   徴とする請求項１記載の演算装置。
4. 【請求項４】 ２組の加算器と比較器との間に配置され
   た２組のパイプラインラッチを備えた請求項１記載の演
   算装置。
5. 【請求項５】 ２組の入力ラッチをそれぞれパイプライ
   ンラッチとした請求項１記載の演算装置。
6. 【請求項６】 レジスタが２つずつペアで構成され、そ
   れぞれに２回のＡＣＳ演算で必要となる２つのブランチ
   メトリックが保存され、どちらのペアであるかという情
   報と２組のＡＣＳ演算中の２組の加算にそのペア中のレ
   ジスタをどの順序で供給するかを指示する情報とで、２
   組のＡＣＳ演算に要するブランチメトリックを指示する
   演算装置。