JPH11261426A - 自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサ - Google Patents
自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサInfo
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- JPH11261426A JPH11261426A JP10317097A JP31709798A JPH11261426A JP H11261426 A JPH11261426 A JP H11261426A JP 10317097 A JP10317097 A JP 10317097A JP 31709798 A JP31709798 A JP 31709798A JP H11261426 A JPH11261426 A JP H11261426A
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Abstract
(57)【要約】
【課題】 ビタビ復号アルゴリズムを実行するプロセッ
サにおいて、比較演算およびトレースバックビットスタ
ッフィングを単一サイクルで実行する。 【解決手段】 プロセッサ３０は、複数のアキュムレー
タ３２と、それに接続された複数のデータレジスタ３４
を有する。各アキュムレータ３２は、加算器３２とトレ
ースバックシフトレジスタ４６を有する。加算器３２
は、第１および第２のデータ入力Ａ，Ｂならびにデータ
出力Ｃを有し、複数の制御信号に応じてデータ入力Ａ，
Ｂの加減算および比較演算を行い、比較演算の結果に依
存する値を有するトレースバック出力７８を有する。ト
レースバックシフトレジスタ４６は、トレースバック出
力７８を受け取る。ビタビモード信号７７が１のときに
比較演算が実行された場合にトレースバック出力７８が
トレースバックシフトレジスタ４６にシフトされる。
サにおいて、比較演算およびトレースバックビットスタ
ッフィングを単一サイクルで実行する。 【解決手段】 プロセッサ３０は、複数のアキュムレー
タ３２と、それに接続された複数のデータレジスタ３４
を有する。各アキュムレータ３２は、加算器３２とトレ
ースバックシフトレジスタ４６を有する。加算器３２
は、第１および第２のデータ入力Ａ，Ｂならびにデータ
出力Ｃを有し、複数の制御信号に応じてデータ入力Ａ，
Ｂの加減算および比較演算を行い、比較演算の結果に依
存する値を有するトレースバック出力７８を有する。ト
レースバックシフトレジスタ４６は、トレースバック出
力７８を受け取る。ビタビモード信号７７が１のときに
比較演算が実行された場合にトレースバック出力７８が
トレースバックシフトレジスタ４６にシフトされる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビタビ加算比較選
択演算の効率的計算に最適化されたアーキテクチャを有
するデュアルＭＡＣプロセッサに関する。
択演算の効率的計算に最適化されたアーキテクチャを有
するデュアルＭＡＣプロセッサに関する。
【０００２】
【従来の技術】高速ディジタル通信および音声処理シス
テムのようなデータ処理アプリケーションの厳しい速度
要求を達成する努力において、ディジタル信号プロセッ
サ（ＤＳＰ）が利用されてきている。ＤＳＰは、音など
のアナログソースからの信号のディジタル処理および分
析に利用される専用ＣＰＵである。アナログ信号はディ
ジタルデータに変換され、高速フーリエ変換のようなさ
まざまなアルゴリズムを用いて分析される。ＤＳＰは、
特に、乗算、積和、およびシフト累算のようないくつか
の演算の高速パフォーマンスのために設計されている。
ＤＳＰの計算量の多い処理は主にこのような演算に基づ
いているからである。この理由で、ＤＳＰは一般に、乗
算、累算およびシフト演算を実行する専用ハードウェア
回路を有する。
テムのようなデータ処理アプリケーションの厳しい速度
要求を達成する努力において、ディジタル信号プロセッ
サ（ＤＳＰ）が利用されてきている。ＤＳＰは、音など
のアナログソースからの信号のディジタル処理および分
析に利用される専用ＣＰＵである。アナログ信号はディ
ジタルデータに変換され、高速フーリエ変換のようなさ
まざまなアルゴリズムを用いて分析される。ＤＳＰは、
特に、乗算、積和、およびシフト累算のようないくつか
の演算の高速パフォーマンスのために設計されている。
ＤＳＰの計算量の多い処理は主にこのような演算に基づ
いているからである。この理由で、ＤＳＰは一般に、乗
算、累算およびシフト演算を実行する専用ハードウェア
回路を有する。
【０００３】処理速度に多大な利点を示すＤＳＰアーキ
テクチャの１つの形式は、積和（ＭＡＣ(Multiply-Accu
mulate)）プロセッサとして知られている。ＭＡＣプロ
セッサは、最も多いデータ処理演算は２つの値を乗算し
てからその結果の値を別の値に加算してその結果を格納
するものであるということを利用するアーキテクチャを
実装している。これらの基本演算は、特別に構成され
た、高速の乗算器（マルチプライア）および累算器（ア
キュムレータ）を利用して効率的に実行されるため、
「積和」と呼ばれる。
テクチャの１つの形式は、積和（ＭＡＣ(Multiply-Accu
mulate)）プロセッサとして知られている。ＭＡＣプロ
セッサは、最も多いデータ処理演算は２つの値を乗算し
てからその結果の値を別の値に加算してその結果を格納
するものであるということを利用するアーキテクチャを
実装している。これらの基本演算は、特別に構成され
た、高速の乗算器（マルチプライア）および累算器（ア
キュムレータ）を利用して効率的に実行されるため、
「積和」と呼ばれる。
【０００４】処理速度を増大させるもう１つの方法は、
複数のプロセスを並列に実行することである。この目的
のため、複数のＭＡＣ構造を有するＤＳＰアーキテクチ
ャが開発されている。例えば、デュアルＭＡＣプロセッ
サは、２つの独立なＭＡＣ演算を並列に実行することが
可能である。代表的なデュアルＭＡＣプロセッサ１０の
概略ブロック図を図１に示す。プロセッサ１２の各半分
は、２入力乗算器１４を有する。２入力乗算器１４は、
ｘまたはｙ（入力、オペランド）レジスタ１３からの入
力を受け取り、その出力を積レジスタ１６に格納する。
積レジスタは、加算器１８の１つの入力に接続される。
加算器１８の出力は、いくつかのアキュムレータレジス
タ２０のうちの１つに選択的に格納される。加算器１８
の第２の入力はアキュムレータアレイ２０に接続され、
連続的な累積演算を可能にしている。追加のデータ制御
信号（図示せず）により、レジスタ１３が乗算器を迂回
して加算器１８の入力に直接接続するようにすることも
可能である。従来のベクトルプロセッサは、１個または
並列に動作する複数のＭＡＣプロセッサを有する。
複数のプロセスを並列に実行することである。この目的
のため、複数のＭＡＣ構造を有するＤＳＰアーキテクチ
ャが開発されている。例えば、デュアルＭＡＣプロセッ
サは、２つの独立なＭＡＣ演算を並列に実行することが
可能である。代表的なデュアルＭＡＣプロセッサ１０の
概略ブロック図を図１に示す。プロセッサ１２の各半分
は、２入力乗算器１４を有する。２入力乗算器１４は、
ｘまたはｙ（入力、オペランド）レジスタ１３からの入
力を受け取り、その出力を積レジスタ１６に格納する。
積レジスタは、加算器１８の１つの入力に接続される。
加算器１８の出力は、いくつかのアキュムレータレジス
タ２０のうちの１つに選択的に格納される。加算器１８
の第２の入力はアキュムレータアレイ２０に接続され、
連続的な累積演算を可能にしている。追加のデータ制御
信号（図示せず）により、レジスタ１３が乗算器を迂回
して加算器１８の入力に直接接続するようにすることも
可能である。従来のベクトルプロセッサは、１個または
並列に動作する複数のＭＡＣプロセッサを有する。
【０００５】Lucent Technologies社から入手可能なＤ
ＳＰ１６０００デュアルＭＡＣプロセッサは、主要な計
算ユニットであるデータ算術ユニット（ＤＡＵ(data ar
ithmetic unit)）を有する。ＤＡＵの乗算器への入力
は、ｘおよびｙレジスタと呼ばれる１対の倍長レジスタ
を通じて入力され、各乗算器の出力はそれぞれの積レジ
スタに出力される。並列累算は、２入力算術論理ユニッ
ト（ＡＬＵ）および３入力加算器の両方を設け、そのい
ずれもがいずれかの積レジスタにデータを格納すること
ができるようにすることにより達成される。数学関数が
ＡＬＵまたは加算器で実行されるとき、その結果はアキ
ュムレータレジスタに格納される。いくつかのアキュム
レータレジスタがＤＡＵにある。
ＳＰ１６０００デュアルＭＡＣプロセッサは、主要な計
算ユニットであるデータ算術ユニット（ＤＡＵ(data ar
ithmetic unit)）を有する。ＤＡＵの乗算器への入力
は、ｘおよびｙレジスタと呼ばれる１対の倍長レジスタ
を通じて入力され、各乗算器の出力はそれぞれの積レジ
スタに出力される。並列累算は、２入力算術論理ユニッ
ト（ＡＬＵ）および３入力加算器の両方を設け、そのい
ずれもがいずれかの積レジスタにデータを格納すること
ができるようにすることにより達成される。数学関数が
ＡＬＵまたは加算器で実行されるとき、その結果はアキ
ュムレータレジスタに格納される。いくつかのアキュム
レータレジスタがＤＡＵにある。
【０００６】無線および有線のアプリケーション、特
に、大きなシンボル間干渉のあるアプリケーションで
は、ＤＳＰは、畳込み符号化およびビタビ復号を用いた
データ誤り検出および訂正を実行するために用いられ
る。畳込み符号化は、データ入力ビットと、１個以上の
以前の符号化されていない入力ビットとの畳込みをとる
ことによって実行される。畳込みされたデータは、周知
のビタビアルゴリズムを用いて復号される。ビタビアル
ゴリズムは、ある与えられた状態から次の状態への符号
器の可能な状態遷移に関する知識を用いて、与えられた
受信データに対して最も可能性の高い（最尤）符号器入
力を判定する。
に、大きなシンボル間干渉のあるアプリケーションで
は、ＤＳＰは、畳込み符号化およびビタビ復号を用いた
データ誤り検出および訂正を実行するために用いられ
る。畳込み符号化は、データ入力ビットと、１個以上の
以前の符号化されていない入力ビットとの畳込みをとる
ことによって実行される。畳込みされたデータは、周知
のビタビアルゴリズムを用いて復号される。ビタビアル
ゴリズムは、ある与えられた状態から次の状態への符号
器の可能な状態遷移に関する知識を用いて、与えられた
受信データに対して最も可能性の高い（最尤）符号器入
力を判定する。
【０００７】図２は、基本的なビタビアルゴリズムバタ
フライ計算の説明図である。現状態（ＰＳ(present sta
te)）から次状態（ＮＳ(next state)）への４個の可能
な符号器遷移が示されている。現状態は、符号器のシフ
トレジスタに格納されているデータの数値と等価であ
る。１ビットが入力されると、符号器レジスタは右にシ
フトし、入力ビットは最上位ビット位置（次状態の太字
で示す。）に移動する。従って、図示のように、ＮＳ0
には、入力ビット０によりＰＳ0またはＰＳ1のいずれか
から到達可能である。同様に、ＮＳ8には、入力ビット
１によりＰＳ0またはＰＳ1のいずれかから到達可能であ
る。ビタビアルゴリズムは、２つの可能な遷移パスのう
ちのいずれが最尤（生き残り）パスであるかを判定する
手段を提供する。
フライ計算の説明図である。現状態（ＰＳ(present sta
te)）から次状態（ＮＳ(next state)）への４個の可能
な符号器遷移が示されている。現状態は、符号器のシフ
トレジスタに格納されているデータの数値と等価であ
る。１ビットが入力されると、符号器レジスタは右にシ
フトし、入力ビットは最上位ビット位置（次状態の太字
で示す。）に移動する。従って、図示のように、ＮＳ0
には、入力ビット０によりＰＳ0またはＰＳ1のいずれか
から到達可能である。同様に、ＮＳ8には、入力ビット
１によりＰＳ0またはＰＳ1のいずれかから到達可能であ
る。ビタビアルゴリズムは、２つの可能な遷移パスのう
ちのいずれが最尤（生き残り）パスであるかを判定する
手段を提供する。
【０００８】この判定は、２つの基本的ステップからな
る。第１ステップは、枝メトリック計算である。これ
は、受信データシンボルと、現状態から次状態への状態
遷移から生じる実際のデータシンボルの間のユークリッ
ド距離を判定する。時点ｋにおける現状態ｉから次状態
ｊへの遷移の枝メトリックをｍij（ｋ）で表す。ｍ
ij（ｋ）は次式で表現される。
る。第１ステップは、枝メトリック計算である。これ
は、受信データシンボルと、現状態から次状態への状態
遷移から生じる実際のデータシンボルの間のユークリッ
ド距離を判定する。時点ｋにおける現状態ｉから次状態
ｊへの遷移の枝メトリックをｍij（ｋ）で表す。ｍ
ij（ｋ）は次式で表現される。
【数１】 ただし、ｘn（ｋ）は受信したｎ番目のシンボルであ
り、ｃn,ijは、ｉからｊへの状態遷移から生じる実際の
シンボル（これは、畳込み符号器の構造から決定され
る。）であり、符号器のレート（すなわち、入力ビット
あたりの出力ビットの数）は１／Ｒである。レート１／
Ｒ符号器の場合、各次状態ごとに２つの枝メトリックを
計算しなければならない。
り、ｃn,ijは、ｉからｊへの状態遷移から生じる実際の
シンボル（これは、畳込み符号器の構造から決定され
る。）であり、符号器のレート（すなわち、入力ビット
あたりの出力ビットの数）は１／Ｒである。レート１／
Ｒ符号器の場合、各次状態ごとに２つの枝メトリックを
計算しなければならない。
【０００９】すべての可能な状態遷移に対する枝メトリ
ックを計算した後、各入力パスごとに累積距離を計算
し、最小距離（すなわち、最大確率）のパスを生き残り
パスとして選択する。このステップは加算比較選択（Ａ
ＣＳ(Add-Compare-Select)）として知られている。第３
のステップはトレースバックとして知られている。この
ステップは、現状態から次状態への可能な遷移のトレリ
スを通って、はじめの２つのステップによって決定され
た最尤パスをたどり、トレリスを通るパスを再構成して
もとの入力データを抽出する。この例では、生き残りパ
スは、現状態の最下位ビットによって表される。これは
通常、トレースバックビットと呼ばれる（図２では太字
で示す。）。例えば、現状態Ｓ0からのパスではなく現
状態Ｓ1からのパスが選ばれる場合、トレースバックビ
ットは１である。
ックを計算した後、各入力パスごとに累積距離を計算
し、最小距離（すなわち、最大確率）のパスを生き残り
パスとして選択する。このステップは加算比較選択（Ａ
ＣＳ(Add-Compare-Select)）として知られている。第３
のステップはトレースバックとして知られている。この
ステップは、現状態から次状態への可能な遷移のトレリ
スを通って、はじめの２つのステップによって決定され
た最尤パスをたどり、トレリスを通るパスを再構成して
もとの入力データを抽出する。この例では、生き残りパ
スは、現状態の最下位ビットによって表される。これは
通常、トレースバックビットと呼ばれる（図２では太字
で示す。）。例えば、現状態Ｓ0からのパスではなく現
状態Ｓ1からのパスが選ばれる場合、トレースバックビ
ットは１である。
【００１０】ＡＣＳ演算は、（１）加算、すなわち、パ
スメトリック計算と、（２）比較選択演算、という２つ
のステップに分解することができる。パスメトリック加
算は、現状態コスト（ビタビ処理のはじめにユーザによ
って初期化される値）と枝メトリック値の累算である。
図２に示されるように、次状態００００の２つのパスメ
トリックは、 ＰＳ0＋ｍ0,0 および ＰＳ1＋ｍ1,0 （１） であり、次状態１０００に対しては、 ＰＳ0＋ｍ0,8 および ＰＳ1＋ｍ1,8 （２） である。
スメトリック計算と、（２）比較選択演算、という２つ
のステップに分解することができる。パスメトリック加
算は、現状態コスト（ビタビ処理のはじめにユーザによ
って初期化される値）と枝メトリック値の累算である。
図２に示されるように、次状態００００の２つのパスメ
トリックは、 ＰＳ0＋ｍ0,0 および ＰＳ1＋ｍ1,0 （１） であり、次状態１０００に対しては、 ＰＳ0＋ｍ0,8 および ＰＳ1＋ｍ1,8 （２） である。
【００１１】各状態の２つのパスメトリックの計算が完
了した後、これらの値を比較し、最小値または最大値
（実装の詳細に依存する）が、生き残りコストとして選
択され、対応するトレースバックビット（ＴＢ）が決定
され格納される。式１および式２のパスメトリックに対
するこの演算は、例えば、次のように表される。 ＮＳ0＝ｍｉｎ（ＰＳ0＋ｍ0,0，ＰＳ1＋ｍ1,0） （３） ＮＳ0＝ＰＳ0＋ｍ0,0のときＴＢ0＝０、そうでないときＴＢ0＝１ （４ ） および ＮＳ8＝ｍｉｎ（ＰＳ0＋ｍ0,8，ＰＳ1＋ｍ1,8） （５） ＮＳ8＝ＰＳ0＋ｍ0,8のときＴＢ8＝０、そうでないときＴＢ8＝１ （６ ） 上記の式は、一般的な復号器の分析を表す。メトリック
についてｍ0,8＝−ｍ0,0という性質を有する具体的なク
ラスの復号器の場合、式２は次のように表すことができ
る。 ＰＳ0−ｍ0,0 および ＰＳ1−ｍ1,0 （２ａ） また、式５および式６は次のように表すことができる。 ＮＳ8＝ｍｉｎ（ＰＳ0−ｍ0,0，ＰＳ1−ｍ1,0） （５ａ） ＮＳ8＝ＰＳ0−ｍ0,0のときＴＢ8＝０、そうでないときＴＢ8＝１ （６ ａ）
了した後、これらの値を比較し、最小値または最大値
（実装の詳細に依存する）が、生き残りコストとして選
択され、対応するトレースバックビット（ＴＢ）が決定
され格納される。式１および式２のパスメトリックに対
するこの演算は、例えば、次のように表される。 ＮＳ0＝ｍｉｎ（ＰＳ0＋ｍ0,0，ＰＳ1＋ｍ1,0） （３） ＮＳ0＝ＰＳ0＋ｍ0,0のときＴＢ0＝０、そうでないときＴＢ0＝１ （４ ） および ＮＳ8＝ｍｉｎ（ＰＳ0＋ｍ0,8，ＰＳ1＋ｍ1,8） （５） ＮＳ8＝ＰＳ0＋ｍ0,8のときＴＢ8＝０、そうでないときＴＢ8＝１ （６ ） 上記の式は、一般的な復号器の分析を表す。メトリック
についてｍ0,8＝−ｍ0,0という性質を有する具体的なク
ラスの復号器の場合、式２は次のように表すことができ
る。 ＰＳ0−ｍ0,0 および ＰＳ1−ｍ1,0 （２ａ） また、式５および式６は次のように表すことができる。 ＮＳ8＝ｍｉｎ（ＰＳ0−ｍ0,0，ＰＳ1−ｍ1,0） （５ａ） ＮＳ8＝ＰＳ0−ｍ0,0のときＴＢ8＝０、そうでないときＴＢ8＝１ （６ ａ）
【００１２】専用ハードウェアビタビ復号器はデータ検
出に対する効率的で有効なストラテジであるが、他のア
プリケーション用にもプログラム可能な信号およびデー
タプロセッサを用いてビタビアルゴリズムを実装すると
有用である。この目的のために用いられているアーキテ
クチャの１つの形式が上記のＭＡＣプロセッサである。
出に対する効率的で有効なストラテジであるが、他のア
プリケーション用にもプログラム可能な信号およびデー
タプロセッサを用いてビタビアルゴリズムを実装すると
有用である。この目的のために用いられているアーキテ
クチャの１つの形式が上記のＭＡＣプロセッサである。
【００１３】
【発明が解決しようとする課題】ＭＡＣプロセッサを最
適化してビタビＡＣＳ演算の実行の速度を最適化するた
めのいくつかの試みがなされている。例えば、Texas In
struments社製のＴＭＳ３２０Ｃ５ｘｘシングルＭＡＣ
ＤＳＰは、スプリット(split)モード１６ビット加減
算を使用することによって式１または式２のいずれかを
１サイクルで評価することが可能な命令を有する。しか
し、１サイクルパフォーマンスは、枝メトリックがｍ
1,0＝−ｍ0,0であるように設定された符号器に対してし
か達成されないため、このパフォーマンスは、この性質
を有しない符号器の場合には達成することができない。
また、ＴＭＳ３２０Ｃ５ｘｘチップは、「最大値」基準
のみを用いて、式３および式４の並列実行または式５お
よび式６の並列実行を行う単一サイクル命令を有する
が、パスメトリック値の最小値を要求するように実装さ
れたビタビアルゴリズムの場合は、生成されるトレース
バックビットが異なるため、そのビタビアルゴリズムを
容易に実行することはできない。さらに、比較および選
択の演算は、主要な加算器や算術論理ユニットとは別の
専用比較器ユニットを用いて実装されている。
適化してビタビＡＣＳ演算の実行の速度を最適化するた
めのいくつかの試みがなされている。例えば、Texas In
struments社製のＴＭＳ３２０Ｃ５ｘｘシングルＭＡＣ
ＤＳＰは、スプリット(split)モード１６ビット加減
算を使用することによって式１または式２のいずれかを
１サイクルで評価することが可能な命令を有する。しか
し、１サイクルパフォーマンスは、枝メトリックがｍ
1,0＝−ｍ0,0であるように設定された符号器に対してし
か達成されないため、このパフォーマンスは、この性質
を有しない符号器の場合には達成することができない。
また、ＴＭＳ３２０Ｃ５ｘｘチップは、「最大値」基準
のみを用いて、式３および式４の並列実行または式５お
よび式６の並列実行を行う単一サイクル命令を有する
が、パスメトリック値の最小値を要求するように実装さ
れたビタビアルゴリズムの場合は、生成されるトレース
バックビットが異なるため、そのビタビアルゴリズムを
容易に実行することはできない。さらに、比較および選
択の演算は、主要な加算器や算術論理ユニットとは別の
専用比較器ユニットを用いて実装されている。
【００１４】また、Texas Instruments社は、式１およ
び式２を単一サイクルで評価することができるデュアル
ＭＡＣ ＤＳＰ（品番ＴＭＳ３２０Ｃ６ｘｘ）も提供し
ている。しかし、このチップは、式３、式４、式５、お
よび式６を単一サイクルで実行するのに必要なハードウ
ェアを含んでいない。その理由は、トレースバックビッ
トは自動的に生成されトレースバックレジスタに格納さ
れるのではなく、その代わりに、追加のコマンドを用い
て適当なレジスタに明示的にシフトしてやらなければな
らないからである。従って、比較の結果に基づいてトレ
ースバックビットを格納するために追加のマシンサイク
ルが要求され、ビタビ復号の効率が低下する。
び式２を単一サイクルで評価することができるデュアル
ＭＡＣ ＤＳＰ（品番ＴＭＳ３２０Ｃ６ｘｘ）も提供し
ている。しかし、このチップは、式３、式４、式５、お
よび式６を単一サイクルで実行するのに必要なハードウ
ェアを含んでいない。その理由は、トレースバックビッ
トは自動的に生成されトレースバックレジスタに格納さ
れるのではなく、その代わりに、追加のコマンドを用い
て適当なレジスタに明示的にシフトしてやらなければな
らないからである。従って、比較の結果に基づいてトレ
ースバックビットを格納するために追加のマシンサイク
ルが要求され、ビタビ復号の効率が低下する。
【００１５】
【課題を解決するための手段】本発明のデュアルＭＡＣ
プロセッサは、並列に動作し共通のアキュムレータレジ
スタバンクに接続された１対の加算器ユニットあるいは
算術論理ユニット（ＡＬＵ）を有する。プロセッサは、
２つのビタビＡＣＳ演算が、トレースバックビット格納
を含めて、２マシンサイクルで実行することができるよ
うに最適化される。各加算器／ＡＬＵは、加算、減算、
および比較を行う手段を有する。この手段は、フルモー
ド演算が実行されるときには１対のデータ入力に対して
演算を行い、スプリットモード演算が実行されるときに
は２対のデータ入力に対して演算を行う。本発明によれ
ば、比較演算は、加算器／ＡＬＵの減算機能を用いて実
行され、符号ビットを比較モードビットと結合して、ビ
タビ畳込み復号の比較部分のときに格納するための正し
いトレースバックビットを示すトレースバック出力を生
成する。比較演算が実行されビタビモードビットがアク
ティブのとき、生成されるトレースバック出力がトレー
スバックレジスタにシフトされる。各加算器／ＡＬＵ
は、効率的なビタビ加算比較選択を実行するように最適
化されたフルモードおよびスプリットモードの機能のサ
ブセットを備える。
プロセッサは、並列に動作し共通のアキュムレータレジ
スタバンクに接続された１対の加算器ユニットあるいは
算術論理ユニット（ＡＬＵ）を有する。プロセッサは、
２つのビタビＡＣＳ演算が、トレースバックビット格納
を含めて、２マシンサイクルで実行することができるよ
うに最適化される。各加算器／ＡＬＵは、加算、減算、
および比較を行う手段を有する。この手段は、フルモー
ド演算が実行されるときには１対のデータ入力に対して
演算を行い、スプリットモード演算が実行されるときに
は２対のデータ入力に対して演算を行う。本発明によれ
ば、比較演算は、加算器／ＡＬＵの減算機能を用いて実
行され、符号ビットを比較モードビットと結合して、ビ
タビ畳込み復号の比較部分のときに格納するための正し
いトレースバックビットを示すトレースバック出力を生
成する。比較演算が実行されビタビモードビットがアク
ティブのとき、生成されるトレースバック出力がトレー
スバックレジスタにシフトされる。各加算器／ＡＬＵ
は、効率的なビタビ加算比較選択を実行するように最適
化されたフルモードおよびスプリットモードの機能のサ
ブセットを備える。
【００１６】
【発明の実施の形態】図３は、本発明によるデュアルＭ
ＡＣプロセッサ３０の累算部分のブロック図である。デ
ュアルＭＡＣプロセッサ３０は、２個の加減算ユニット
３２を有する。その一方または両方はＡＬＵであること
も可能であり、以下では加算器３２と呼ぶ。加算器３２
は、レジスタファイル３４から入力ＡおよびＢを受け取
り、出力Ｃをレジスタファイル３４に格納する。レジス
タファイル３４は、ディスクリートなレジスタからなる
ことも、当業者に周知のｘおよびｙレジスタならびにア
キュムレータアレイからなることも可能である。加算器
３２からの出力データを格納することに加えて、これら
のレジスタには、１個または複数のアドレスポインタレ
ジスタ４０に接続されたアドレスユニットデコーダ３８
によって、メモリサブシステム３６の特定のアドレスに
格納されたデータをロードすることも可能である。メモ
リからデータを取得することの一部として、アドレスポ
インタを同時にインクリメントするメカニズムが設けら
れる。アドレスポインタに従ってデータをロードし格納
すること、および、利用されるポインタを同時にインク
リメントすることのためのさまざまな構成が当業者に周
知である。同時データ演算およびレジスタロードは、当
業者に周知の手段によって提供され、パイプラインおよ
び並列演算が可能となる。実施例では、加算器３２のデ
ータレジスタおよびデータＩ／Ｏは３２ビット幅であ
り、１６ビットのハイ（上位）およびロー（下位）セグ
メントとしても利用可能である。
ＡＣプロセッサ３０の累算部分のブロック図である。デ
ュアルＭＡＣプロセッサ３０は、２個の加減算ユニット
３２を有する。その一方または両方はＡＬＵであること
も可能であり、以下では加算器３２と呼ぶ。加算器３２
は、レジスタファイル３４から入力ＡおよびＢを受け取
り、出力Ｃをレジスタファイル３４に格納する。レジス
タファイル３４は、ディスクリートなレジスタからなる
ことも、当業者に周知のｘおよびｙレジスタならびにア
キュムレータアレイからなることも可能である。加算器
３２からの出力データを格納することに加えて、これら
のレジスタには、１個または複数のアドレスポインタレ
ジスタ４０に接続されたアドレスユニットデコーダ３８
によって、メモリサブシステム３６の特定のアドレスに
格納されたデータをロードすることも可能である。メモ
リからデータを取得することの一部として、アドレスポ
インタを同時にインクリメントするメカニズムが設けら
れる。アドレスポインタに従ってデータをロードし格納
すること、および、利用されるポインタを同時にインク
リメントすることのためのさまざまな構成が当業者に周
知である。同時データ演算およびレジスタロードは、当
業者に周知の手段によって提供され、パイプラインおよ
び並列演算が可能となる。実施例では、加算器３２のデ
ータレジスタおよびデータＩ／Ｏは３２ビット幅であ
り、１６ビットのハイ（上位）およびロー（下位）セグ
メントとしても利用可能である。
【００１７】加算器３２によって実行されるデータフロ
ーおよび演算は、命令デコーダ４４から入力される複数
の制御信号４２によって制御される。本発明によれば、
各加算器３２は、制御信号４２の値に応じて、１つの３
２ビット加減算または２つの１６ビットスプリット加算
もしくは１６ビット減算を実行する。３２ビットまたは
１６ビットの比較は、加算器３２の減算機能を用いて実
行可能である。比較の後に最小値または最大値のいずれ
かを返すとともに、ビタビ加算比較選択の間に用いられ
るトレースバックビットＴを生成することを可能にする
追加ロジックが含められる。これについては後述する。
ーおよび演算は、命令デコーダ４４から入力される複数
の制御信号４２によって制御される。本発明によれば、
各加算器３２は、制御信号４２の値に応じて、１つの３
２ビット加減算または２つの１６ビットスプリット加算
もしくは１６ビット減算を実行する。３２ビットまたは
１６ビットの比較は、加算器３２の減算機能を用いて実
行可能である。比較の後に最小値または最大値のいずれ
かを返すとともに、ビタビ加算比較選択の間に用いられ
るトレースバックビットＴを生成することを可能にする
追加ロジックが含められる。これについては後述する。
【００１８】図６は、加算器３２に入力される制御信号
４２のさまざまな要素を示す図である。制御信号４２
は、通常モード演算またはスプリットモード演算を示す
スプリット信号ビット７０、減算コマンドを実行すべき
ことを示す減算信号ビット７２、比較演算を実行すべき
ことを示す比較信号ビット７４、比較は最小値（イナク
ティブにセット）または最大値（アクティブにセット）
のいずれを返すべきかを示す比較モード信号ビット７
５、および、データ入力ＡおよびＢがどのように処理さ
れるかを制御するデータルーティング信号ビット７６を
含む。
４２のさまざまな要素を示す図である。制御信号４２
は、通常モード演算またはスプリットモード演算を示す
スプリット信号ビット７０、減算コマンドを実行すべき
ことを示す減算信号ビット７２、比較演算を実行すべき
ことを示す比較信号ビット７４、比較は最小値（イナク
ティブにセット）または最大値（アクティブにセット）
のいずれを返すべきかを示す比較モード信号ビット７
５、および、データ入力ＡおよびＢがどのように処理さ
れるかを制御するデータルーティング信号ビット７６を
含む。
【００１９】各加算器３２は、トレースバック信号７８
によってトレースバックシフトレジスタ４６に接続され
る（図３）。トレースバックレジスタ４６は、ユーザが
読み書きすることも可能である。ビタビ演算モード信号
７７がセットされ、比較演算が実行されると、シフトイ
ネーブル信号４３がシフトレジスタ４６に、例えばＡＮ
Ｄゲート７９を通じて入力され、シフトレジスタ４６内
のデータが左シフトされ、生成されたトレースバックビ
ット出力Ｔが最下位ビットとして格納される。好ましく
は、各トレースバックレジスタ４６は１６ビット幅であ
り、従来技術を用いて実装される。代替実施例として
は、トレースバックレジスタ４６は、一度に複数ビット
が「スタッフ」（充填）されるように構成されることも
可能である。本発明によれば、比較演算およびトレース
バックビットスタッフィングは単一サイクルで実行され
る。
によってトレースバックシフトレジスタ４６に接続され
る（図３）。トレースバックレジスタ４６は、ユーザが
読み書きすることも可能である。ビタビ演算モード信号
７７がセットされ、比較演算が実行されると、シフトイ
ネーブル信号４３がシフトレジスタ４６に、例えばＡＮ
Ｄゲート７９を通じて入力され、シフトレジスタ４６内
のデータが左シフトされ、生成されたトレースバックビ
ット出力Ｔが最下位ビットとして格納される。好ましく
は、各トレースバックレジスタ４６は１６ビット幅であ
り、従来技術を用いて実装される。代替実施例として
は、トレースバックレジスタ４６は、一度に複数ビット
が「スタッフ」（充填）されるように構成されることも
可能である。本発明によれば、比較演算およびトレース
バックビットスタッフィングは単一サイクルで実行され
る。
【００２０】各加算器３２は、ビタビ復号に適した演算
のセットを実行するように設定可能である。しかし、主
要な加算器とは別に専用のビタビハードウェアを利用す
る従来技術の解決法とは異なり、各加算器３２は、デュ
アルＭＡＣプロセッサの主要な加算器あるいは算術論理
ユニット（ＡＬＵ）としても用いられる。従って、ここ
では演算のサブセットのみについて説明するが、本発明
によれば、少なくとも１つの加算器３２は、当業者に周
知の標準的なＡＬＵ演算のセットをサポートする。
のセットを実行するように設定可能である。しかし、主
要な加算器とは別に専用のビタビハードウェアを利用す
る従来技術の解決法とは異なり、各加算器３２は、デュ
アルＭＡＣプロセッサの主要な加算器あるいは算術論理
ユニット（ＡＬＵ）としても用いられる。従って、ここ
では演算のサブセットのみについて説明するが、本発明
によれば、少なくとも１つの加算器３２は、当業者に周
知の標準的なＡＬＵ演算のセットをサポートする。
【００２１】各加算器３２の構造および制御シーケンス
の詳細を図４および図５に示す。本発明に関連する制御
のみを詳細に指定しているが、当業者には明らかなよう
に、個々の実施例の要求に従って追加の算術機能を提供
する追加の制御ロジックを容易に追加することが可能で
ある。図６に示した個々の制御信号ビット７０〜７６は
図４では簡潔にするために省略している。
の詳細を図４および図５に示す。本発明に関連する制御
のみを詳細に指定しているが、当業者には明らかなよう
に、個々の実施例の要求に従って追加の算術機能を提供
する追加の制御ロジックを容易に追加することが可能で
ある。図６に示した個々の制御信号ビット７０〜７６は
図４では簡潔にするために省略している。
【００２２】本発明の実施例によれば、各加算器３２
は、２個の加減算サブユニット５０、５０′を有する。
これらのサブユニット５０、５０′は、協調動作してフ
ルモード計算を実行することも、独立に動作して並列ス
プリットモード計算を実行することも可能である。例え
ば、実施例では、サブユニット５０は、２つの１６ビッ
ト加算を同時に実行することも、１つの３２ビット加算
を実行することも可能である。各サブユニット５０、５
０′は、２つのデータ入力６０、６２およびキャリーイ
ン(CARRY IN)ビット６３を受け取り、主データ出力信号
６４およびキャリーアウト(CARRY OUT)信号６６を出力
する。さらに、少なくとも一方のサブユニット５０、５
０′は、符号(SIGN)信号６８出力を備える。
は、２個の加減算サブユニット５０、５０′を有する。
これらのサブユニット５０、５０′は、協調動作してフ
ルモード計算を実行することも、独立に動作して並列ス
プリットモード計算を実行することも可能である。例え
ば、実施例では、サブユニット５０は、２つの１６ビッ
ト加算を同時に実行することも、１つの３２ビット加算
を実行することも可能である。各サブユニット５０、５
０′は、２つのデータ入力６０、６２およびキャリーイ
ン(CARRY IN)ビット６３を受け取り、主データ出力信号
６４およびキャリーアウト(CARRY OUT)信号６６を出力
する。さらに、少なくとも一方のサブユニット５０、５
０′は、符号(SIGN)信号６８出力を備える。
【００２３】スプリットモード演算をサポートするた
め、各加算器３２への入力Ａ、Ｂは、上位および下位セ
グメント（それぞれＡh、ＡLおよびＢh、ＢLで表す。）
に分割される。同様に、出力ＣはＣhとＣLに分割され
る。３２ビットデータ信号の場合、上位セグメントはビ
ット３１〜１６を表し、下位セグメントはビット１５〜
０を表す。従って、２個の３２ビットレジスタは、スプ
リットモード処理中に演算することが可能な４個の１６
ビット値を格納することができる。
め、各加算器３２への入力Ａ、Ｂは、上位および下位セ
グメント（それぞれＡh、ＡLおよびＢh、ＢLで表す。）
に分割される。同様に、出力ＣはＣhとＣLに分割され
る。３２ビットデータ信号の場合、上位セグメントはビ
ット３１〜１６を表し、下位セグメントはビット１５〜
０を表す。従って、２個の３２ビットレジスタは、スプ
リットモード処理中に演算することが可能な４個の１６
ビット値を格納することができる。
【００２４】各サブユニット５０、５０′の入出力信号
は、いくつかの選択回路によりゲーティングされる。こ
れらの選択回路は、マルチプレクサ（ＭＵＸ）５１〜５
６として図示されている。マルチプレクサ５１〜５６
は、データルーティング信号ビット７６によって制御さ
れ、デコードされた命令に従って、処理すべきデータセ
グメントおよび適当な出力を選択する。マルチプレクサ
５１〜５６に対する制御信号はそれぞれＣＴＬ１〜ＣＴ
Ｌ６で表し、これらは、簡単のため別々に識別されてい
る。しかし、当業者には明らかなように、いくつかのマ
ルチプレクサが同じ制御信号を共用することも可能であ
る。
は、いくつかの選択回路によりゲーティングされる。こ
れらの選択回路は、マルチプレクサ（ＭＵＸ）５１〜５
６として図示されている。マルチプレクサ５１〜５６
は、データルーティング信号ビット７６によって制御さ
れ、デコードされた命令に従って、処理すべきデータセ
グメントおよび適当な出力を選択する。マルチプレクサ
５１〜５６に対する制御信号はそれぞれＣＴＬ１〜ＣＴ
Ｌ６で表し、これらは、簡単のため別々に識別されてい
る。しかし、当業者には明らかなように、いくつかのマ
ルチプレクサが同じ制御信号を共用することも可能であ
る。
【００２５】ＭＵＸ５４は、サブユニット５０、５０′
を互いに接続するか、または、スプリットモード演算を
可能にするために用いられる。これらのユニットが結合
されるとき、マルチプレクサ５４は、サブユニット５
０′からのキャリーアウト信号６６をサブユニット５０
のキャリーイン信号６３に接続する。スプリットモード
演算を実行するときには、マルチプレクサ５４は、信号
６５をサブユニット５０のキャリーイン信号６３に接続
する。
を互いに接続するか、または、スプリットモード演算を
可能にするために用いられる。これらのユニットが結合
されるとき、マルチプレクサ５４は、サブユニット５
０′からのキャリーアウト信号６６をサブユニット５０
のキャリーイン信号６３に接続する。スプリットモード
演算を実行するときには、マルチプレクサ５４は、信号
６５をサブユニット５０のキャリーイン信号６３に接続
する。
【００２６】各サブユニット５０、５０′の算術機能は
従来技術を用いて実装される。好ましくは、２の補数減
算を実行することにより、１つのオペランドのすべての
データビットを反転してキャリーインビットを１にセッ
トする。従って、減算が実行されると、サブユニット５
０′のキャリーイン信号６３は１にセットされ、加算の
場合、この信号は０にセットされる。同様に、スプリッ
トモード減算を実行するときには、サブユニット５０の
入力６５は１にセットされる。ここで、図４に示される
ように、キャリーイン信号は、命令デコーダ４４によっ
て生成される減算信号ビット７２によって駆動される。
従来技術を用いて実装される。好ましくは、２の補数減
算を実行することにより、１つのオペランドのすべての
データビットを反転してキャリーインビットを１にセッ
トする。従って、減算が実行されると、サブユニット５
０′のキャリーイン信号６３は１にセットされ、加算の
場合、この信号は０にセットされる。同様に、スプリッ
トモード減算を実行するときには、サブユニット５０の
入力６５は１にセットされる。ここで、図４に示される
ように、キャリーイン信号は、命令デコーダ４４によっ
て生成される減算信号ビット７２によって駆動される。
【００２７】本発明によれば、最小値および最大値比較
演算は、従来技術のように別のハードウェアによってで
はなく、サブユニット５０、５０′の減算機能を利用す
ることによって、実行される。計算された差の符号は符
号信号６８として出力される。符号信号６８および比較
モード信号ビット７５はＸＯＲゲート６９のような排他
的論理和回路によって排他的論理和をとられ、信号７８
を生成する。本発明によれば、この信号は、２つの比較
されるデータ値のいずれが出力に渡されるかを示すとと
もに、ビタビモード信号７７によってビタビ比較選択演
算が示されているときにはトレースバックレジスタ４６
に格納される適切なトレースバックビットを示す。
演算は、従来技術のように別のハードウェアによってで
はなく、サブユニット５０、５０′の減算機能を利用す
ることによって、実行される。計算された差の符号は符
号信号６８として出力される。符号信号６８および比較
モード信号ビット７５はＸＯＲゲート６９のような排他
的論理和回路によって排他的論理和をとられ、信号７８
を生成する。本発明によれば、この信号は、２つの比較
されるデータ値のいずれが出力に渡されるかを示すとと
もに、ビタビモード信号７７によってビタビ比較選択演
算が示されているときにはトレースバックレジスタ４６
に格納される適切なトレースバックビットを示す。
【００２８】例えば、ＡとＢを比較するために、Ａ−Ｂ
を評価する。ＡがＢより小さい場合、結果の符号は負で
あり、符号信号６８は１である。最小値が要求される場
合、比較モード信号ビット７５は０にセットされ、信号
７８は１となる。上記の式３を参照すると、Ａ＝ＰＳ0
＋ｍ0,0でＢ＝ＰＳ1＋ｍ1,0の場合、信号７８の値は正
しいトレースバックビット値も与える。同様に、最大値
が要求される場合、比較モード信号ビット７５は１にセ
ットされるため、信号７８は０となる。
を評価する。ＡがＢより小さい場合、結果の符号は負で
あり、符号信号６８は１である。最小値が要求される場
合、比較モード信号ビット７５は０にセットされ、信号
７８は１となる。上記の式３を参照すると、Ａ＝ＰＳ0
＋ｍ0,0でＢ＝ＰＳ1＋ｍ1,0の場合、信号７８の値は正
しいトレースバックビット値も与える。同様に、最大値
が要求される場合、比較モード信号ビット７５は１にセ
ットされるため、信号７８は０となる。
【００２９】本発明によれば、加算器３２は、提供可能
な基本演算に加えて、ビタビ処理に最適化された６個の
単一サイクル演算を実行するように構成される。その特
殊な命令は、（１）Ａ＋Ｂ、（２）Ａ−Ｂ、（３）Ａh
＋Ｂh；ＡL＋ＢL、（４）Ａh−Ｂh；ＡL−ＢL、（５）
ｃｍｐ（Ａ，Ｂ）、および（６）ｃｍｐ（Ａh，ＡL）で
ある。各コマンドに対する制御信号は図５にまとめられ
ており、３２ビットデータレジスタに関して後述する
が、他のサイズのレジスタ長でも可能である。
な基本演算に加えて、ビタビ処理に最適化された６個の
単一サイクル演算を実行するように構成される。その特
殊な命令は、（１）Ａ＋Ｂ、（２）Ａ−Ｂ、（３）Ａh
＋Ｂh；ＡL＋ＢL、（４）Ａh−Ｂh；ＡL−ＢL、（５）
ｃｍｐ（Ａ，Ｂ）、および（６）ｃｍｐ（Ａh，ＡL）で
ある。各コマンドに対する制御信号は図５にまとめられ
ており、３２ビットデータレジスタに関して後述する
が、他のサイズのレジスタ長でも可能である。
【００３０】Ａ＋Ｂ演算は３２ビット加算である。適当
な命令は、スプリット信号ビット７０、減算信号ビット
７２、および比較信号ビット７４がすべて０になるよう
にデコードされる。サブユニット５０は、この加算の上
位部分Ａh＋Ｂhを実行し、従って、ＭＵＸ５１の制御信
号ＣＴＬ１はＢh入力を選択する。サブユニット５０′
はこの加算の下位部分を実行し、従って、制御信号ＣＴ
Ｌ２およびＣＴＬ３はそれぞれＭＵＸ５２および５３が
ＡLおよびＢLを選択するようにセットされる。これはス
プリットモード演算ではないため、ＭＵＸ５４は、ＣＴ
Ｌ４により、サブユニット５０′のキャリーアウト信号
６６′がサブユニット５０のキャリーイン６３に接続す
るようにセットされる。出力ＭＵＸ５５および５６は、
制御信号ＣＴＬ５、ＣＴＬ６により、データ信号６４、
６４′（すなわち、加算の結果Ｓ 1、Ｓ0）を選択するよ
うにセットされる。データ信号６４、６４′はそれぞ
れ、出力Ｃの上位および下位部分を形成する。Ａ−Ｂ演
算も、減算信号ビット７２がハイ（１）であることを除
いては、同様に実行される。
な命令は、スプリット信号ビット７０、減算信号ビット
７２、および比較信号ビット７４がすべて０になるよう
にデコードされる。サブユニット５０は、この加算の上
位部分Ａh＋Ｂhを実行し、従って、ＭＵＸ５１の制御信
号ＣＴＬ１はＢh入力を選択する。サブユニット５０′
はこの加算の下位部分を実行し、従って、制御信号ＣＴ
Ｌ２およびＣＴＬ３はそれぞれＭＵＸ５２および５３が
ＡLおよびＢLを選択するようにセットされる。これはス
プリットモード演算ではないため、ＭＵＸ５４は、ＣＴ
Ｌ４により、サブユニット５０′のキャリーアウト信号
６６′がサブユニット５０のキャリーイン６３に接続す
るようにセットされる。出力ＭＵＸ５５および５６は、
制御信号ＣＴＬ５、ＣＴＬ６により、データ信号６４、
６４′（すなわち、加算の結果Ｓ 1、Ｓ0）を選択するよ
うにセットされる。データ信号６４、６４′はそれぞ
れ、出力Ｃの上位および下位部分を形成する。Ａ−Ｂ演
算も、減算信号ビット７２がハイ（１）であることを除
いては、同様に実行される。
【００３１】次の２つのコマンドは、並列のスプリット
モード加算および減算である。本実施例によれば、入力
ＡおよびＢの上位セグメントはサブユニット５０によっ
て処理され、入力ＡおよびＢの下位セグメントはサブユ
ニット５０′によって処理される。しかし、他のデータ
セグメント組合せも可能である。スプリットモードの加
減算の場合、入力ＭＵＸ５１、５２、５３、５５および
５６はそれぞれ上記の３２ビット加減算の場合と同様に
制御される。しかし、スプリット信号ビット７０はアク
ティブ（１）であり、これは、ＭＵＸ５４が２個のサブ
ユニット５０、５０′を相互に切断し、代わりに、入力
６５をサブユニット５０のキャリーイン信号６３へルー
ティングすべきことを示す。
モード加算および減算である。本実施例によれば、入力
ＡおよびＢの上位セグメントはサブユニット５０によっ
て処理され、入力ＡおよびＢの下位セグメントはサブユ
ニット５０′によって処理される。しかし、他のデータ
セグメント組合せも可能である。スプリットモードの加
減算の場合、入力ＭＵＸ５１、５２、５３、５５および
５６はそれぞれ上記の３２ビット加減算の場合と同様に
制御される。しかし、スプリット信号ビット７０はアク
ティブ（１）であり、これは、ＭＵＸ５４が２個のサブ
ユニット５０、５０′を相互に切断し、代わりに、入力
６５をサブユニット５０のキャリーイン信号６３へルー
ティングすべきことを示す。
【００３２】残りの２つのコマンドは比較演算であり、
これらは、本発明によれば、ビタビアプリケーションお
よび非ビタビアプリケーションの両方に用いられる。３
２ビット比較ｃｍｐ（Ａ，Ｂ）の場合、マルチプレクサ
５１〜５３は上記のように設定され、サブユニット５
０′のキャリーアウト信号６６はマルチプレクサ５４を
通じてサブユニット５０のキャリーイン入力６３に接続
される。上記のように、比較は減算によって実行される
ため、減算信号ビット７２はアクティブ（１）である。
３２ビット比較の場合、比較の結果および比較モード信
号ビット７５（最小値または最大値のいずれを返すべき
かを示す。）に応じて、出力ＭＵＸ５５はＡhまたはＢh
のいずれかを選択するようにセットされ、ＭＵＸ５６は
ＡLまたはＢLのいずれかを選択するようにセットされ
る。これらの条件はいずれも、上記の信号７８によって
表される。信号７８がロー（０）のとき、データＡが選
択され、そうでないとき、データＢが選択される。１６
ビット比較は３２ビット比較とほぼ同様に実行される。
本実施例によれば、比較はサブユニット５０上で実行さ
れ、スプリット信号ビット７０はアクティブ（１）であ
り、１６ビット減算が実行される。この演算はサブユニ
ット５０′を利用しないため、図４および図５に示すよ
うに、ヌルデータ列入力（ここでは０で示す。）および
ヌルデータ列出力が選択され、余計な（偽）データがシ
ステムから出力されないことを保証する。
これらは、本発明によれば、ビタビアプリケーションお
よび非ビタビアプリケーションの両方に用いられる。３
２ビット比較ｃｍｐ（Ａ，Ｂ）の場合、マルチプレクサ
５１〜５３は上記のように設定され、サブユニット５
０′のキャリーアウト信号６６はマルチプレクサ５４を
通じてサブユニット５０のキャリーイン入力６３に接続
される。上記のように、比較は減算によって実行される
ため、減算信号ビット７２はアクティブ（１）である。
３２ビット比較の場合、比較の結果および比較モード信
号ビット７５（最小値または最大値のいずれを返すべき
かを示す。）に応じて、出力ＭＵＸ５５はＡhまたはＢh
のいずれかを選択するようにセットされ、ＭＵＸ５６は
ＡLまたはＢLのいずれかを選択するようにセットされ
る。これらの条件はいずれも、上記の信号７８によって
表される。信号７８がロー（０）のとき、データＡが選
択され、そうでないとき、データＢが選択される。１６
ビット比較は３２ビット比較とほぼ同様に実行される。
本実施例によれば、比較はサブユニット５０上で実行さ
れ、スプリット信号ビット７０はアクティブ（１）であ
り、１６ビット減算が実行される。この演算はサブユニ
ット５０′を利用しないため、図４および図５に示すよ
うに、ヌルデータ列入力（ここでは０で示す。）および
ヌルデータ列出力が選択され、余計な（偽）データがシ
ステムから出力されないことを保証する。
【００３３】当業者には認識されるように、サブユニッ
ト５０のみを利用する演算ときの偽データの伝搬を防ぐ
別のメカニズムも利用可能である。例えば、ＭＵＸ５５
およびＭＵＸ５６は、ここで説明したコマンドセットを
実装する必要はなく、実際、必要に応じて省略すること
も可能である。また、当業者には認識されるように、ヌ
ルデータ列の代わりに他のデータ入力を与えて別の機能
を提供することも可能である。さらに、出力セレクタＭ
ＵＸ５５およびＭＵＸ５６は、すべての可能なデータ入
力を受け取るように図示されているが（例えば、ＭＵＸ
５５は、Ｓ1、Ａh、ＡL、およびＢhから選択を行
う。）、代替構成としては、これらのデータ出力セレク
タは単に、セレクタＭＵＸ５１、５２、および５３によ
る判定に従ってサブユニット５０、５０′への一部の入
力を受け取ることも可能である。従って、例えば、ＭＵ
Ｘ５５は、サブユニット５０からの出力信号６４または
サブユニット５０への入力信号６０、６２からの選択を
行う。
ト５０のみを利用する演算ときの偽データの伝搬を防ぐ
別のメカニズムも利用可能である。例えば、ＭＵＸ５５
およびＭＵＸ５６は、ここで説明したコマンドセットを
実装する必要はなく、実際、必要に応じて省略すること
も可能である。また、当業者には認識されるように、ヌ
ルデータ列の代わりに他のデータ入力を与えて別の機能
を提供することも可能である。さらに、出力セレクタＭ
ＵＸ５５およびＭＵＸ５６は、すべての可能なデータ入
力を受け取るように図示されているが（例えば、ＭＵＸ
５５は、Ｓ1、Ａh、ＡL、およびＢhから選択を行
う。）、代替構成としては、これらのデータ出力セレク
タは単に、セレクタＭＵＸ５１、５２、および５３によ
る判定に従ってサブユニット５０、５０′への一部の入
力を受け取ることも可能である。従って、例えば、ＭＵ
Ｘ５５は、サブユニット５０からの出力信号６４または
サブユニット５０への入力信号６０、６２からの選択を
行う。
【００３４】次に、本発明による上記のデュアルＭＡＣ
プロセッサ構成を用いたビタビＡＣＳ演算の実行につい
て説明する。ビタビ復号アルゴリズムの初期化および枝
メトリック計算の間、２つのデータ配列がメモリ３６内
に設定される。第１の配列は、現状態値を順に含み、ポ
インタレジスタｐｔ０によってポイントされる。第２の
配列は、計算された枝メトリック値を同じく順に含み、
ポインタｒ０によってポイントされる。これらのポイン
タはいずれも最初に配列内の第１の値をポイントするよ
うにセットされる。初期化はまた、トレースバックシフ
トレジスタ４６へのトレースバックビットスタッフィン
グと、比較が最小値または最大値のいずれの比較演算か
を選択することを可能にするビタビ動作モードビットの
設定を含む。実施例では、メモリサブシステム３６によ
り、２つのデータレジスタ値は、デュアルＭＡＣ演算の
実行とともに単一サイクルでロードされ、現状態および
枝メトリックの値が単一のレジスタに格納されるよう
に、レジスタ長はこれらの２つの値の幅の２倍である。
プロセッサ構成を用いたビタビＡＣＳ演算の実行につい
て説明する。ビタビ復号アルゴリズムの初期化および枝
メトリック計算の間、２つのデータ配列がメモリ３６内
に設定される。第１の配列は、現状態値を順に含み、ポ
インタレジスタｐｔ０によってポイントされる。第２の
配列は、計算された枝メトリック値を同じく順に含み、
ポインタｒ０によってポイントされる。これらのポイン
タはいずれも最初に配列内の第１の値をポイントするよ
うにセットされる。初期化はまた、トレースバックシフ
トレジスタ４６へのトレースバックビットスタッフィン
グと、比較が最小値または最大値のいずれの比較演算か
を選択することを可能にするビタビ動作モードビットの
設定を含む。実施例では、メモリサブシステム３６によ
り、２つのデータレジスタ値は、デュアルＭＡＣ演算の
実行とともに単一サイクルでロードされ、現状態および
枝メトリックの値が単一のレジスタに格納されるよう
に、レジスタ長はこれらの２つの値の幅の２倍である。
【００３５】以下の説明では、畳込み符号器は、メトリ
ックに関してｍ1,0＝−ｍ0,0という性質を有するクラス
のものであると仮定する。従って、式２ａ、式５ａ、お
よび式６ａを用いる。しかし、当業者には認識されるよ
うに、この説明はこのクラスに限定されるものではな
く、上記の式２、式５、および式６を実装する同様のデ
ータ演算列は、より一般的な符号器からのデータをデコ
ードするように容易に選択することができる。
ックに関してｍ1,0＝−ｍ0,0という性質を有するクラス
のものであると仮定する。従って、式２ａ、式５ａ、お
よび式６ａを用いる。しかし、当業者には認識されるよ
うに、この説明はこのクラスに限定されるものではな
く、上記の式２、式５、および式６を実装する同様のデ
ータ演算列は、より一般的な符号器からのデータをデコ
ードするように容易に選択することができる。
【００３６】ＡＣＳアルゴリズムの最初に、データパイ
プラインも初期化しなければならない。ａ４レジスタに
は最初の２つの現状態コストＰＳ０およびＰＳ１をプリ
ロードし、ｙレジスタには最初の２つの枝メトリック値
ｍ０およびｍ１をプリロードし、これに応じてポインタ
をインクリメントする。これは、コマンド ａ４＝＊ｐｔ０＋＋； ｙ＝＊ｒ０＋＋ によって表される。「＊」は間接ロードを示す。例え
ば、レジスタａ４に、ｐｔ０によってポイントされるメ
モリ位置の内容をロードした後、ｐｔ０内のアドレスを
インクリメントする。
プラインも初期化しなければならない。ａ４レジスタに
は最初の２つの現状態コストＰＳ０およびＰＳ１をプリ
ロードし、ｙレジスタには最初の２つの枝メトリック値
ｍ０およびｍ１をプリロードし、これに応じてポインタ
をインクリメントする。これは、コマンド ａ４＝＊ｐｔ０＋＋； ｙ＝＊ｒ０＋＋ によって表される。「＊」は間接ロードを示す。例え
ば、レジスタａ４に、ｐｔ０によってポイントされるメ
モリ位置の内容をロードした後、ｐｔ０内のアドレスを
インクリメントする。
【００３７】初期化が完了した後、上記の式１および式
２ａが単一サイクルのパイプライン化された命令として
実行される。これは、以下の演算を並列に実行する。 ａ０h＝ａ４ｈ＋ｙｈ； ａ１h＝ａ４ｈ−ｙｈ； ｙ＝＊ｒ０＋＋ ａ０L＝ａ４ｌ＋ｙｌ； ａ１L＝ａ４ｌ−ｙｌ； ａ４＝＊ｐｔ０＋＋ これらの２つの加算は、アキュムレータａ４およびレジ
スタｙを入力として用い、アキュムレータａ０を出力と
して用いて、２つの加算器３２のうちの一方において１
６ビットスプリット加算として実行される。その結果、
ａ０h＝ＰＳ０＋ｍ００およびａ０L＝ＰＳ１＋ｍ１０と
なり、これは上記の式１と等価である。２つの減算は、
アキュムレータａ１を出力として用いて、他方の加算器
３２上での１６ビットスプリット減算として実行され
る。その結果、ａ１h＝ＰＳ０−ｍ００およびａ１L＝Ｐ
Ｓ１−ｍ１０となり、これは上記の式２と等価である。
さらに、次の２つの現状態コストおよび枝メトリックも
またフェっ値され、ｙ＝ｍ２１、ｍ３１、および、ａ４
＝ＰＳ２，ＰＳ３とされる。こうして、パイプラインが
初期化されると、ビタビ加算は単一サイクルで実行可能
となる。
２ａが単一サイクルのパイプライン化された命令として
実行される。これは、以下の演算を並列に実行する。 ａ０h＝ａ４ｈ＋ｙｈ； ａ１h＝ａ４ｈ−ｙｈ； ｙ＝＊ｒ０＋＋ ａ０L＝ａ４ｌ＋ｙｌ； ａ１L＝ａ４ｌ−ｙｌ； ａ４＝＊ｐｔ０＋＋ これらの２つの加算は、アキュムレータａ４およびレジ
スタｙを入力として用い、アキュムレータａ０を出力と
して用いて、２つの加算器３２のうちの一方において１
６ビットスプリット加算として実行される。その結果、
ａ０h＝ＰＳ０＋ｍ００およびａ０L＝ＰＳ１＋ｍ１０と
なり、これは上記の式１と等価である。２つの減算は、
アキュムレータａ１を出力として用いて、他方の加算器
３２上での１６ビットスプリット減算として実行され
る。その結果、ａ１h＝ＰＳ０−ｍ００およびａ１L＝Ｐ
Ｓ１−ｍ１０となり、これは上記の式２と等価である。
さらに、次の２つの現状態コストおよび枝メトリックも
またフェっ値され、ｙ＝ｍ２１、ｍ３１、および、ａ４
＝ＰＳ２，ＰＳ３とされる。こうして、パイプラインが
初期化されると、ビタビ加算は単一サイクルで実行可能
となる。
【００３８】比較選択演算は、次の１６ビット比較演算
を並列に実行する単一サイクル命令として実行される。 ａ２＝ｃｍｐ（ａ０h，ａ０L） ａ３＝ｃｍｐ（ａ１h，ａ１L） １つの比較演算が各加算器３２上で実行される。ビタビ
モードビットが選択されているため、生成されるトレー
スバックビットは自動的にトレースバックレジスタ４６
にシフトされる。最小値比較が選択されている場合、こ
の演算の結果は次のようになる。 ａ２＝ｍｉｎ（ＰＳ０＋ｍ００，ＰＳ１＋ｍ１０）：ＮＳ０； ａｒ０＝ａ ｒ０＜＜１， ａｒ０［０］＝ｓｉｇｎ＿ｏｆ（ａ０h−ａ０L）：ＴＢ０ ａ３＝ｍｉｎ（ＰＳ０−ｍ００，ＰＳ１−ｍ１０）：ＮＳ８； ａｒ１＝ａ ｒ１＜＜１， ａｒ１［０］＝ｓｉｇｎ＿ｏｆ（ａ１h−ａ１L）：ＴＢ８ ただし、ａｒ０およびａｒ１は、２つのトレースバック
レジスタ４６であり、「＜＜１」は、この記号の前のレ
ジスタの１ビット左シフトを表す。最大値比較が選択さ
れている場合、この演算の結果は次のようになる。 ａ２＝ｍａｘ（ＰＳ０＋ｍ００，ＰＳ１＋ｍ１０）：ＮＳ０； ａｒ０＝ａ ｒ０＜＜１， ａｒ０［０］＝ｓｉｇｎ＿ｏｆ（ａ０h−ａ０L）：ＴＢ０ ａ３＝ｍａｘ（ＰＳ０−ｍ００，ＰＳ１−ｍ１０）：ＮＳ８； ａｒ１＝ａ ｒ１＜＜１， ａｒ１［０］＝ｓｉｇｎ＿ｏｆ（ａ１h−ａ１L）：ＴＢ８
を並列に実行する単一サイクル命令として実行される。 ａ２＝ｃｍｐ（ａ０h，ａ０L） ａ３＝ｃｍｐ（ａ１h，ａ１L） １つの比較演算が各加算器３２上で実行される。ビタビ
モードビットが選択されているため、生成されるトレー
スバックビットは自動的にトレースバックレジスタ４６
にシフトされる。最小値比較が選択されている場合、こ
の演算の結果は次のようになる。 ａ２＝ｍｉｎ（ＰＳ０＋ｍ００，ＰＳ１＋ｍ１０）：ＮＳ０； ａｒ０＝ａ ｒ０＜＜１， ａｒ０［０］＝ｓｉｇｎ＿ｏｆ（ａ０h−ａ０L）：ＴＢ０ ａ３＝ｍｉｎ（ＰＳ０−ｍ００，ＰＳ１−ｍ１０）：ＮＳ８； ａｒ１＝ａ ｒ１＜＜１， ａｒ１［０］＝ｓｉｇｎ＿ｏｆ（ａ１h−ａ１L）：ＴＢ８ ただし、ａｒ０およびａｒ１は、２つのトレースバック
レジスタ４６であり、「＜＜１」は、この記号の前のレ
ジスタの１ビット左シフトを表す。最大値比較が選択さ
れている場合、この演算の結果は次のようになる。 ａ２＝ｍａｘ（ＰＳ０＋ｍ００，ＰＳ１＋ｍ１０）：ＮＳ０； ａｒ０＝ａ ｒ０＜＜１， ａｒ０［０］＝ｓｉｇｎ＿ｏｆ（ａ０h−ａ０L）：ＴＢ０ ａ３＝ｍａｘ（ＰＳ０−ｍ００，ＰＳ１−ｍ１０）：ＮＳ８； ａｒ１＝ａ ｒ１＜＜１， ａｒ１［０］＝ｓｉｇｎ＿ｏｆ（ａ１h−ａ１L）：ＴＢ８
【００３９】これは上記の式３、式４、式５ａ、および
式６ａと等価である。こうして、ビタビ比較選択演算は
単一サイクルで実行可能となる。こうして、２つのパス
メトリックに対する１回のＡＣＳ計算は、本発明による
デュアルＭＡＣプロセッサによって、２マシンサイクル
で実行可能である。
式６ａと等価である。こうして、ビタビ比較選択演算は
単一サイクルで実行可能となる。こうして、２つのパス
メトリックに対する１回のＡＣＳ計算は、本発明による
デュアルＭＡＣプロセッサによって、２マシンサイクル
で実行可能である。
【００４０】
【発明の効果】以上述べたごとく、本発明によれば、ビ
タビ復号アルゴリズムを実行するプロセッサにおいて、
比較演算およびトレースバックビットスタッフィングは
同時並行して単一サイクルで実行される。また、比較選
択演算に、主要な加算器や算術論理ユニットとは別の専
用比較器ユニットを用いる必要がない。
タビ復号アルゴリズムを実行するプロセッサにおいて、
比較演算およびトレースバックビットスタッフィングは
同時並行して単一サイクルで実行される。また、比較選
択演算に、主要な加算器や算術論理ユニットとは別の専
用比較器ユニットを用いる必要がない。
【図１】代表的なデュアルＭＡＣプロセッサのブロック
図である。
図である。
【図２】ビタビバタフライの説明図である。
【図３】本発明によるデュアルＭＡＣプロセッサの累算
部分のブロック図である。
部分のブロック図である。
【図４】図３の加減算ユニットのブロック図である。
【図５】図４のロジックに対する最小コマンドセットお
よび関連する制御ビットの表の図である。
よび関連する制御ビットの表の図である。
【図６】図３の加算器／減算器ユニットの制御信号の図
である。
である。
１０ デュアルＭＡＣプロセッサ １２ プロセッサ １３ ｘまたはｙ（入力）レジスタ １４ ２入力乗算器 １６ 積レジスタ １８ 加算器 ２０ アキュムレータレジスタ ３０ デュアルＭＡＣプロセッサ ３２ 加算器 ３４ レジスタファイル ３６ メモリサブシステム ３８ アドレスユニットデコーダ ４０ アドレスポインタレジスタ ４２ 制御信号 ４３ シフトイネーブル信号 ４４ 命令デコーダ ４６ トレースバックシフトレジスタ ５０、５０′ 加減算サブユニット ５１ マルチプレクサ（ＭＵＸ） ５２ マルチプレクサ（ＭＵＸ） ５３ マルチプレクサ（ＭＵＸ） ５４ マルチプレクサ（ＭＵＸ） ５５ マルチプレクサ（ＭＵＸ） ５６ マルチプレクサ（ＭＵＸ） ６０ データ入力 ６２ データ入力 ６３ キャリーインビット ６４ 主データ出力信号 ６６ キャリーアウト信号 ６８ 符号信号 ７０ スプリット信号ビット ７２ 減算信号ビット ７４ 比較信号ビット ７５ 比較モード信号ビット ７６ データルーティング信号ビット ７７ ビタビ演算モード信号 ７８ トレースバック信号 ７９ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 シヴァナンド シマナパリー アメリカ合衆国，18103 ペンシルヴァニ ア，アレンタウン，フェルノール ストリ ート 2908，アパートメント ナンバーエ ー−16
Claims (17)
- 【請求項１】 複数のアキュムレータと、該アキュムレ
ータに接続された複数のデータレジスタを有し、自動ビ
タビトレースバックビット格納機能を有する並列算術論
理プロセッサにおいて、各アキュムレータは、 第１および第２のデータ入力ならびに１つのデータ出力
を有し、複数の制御信号に応じて該データ入力の加算、
減算および比較の演算を行う手段を有し、該比較演算の
結果に依存する値を有するトレースバック出力を有する
加算器と、 前記トレースバック出力を受け取り、切り替えシフト手
段を有するトレースバックシフトレジスタとを有し、 前記切り替えシフト手段にはビタビモード信号が接続さ
れ、 前記ビタビモード信号がアクティブのときに前記比較演
算が実行された場合、前記トレースバック出力が前記ト
レースバックシフトレジスタにシフトされることを特徴
とする、自動ビタビトレースバックビット格納機能を有
する並列算術論理プロセッサ。 - 【請求項２】 前記制御信号は、現在の加算器の計算が
加算または減算のいずれであるかを示す減算信号と、現
在の加算器の計算が比較演算であるかどうかを示す比較
信号とを含み、 前記第１データ入力は、第１上位入力セグメントおよび
第１下位入力セグメントを有し、前記第２データ入力
は、第２上位入力セグメントおよび第２下位入力セグメ
ントを有し、前記データ出力は、上位出力セグメントお
よび下位出力セグメントを有し、 各加算器は、第１加算器部分および第２加算器部分を有
し、各加算器部分は、複数のデータ入力セグメントの加
算および減算を行う手段を有し、キャリーイン信号およ
び前記減算信号を受け取り、キャリーアウト信号および
データ出力セグメントを生成し、 前記第１加算器部分は、第１および第２の部分入力を受
け取り、前記上位出力セグメントおよび符号信号を生成
し、該上位出力セグメントは、前記減算信号がイナクテ
ィブのときは前記第１部分入力と第２部分入力の和であ
り、前記減算信号がアクティブのときは前記第１部分入
力から第２部分入力を引いた差であり、該差が負のとき
前記符号信号がアクティブとなり、 前記第２加算器部分は、第３および第４の部分入力を受
け取り、前記下位出力セグメントおよびキャリーアウト
信号を生成し、前記下位出力セグメントは、前記減算信
号がイナクティブのときは前記第３部分入力と第４部分
入力の和であり、前記減算信号がアクティブのときは前
記第３部分入力から第４部分入力を引いた差であり、 各加算器には、前記比較演算が最小値演算または最大値
演算のいずれであるかを示す比較モード信号が接続さ
れ、 各加算器は、さらに、 前記符号信号および前記比較モード信号を受け取り前記
トレースバック出力を生成する排他的論理和回路と、 前記比較信号および前記トレースバック出力に応じて、
前記上位出力セグメント、前記第１部分入力、および前
記第２部分入力のうちの１つを前記上位出力セグメント
として選択する第１出力選択手段と、 前記比較信号および前記トレースバック出力に応じて、
前記下位出力セグメント、前記第３部分入力、および前
記第４部分入力のうちの１つを前記下位出力セグメント
として選択する第２出力選択手段とを有することを特徴
とする請求項１に記載のプロセッサ。 - 【請求項３】 前記制御信号は、さらに、スプリット信
号を含み、 前記加算器は、さらに、前記第１加算器部分と前記第２
加算器部分を選択的に接続するスプリット選択手段を有
し、 前記スプリット信号がイナクティブのとき、前記第２加
算器部分からの前記キャリーアウト信号が前記第１加算
器部分の前記キャリーイン信号に接続され、 前記スプリット信号がアクティブのとき、別のキャリー
イン信号が前記第１の加算器部分の前記キャリーイン信
号に接続されることを特徴とする請求項２に記載のプロ
セッサ。 - 【請求項４】 前記別のキャリーイン信号は前記減算信
号に等しいことを特徴とする請求項３に記載のプロセッ
サ。 - 【請求項５】 前記第１加算器部分は前記第１上位入力
セグメントを前記第１部分入力として受け取るととも
に、前記第１下位入力セグメントおよび前記第２下位入
力セグメントのうちの一方を選択的に前記第２部分入力
として受け取り、 前記第２加算器部分は前記第１下位入力セグメントおよ
びヌルデータ列のうちの一方を選択的に前記第３部分入
力として受け取るとともに、前記第２下位入力セグメン
トおよび前記ヌルデータ列のうちの一方を選択的に前記
第４部分入力として受け取ることを特徴とする請求項２
に記載のプロセッサ。 - 【請求項６】 自動ビタビトレースバックビット格納機
能を有するデュアル積和プロセッサを含む集積回路にお
いて、該プロセッサは、 ２個の積和処理要素と、 前記処理要素に接続された複数のデータレジスタとを有
し、 各処理要素は、 前記データレジスタに接続された乗算器と、 前記データレジスタから複数のデータ入力を受け取り、
前記データレジスタのうちの少なくとも１つに接続され
た累算出力を生成するアキュムレータとを有し、 前記アキュムレータは、 第１および第２のデータ入力ならびに１つのデータ出力
を有し、複数の制御信号に応じて該データ入力の加算、
減算および比較の演算を行う手段を有し、該比較演算の
結果に依存する値を有するトレースバック出力を有する
加算器と、 前記トレースバック出力を受け取り、切り替えシフト手
段を有するトレースバックシフトレジスタとを有し、 前記切り替えシフト手段にはビタビモード信号が接続さ
れ、 前記ビタビモード信号がアクティブのときに前記比較演
算が実行された場合、前記トレースバック出力が前記ト
レースバックシフトレジスタにシフトされることを特徴
とする、自動ビタビトレースバックビット格納機能を有
するデュアル積和プロセッサを含む集積回路。 - 【請求項７】 前記制御信号は、現在の加算器の計算が
加算または減算のいずれであるかを示す減算信号と、現
在の加算器の計算が比較演算であるかどうかを示す比較
信号とを含み、 前記第１データ入力は、第１上位入力セグメントおよび
第１下位入力セグメントを有し、前記第２データ入力
は、第２上位入力セグメントおよび第２下位入力セグメ
ントを有し、前記データ出力は、上位出力セグメントお
よび下位出力セグメントを有し、 各加算器は、第１加算器部分および第２加算器部分を有
し、各加算器部分は、複数のデータ入力セグメントの加
算および減算を行う手段を有し、キャリーイン信号およ
び前記減算信号を受け取り、キャリーアウト信号および
データ出力セグメントを生成し、 前記第１加算器部分は、第１および第２の部分入力を受
け取り、前記上位出力セグメントおよび符号信号を生成
し、該上位出力セグメントは、前記減算信号がイナクテ
ィブのときは前記第１部分入力と第２部分入力の和であ
り、前記減算信号がアクティブのときは前記第１部分入
力から第２部分入力を引いた差であり、該差が負のとき
前記符号信号がアクティブとなり、 前記第２加算器部分は、第３および第４の部分入力を受
け取り、前記下位出力セグメントおよびキャリーアウト
信号を生成し、前記下位出力セグメントは、前記減算信
号がイナクティブのときは前記第３部分入力と第４部分
入力の和であり、前記減算信号がアクティブのときは前
記第３部分入力から第４部分入力を引いた差であり、 各加算器には、前記比較演算が最小値演算または最大値
演算のいずれであるかを示す比較モード信号が接続さ
れ、 各加算器は、さらに、 前記符号信号および前記比較モード信号を受け取り前記
トレースバック出力を生成する排他的論理和回路と、 前記比較信号および前記トレースバック出力に応じて、
前記上位出力セグメント、前記第１部分入力、および前
記第２部分入力のうちの１つを前記上位出力セグメント
として選択する第１出力選択手段と、 前記比較信号および前記トレースバック出力に応じて、
前記下位出力セグメント、前記第３部分入力、および前
記第４部分入力のうちの１つを前記下位出力セグメント
として選択する第２出力選択手段とを有することを特徴
とする請求項６に記載の集積回路。 - 【請求項８】 前記制御信号は、さらに、スプリット信
号を含み、 前記加算器は、さらに、前記第１加算器部分と前記第２
加算器部分を選択的に接続するスプリット選択手段を有
し、 前記スプリット信号がイナクティブのとき、前記第２加
算器部分からの前記キャリーアウト信号が前記第１加算
器部分の前記キャリーイン信号に接続され、 前記スプリット信号がアクティブのとき、別のキャリー
イン信号が前記第１の加算器部分の前記キャリーイン信
号に接続されることを特徴とする請求項７に記載の集積
回路。 - 【請求項９】 前記別のキャリーイン信号は前記減算信
号に等しいことを特徴とする請求項８に記載の集積回
路。 - 【請求項１０】 前記第１加算器部分は前記第１上位入
力セグメントを前記第１部分入力として受け取るととも
に、前記第１下位入力セグメントおよび前記第２下位入
力セグメントのうちの一方を選択的に前記第２部分入力
として受け取り、 前記第２加算器部分は前記第１下位入力セグメントおよ
びヌルデータ列のうちの一方を選択的に前記第３部分入
力として受け取るとともに、前記第２下位入力セグメン
トおよび前記ヌルデータ列のうちの一方を選択的に前記
第４部分入力として受け取ることを特徴とする請求項７
に記載の集積回路。 - 【請求項１１】 ビタビ比較選択演算を実行するのと並
行してビタビトレースバックビットを格納する方法にお
いて、 （ａ）比較選択演算が最小値または最大値のいずれを返
すべきかを示す比較モード信号を提供するステップと、 （ｂ）事前に計算された第１および第２のパスメトリッ
ク値を提供するステップと、 （ｃ）前記第２パスメトリック値を前記第１パスメトリ
ック値から減算した差を求め、該差が０より小さいとき
に符号ビットをアクティブにし、該差が０以上のときに
符号ビットをイナクティブにするステップと、 （ｄ）前記符号ビットと前記比較モードビットの排他的
論理和としてトレースバック選択ビットを生成するステ
ップと、 （ｅ）前記トレースバック選択ビットの値に従って前記
第１パスメトリック値および前記第２パスメトリック値
のうちの一方を選択するステップと、 （ｆ）選択されたパスメトリック値を前記比較選択演算
の結果として出力するステップと、 （ｇ）前記ステップｆと並行して、前記トレースバック
選択ビットをトレースバックシフトレジスタにシフトす
るステップとからなることを特徴とする、ビタビ比較選
択演算を実行するのと並行してビタビトレースバックビ
ットを格納する方法。 - 【請求項１２】 前記方法はさらに、ビタビモードビッ
ト信号を提供するステップを有し、前記ステップｇは、
該ビタビモードビット信号がアクティブのときにのみ実
行されることを特徴とする請求項１１に記載の方法。 - 【請求項１３】 自動ビタビトレースバックビット格納
機能を有する算術論理プロセッサにおいて、該プロセッ
サは、 第１および第２のデータ入力ならびに１つのデータ出力
を有し、複数の制御信号に応じて該データ入力の加算、
減算および比較の演算を行う手段を有し、該比較演算の
結果に依存する値を有するトレースバック出力を有する
加算器と、 前記トレースバック出力を受け取り、切り替えシフト手
段を有するトレースバックシフトレジスタとを有し、 前記切り替えシフト手段にはビタビモード信号が接続さ
れ、 前記ビタビモード信号がアクティブのときに前記比較演
算が実行された場合、前記トレースバック出力が前記ト
レースバックシフトレジスタにシフトされることを特徴
とする、自動ビタビトレースバックビット格納機能を有
する算術論理プロセッサ。 - 【請求項１４】 前記制御信号は、現在の加算器の計算
が加算または減算のいずれであるかを示す減算信号と、
現在の加算器の計算が比較演算であるかどうかを示す比
較信号とを含み、 前記第１データ入力は、第１上位入力セグメントおよび
第１下位入力セグメントを有し、前記第２データ入力
は、第２上位入力セグメントおよび第２下位入力セグメ
ントを有し、前記データ出力は、上位出力セグメントお
よび下位出力セグメントを有し、 前記加算器は、第１加算器部分および第２加算器部分を
有し、各加算器部分は、複数のデータ入力セグメントの
加算および減算を行う手段を有し、キャリーイン信号お
よび前記減算信号を受け取り、キャリーアウト信号およ
びデータ出力セグメントを生成し、 前記第１加算器部分は、第１および第２の部分入力を受
け取り、前記上位出力セグメントおよび符号信号を生成
し、該上位出力セグメントは、前記減算信号がイナクテ
ィブのときは前記第１部分入力と第２部分入力の和であ
り、前記減算信号がアクティブのときは前記第１部分入
力から第２部分入力を引いた差であり、該差が負のとき
前記符号信号がアクティブとなり、 前記第２加算器部分は、第３および第４の部分入力を受
け取り、前記下位出力セグメントおよびキャリーアウト
信号を生成し、前記下位出力セグメントは、前記減算信
号がイナクティブのときは前記第３部分入力と第４部分
入力の和であり、前記減算信号がアクティブのときは前
記第３部分入力から第４部分入力を引いた差であり、 各加算器には、前記比較演算が最小値演算または最大値
演算のいずれであるかを示す比較モード信号が接続さ
れ、 各加算器は、さらに、 前記符号信号および前記比較モード信号を受け取り前記
トレースバック出力を生成する排他的論理和回路と、 前記比較信号および前記トレースバック出力に応じて、
前記上位出力セグメント、前記第１部分入力、および前
記第２部分入力のうちの１つを前記上位出力セグメント
として選択する第１出力選択手段と、 前記比較信号および前記トレースバック出力に応じて、
前記下位出力セグメント、前記第３部分入力、および前
記第４部分入力のうちの１つを前記下位出力セグメント
として選択する第２出力選択手段とを有することを特徴
とする請求項１３に記載のプロセッサ。 - 【請求項１５】 前記制御信号は、さらに、スプリット
信号を含み、 前記加算器は、さらに、前記第１加算器部分と前記第２
加算器部分を選択的に接続するスプリット選択手段を有
し、 前記スプリット信号がイナクティブのとき、前記第２加
算器部分からの前記キャリーアウト信号が前記第１加算
器部分の前記キャリーイン信号に接続され、 前記スプリット信号がアクティブのとき、別のキャリー
イン信号が前記第１の加算器部分の前記キャリーイン信
号に接続されることを特徴とする請求項１４に記載のプ
ロセッサ。 - 【請求項１６】 前記別のキャリーイン信号は前記減算
信号に等しいことを特徴とする請求項１５に記載のプロ
セッサ。 - 【請求項１７】 前記第１加算器部分は前記第１上位入
力セグメントを前記第１部分入力として受け取るととも
に、前記第１下位入力セグメントおよび前記第２下位入
力セグメントのうちの一方を選択的に前記第２部分入力
として受け取り、 前記第２加算器部分は前記第１下位入力セグメントおよ
びヌルデータ列のうちの一方を選択的に前記第３部分入
力として受け取るとともに、前記第２下位入力セグメン
トおよび前記ヌルデータ列のうちの一方を選択的に前記
第４部分入力として受け取ることを特徴とする請求項１
４に記載のプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/970,921 US5987490A (en) | 1997-11-14 | 1997-11-14 | Mac processor with efficient Viterbi ACS operation and automatic traceback store |
| US08/970921 | 1997-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261426A true JPH11261426A (ja) | 1999-09-24 |
| JP3358996B2 JP3358996B2 (ja) | 2002-12-24 |
Family
ID=25517710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31709798A Expired - Fee Related JP3358996B2 (ja) | 1997-11-14 | 1998-11-09 | 自動ビタビトレースバックビット格納機能を有する並列算術論理プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5987490A (ja) |
| EP (1) | EP0917295A3 (ja) |
| JP (1) | JP3358996B2 (ja) |
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- 1998-11-09 JP JP31709798A patent/JP3358996B2/ja not_active Expired - Fee Related
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| JP3358996B2 (ja) | 2002-12-24 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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