JPH0737993A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0737993A JPH0737993A JP5179433A JP17943393A JPH0737993A JP H0737993 A JPH0737993 A JP H0737993A JP 5179433 A JP5179433 A JP 5179433A JP 17943393 A JP17943393 A JP 17943393A JP H0737993 A JPH0737993 A JP H0737993A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- type source
- channel
- mis transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＮチャネルＭＩＳトランジスタとＰ
チャネルＭＩＳトランジスタとを備え、低温で動作させ
る半導体装置において、チャネル長の短い高密度・高集
積の場合においても高速動作することができる半導体装
置及びその製造方法を提供することを目的とする。 【構成】ｐ型ウェル１２及びｎ型ウェル１４上に、ゲー
ト酸化膜２２、３２を介して幅０．２μｍのゲート電極
２４、３４が形成され、これらの側壁には幅５０ｎｍの
サイドウォール２６及び幅１００ｎｍのサイドウォール
３６がそれぞれ形成されている。ＮチャネルＭＯＳトラ
ンジスタ４０のゲート電極２４とｎ+ 型ソース・ドレイ
ン領域１８ａ、１８ｂとの重複部分及びＰチャネルＭＯ
Ｓトランジスタ４２のゲート電極３４とｐ+ 型ソース・
ドレイン領域２８ａ、２８ｂとの重複部分のチャネル長
方向の長さは、非常に短く、かつ両者がほぼ等しい。
チャネルＭＩＳトランジスタとを備え、低温で動作させ
る半導体装置において、チャネル長の短い高密度・高集
積の場合においても高速動作することができる半導体装
置及びその製造方法を提供することを目的とする。 【構成】ｐ型ウェル１２及びｎ型ウェル１４上に、ゲー
ト酸化膜２２、３２を介して幅０．２μｍのゲート電極
２４、３４が形成され、これらの側壁には幅５０ｎｍの
サイドウォール２６及び幅１００ｎｍのサイドウォール
３６がそれぞれ形成されている。ＮチャネルＭＯＳトラ
ンジスタ４０のゲート電極２４とｎ+ 型ソース・ドレイ
ン領域１８ａ、１８ｂとの重複部分及びＰチャネルＭＯ
Ｓトランジスタ４２のゲート電極３４とｐ+ 型ソース・
ドレイン領域２８ａ、２８ｂとの重複部分のチャネル長
方向の長さは、非常に短く、かつ両者がほぼ等しい。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に低温で動作させるＮチャネルＭＩＳ
（Metal Insulator Semiconductor ）トランジスタとＰ
チャネルＭＩＳトランジスタとを備えたＣＭＩＳ（Comp
lementary MIS ）トランジスタ及びその製造方法に関す
る。
方法に係り、特に低温で動作させるＮチャネルＭＩＳ
（Metal Insulator Semiconductor ）トランジスタとＰ
チャネルＭＩＳトランジスタとを備えたＣＭＩＳ（Comp
lementary MIS ）トランジスタ及びその製造方法に関す
る。
【０００２】ＣＭＩＳトランジスタ、特にＣＭＯＳ（Co
mplementary Metal Oxide Semiconductor ）トランジス
タは、その低消費電力性からＬＳＩデバイスの中でも重
要性が高いものである。従って、その高速・高集積のＬ
ＳＩ回路の実現のため、ＭＯＳトランジスタの微細化が
進められている。ところで、ＭＯＳトランジスタの微細
化に伴う内部電界の増大は、低電源電圧化を図ることに
より緩和されてきたが、十分なオン／オフ比をとるため
には、閾値が一定の電圧以上であることが要求される。
このため、ＭＩＳトランジスタの微細化を進めても、一
定のチャネル長以下になると高速化を進めることができ
なくなる。
mplementary Metal Oxide Semiconductor ）トランジス
タは、その低消費電力性からＬＳＩデバイスの中でも重
要性が高いものである。従って、その高速・高集積のＬ
ＳＩ回路の実現のため、ＭＯＳトランジスタの微細化が
進められている。ところで、ＭＯＳトランジスタの微細
化に伴う内部電界の増大は、低電源電圧化を図ることに
より緩和されてきたが、十分なオン／オフ比をとるため
には、閾値が一定の電圧以上であることが要求される。
このため、ＭＩＳトランジスタの微細化を進めても、一
定のチャネル長以下になると高速化を進めることができ
なくなる。
【０００３】一方、ＭＯＳトランジスタを液体窒素温度
付近の低温で動作させると、サブスレッショルド特性の
改善や、キャリア移動度、飽和速度の向上が生じるた
め、さらなる低電源電圧化・高速化が可能となる。ま
た、ＣＭＯＳにとっての大きな弱点であるラッチアップ
が発生しない等の利点もある。従って、低温動作ＣＭＯ
Ｓトランジスタは、将来の高速・高集積のＬＳＩ回路と
して大きな期待が掛けられている。
付近の低温で動作させると、サブスレッショルド特性の
改善や、キャリア移動度、飽和速度の向上が生じるた
め、さらなる低電源電圧化・高速化が可能となる。ま
た、ＣＭＯＳにとっての大きな弱点であるラッチアップ
が発生しない等の利点もある。従って、低温動作ＣＭＯ
Ｓトランジスタは、将来の高速・高集積のＬＳＩ回路と
して大きな期待が掛けられている。
【０００４】
【従来の技術】従来のＣＭＯＳトランジスタの製造方法
の概略を説明する（M.Kakumu, et al.,IEEE Trans. Ele
ctron Devices, ED-39, pp370, 1992 参照）。まず、半
導体基板表面のＮチャネルＭＯＳトランジスタ形成予定
領域及びＰチャネルＭＯＳトランジスタ形成予定領域
に、それぞれ不純物濃度の低いｐ型ウェル及びｎ型ウェ
ルを選択的に形成した後、これらｐ型ウェル及びｎ型ウ
ェル上にゲート酸化膜を介して第１及び第２のゲート電
極をそれぞれ形成する。続いて、全面に絶縁層を堆積し
た後、異方性エッチングを行い、第１及び第２のゲート
電極側壁に絶縁層からなる第１及び第２のサイドウォー
ルをそれぞれ形成する。
の概略を説明する（M.Kakumu, et al.,IEEE Trans. Ele
ctron Devices, ED-39, pp370, 1992 参照）。まず、半
導体基板表面のＮチャネルＭＯＳトランジスタ形成予定
領域及びＰチャネルＭＯＳトランジスタ形成予定領域
に、それぞれ不純物濃度の低いｐ型ウェル及びｎ型ウェ
ルを選択的に形成した後、これらｐ型ウェル及びｎ型ウ
ェル上にゲート酸化膜を介して第１及び第２のゲート電
極をそれぞれ形成する。続いて、全面に絶縁層を堆積し
た後、異方性エッチングを行い、第１及び第２のゲート
電極側壁に絶縁層からなる第１及び第２のサイドウォー
ルをそれぞれ形成する。
【０００５】次いで、ＮチャネルＭＯＳトランジスタ形
成予定領域のみ開口されたレジストパターン並びに第１
のゲート電極及びその側壁の第１のサイドウォールをマ
スクとして、ｎ型不純物イオンをイオン注入する。ま
た、ＰチャネルＭＯＳトランジスタ形成予定領域のみが
開口されたレジストパターン並びに第２のゲート電極及
びその側壁の第２のサイドウォールをマスクとして、ｐ
型不純物イオンをイオン注入する。
成予定領域のみ開口されたレジストパターン並びに第１
のゲート電極及びその側壁の第１のサイドウォールをマ
スクとして、ｎ型不純物イオンをイオン注入する。ま
た、ＰチャネルＭＯＳトランジスタ形成予定領域のみが
開口されたレジストパターン並びに第２のゲート電極及
びその側壁の第２のサイドウォールをマスクとして、ｐ
型不純物イオンをイオン注入する。
【０００６】続いて、アニール処理を行い、注入したｎ
型不純物イオン及びｐ型不純物イオンを活性化し、ｐ型
ウェル表面にｎ+ 型ソース・ドレイン領域を、ｎ型ウェ
ル表面にｐ+ 型ソース・ドレイン領域をそれぞれ形成す
る。こうして、ＮチャネルＭＯＳトランジスタとＰチャ
ネルＭＯＳトランジスタとを有するＣＭＯＳトランジス
タを作製する。
型不純物イオン及びｐ型不純物イオンを活性化し、ｐ型
ウェル表面にｎ+ 型ソース・ドレイン領域を、ｎ型ウェ
ル表面にｐ+ 型ソース・ドレイン領域をそれぞれ形成す
る。こうして、ＮチャネルＭＯＳトランジスタとＰチャ
ネルＭＯＳトランジスタとを有するＣＭＯＳトランジス
タを作製する。
【０００７】
【発明が解決しようとする課題】上記従来の製造方法に
よって作製したＣＭＯＳトランジスタの一部を拡大する
と、図５及び図６に示すようになる。即ち、Ｎチャネル
ＭＯＳトランジスタにおいては、図５（ａ）、図６
（ａ）に示されるように、ｐ型ウェル５２表面にｎ+ 型
ソース・ドレイン領域５４が形成され、またｐ型ウェル
５２上にゲート酸化膜５６を介して第１のゲート電極５
８が形成され、更にその第１のゲート電極５８側壁に第
１のサイドウォール６０が形成されている。
よって作製したＣＭＯＳトランジスタの一部を拡大する
と、図５及び図６に示すようになる。即ち、Ｎチャネル
ＭＯＳトランジスタにおいては、図５（ａ）、図６
（ａ）に示されるように、ｐ型ウェル５２表面にｎ+ 型
ソース・ドレイン領域５４が形成され、またｐ型ウェル
５２上にゲート酸化膜５６を介して第１のゲート電極５
８が形成され、更にその第１のゲート電極５８側壁に第
１のサイドウォール６０が形成されている。
【０００８】他方、ＰチャネルＭＯＳトランジスタにお
いては、図５（ｂ）、図６（ｂ）に示されるように、ｎ
型ウェル６２表面にｐ+ 型ソース・ドレイン領域６４が
形成され、またｎ型ウェル６２上にゲート酸化膜６６を
介して第２のゲート電極６８が形成され、更にその第２
のゲート電極６８側壁に第２のサイドウォール７０が形
成されている。
いては、図５（ｂ）、図６（ｂ）に示されるように、ｎ
型ウェル６２表面にｐ+ 型ソース・ドレイン領域６４が
形成され、またｎ型ウェル６２上にゲート酸化膜６６を
介して第２のゲート電極６８が形成され、更にその第２
のゲート電極６８側壁に第２のサイドウォール７０が形
成されている。
【０００９】従来の製造方法においては、第１及び第２
のゲート電極５８、６８側壁の第１及び第２のサイドウ
ォール６０、７０は、同一工程において同時に形成され
るため、第１のサイドウォール６０と第２のサイドウォ
ール７０とは同じ幅を有している。ところが、ｐ型ウェ
ル５２及びｎ型ウェル６２表面にそれぞれ注入され、ｎ
+型ソース・ドレイン領域５４及びｐ+ 型ソース・ドレ
イン領域６４を形成するｎ型不純物及びｐ型不純物はそ
の拡散係数が異なる。例えばｐ型不純物であるＢ（硼
素）はｎ型不純物であるＡｓ（砒素）よりもその拡散係
数が大きい。このため、アニール処理によってこれらの
不純物が拡散されると、Ｂが添加されたｐ+ 型ソース・
ドレイン領域６４の横方向への拡散長は、Ａｓが添加さ
れたｎ+ 型ソース・ドレイン領域５４の横方向への拡散
長よりも長くなる。
のゲート電極５８、６８側壁の第１及び第２のサイドウ
ォール６０、７０は、同一工程において同時に形成され
るため、第１のサイドウォール６０と第２のサイドウォ
ール７０とは同じ幅を有している。ところが、ｐ型ウェ
ル５２及びｎ型ウェル６２表面にそれぞれ注入され、ｎ
+型ソース・ドレイン領域５４及びｐ+ 型ソース・ドレ
イン領域６４を形成するｎ型不純物及びｐ型不純物はそ
の拡散係数が異なる。例えばｐ型不純物であるＢ（硼
素）はｎ型不純物であるＡｓ（砒素）よりもその拡散係
数が大きい。このため、アニール処理によってこれらの
不純物が拡散されると、Ｂが添加されたｐ+ 型ソース・
ドレイン領域６４の横方向への拡散長は、Ａｓが添加さ
れたｎ+ 型ソース・ドレイン領域５４の横方向への拡散
長よりも長くなる。
【００１０】従って、図５（ａ）に示されるように、Ｎ
チャネルＭＯＳトランジスタにおいて、ｎ+ 型ソース・
ドレイン領域５４と第１のゲート電極５８との重複部分
をできるだけ小さくするようにサイドウォール６０の幅
を調整すると、他方のＰチャネルＭＯＳトランジスタに
おいては、図５（ｂ）に示されるように、ｐ+ 型ソース
・ドレイン領域６４と第２のゲート電極６８との間に大
きな重複部分ができてしまう。このような重複部分は、
ｐ+ 型ソース・ドレイン領域６４と第２のゲート電極６
８との間に容量を生じさせ、ＣＭＯＳトランジスタの高
速動作を阻害することになる。この問題は、特にチャネ
ル長の小さい高密度・高集積のＣＭＯＳトランジスタに
おいて、顕著となる。
チャネルＭＯＳトランジスタにおいて、ｎ+ 型ソース・
ドレイン領域５４と第１のゲート電極５８との重複部分
をできるだけ小さくするようにサイドウォール６０の幅
を調整すると、他方のＰチャネルＭＯＳトランジスタに
おいては、図５（ｂ）に示されるように、ｐ+ 型ソース
・ドレイン領域６４と第２のゲート電極６８との間に大
きな重複部分ができてしまう。このような重複部分は、
ｐ+ 型ソース・ドレイン領域６４と第２のゲート電極６
８との間に容量を生じさせ、ＣＭＯＳトランジスタの高
速動作を阻害することになる。この問題は、特にチャネ
ル長の小さい高密度・高集積のＣＭＯＳトランジスタに
おいて、顕著となる。
【００１１】また、図６（ｂ）に示されるように、Ｐチ
ャネルＭＯＳトランジスタにおいて、ｐ+ 型ソース・ド
レイン領域６４と第２のゲート電極６８との重複部分が
できるだけ小さくなるように第２のサイドウォール７０
の幅を調整すると、他方のＮチャネルＭＯＳトランジス
タにおいて、図６（ａ）に示されるように、ｎ+ 型ソー
ス・ドレイン領域５４の横方向の拡散が第１のゲート電
極５８端部に達せず、ｎ+ 型ソース・ドレイン領域５４
と第１のゲート電極５８との間に不純物濃度の低いオフ
セット領域７２が生ずる。ＣＭＯＳトランジスタを低温
動作させる場合、低温では不純物はフリーズアウトする
ため、このようなオフセット領域７２は高抵抗部とな
り、ＣＭＯＳトランジスタの高速動作を阻害することに
なる。
ャネルＭＯＳトランジスタにおいて、ｐ+ 型ソース・ド
レイン領域６４と第２のゲート電極６８との重複部分が
できるだけ小さくなるように第２のサイドウォール７０
の幅を調整すると、他方のＮチャネルＭＯＳトランジス
タにおいて、図６（ａ）に示されるように、ｎ+ 型ソー
ス・ドレイン領域５４の横方向の拡散が第１のゲート電
極５８端部に達せず、ｎ+ 型ソース・ドレイン領域５４
と第１のゲート電極５８との間に不純物濃度の低いオフ
セット領域７２が生ずる。ＣＭＯＳトランジスタを低温
動作させる場合、低温では不純物はフリーズアウトする
ため、このようなオフセット領域７２は高抵抗部とな
り、ＣＭＯＳトランジスタの高速動作を阻害することに
なる。
【００１２】そこで本発明は、ＮチャネルＭＩＳトラン
ジスタとＰチャネルＭＩＳトランジスタとを備え、低温
で動作させる半導体装置において、チャネル長の短い高
密度・高集積の場合においても高速動作することができ
る半導体装置及びその製造方法を提供することを目的と
する。尚、本発明と関連する公知技術として、特開昭６
３−２２６０５５号、特開昭６３−２４６８６５号、特
開平１−２７２１４７号の各公報記載の発明がある。こ
れらの発明は、「ＬＤＤ構造を有するＮＭＯＳ半導体素
子と埋込みチャネルＬＤＤ構造を有するＰＭＯＳ半導体
素子との電気的特性のバランスに秀でたＣＭＯＳ半導体
装置を提供すること」又は「ＬＤＤ構造を採用するＣＭ
ＯＳを有する半導体集積回路装置において、ｎチャネル
ＭＩＳＦＥＴの耐圧を確保すると共に、ｐチャネルＭＩ
ＳＦＥＴの電流駆動力を向上することが可能な技術を提
供すること」を目的とする点で、本発明とは本質的に異
なるものであるが、その一部には共通する点もあるた
め、その具体的な差異については本発明の実施例におい
て説明する。
ジスタとＰチャネルＭＩＳトランジスタとを備え、低温
で動作させる半導体装置において、チャネル長の短い高
密度・高集積の場合においても高速動作することができ
る半導体装置及びその製造方法を提供することを目的と
する。尚、本発明と関連する公知技術として、特開昭６
３−２２６０５５号、特開昭６３−２４６８６５号、特
開平１−２７２１４７号の各公報記載の発明がある。こ
れらの発明は、「ＬＤＤ構造を有するＮＭＯＳ半導体素
子と埋込みチャネルＬＤＤ構造を有するＰＭＯＳ半導体
素子との電気的特性のバランスに秀でたＣＭＯＳ半導体
装置を提供すること」又は「ＬＤＤ構造を採用するＣＭ
ＯＳを有する半導体集積回路装置において、ｎチャネル
ＭＩＳＦＥＴの耐圧を確保すると共に、ｐチャネルＭＩ
ＳＦＥＴの電流駆動力を向上することが可能な技術を提
供すること」を目的とする点で、本発明とは本質的に異
なるものであるが、その一部には共通する点もあるた
め、その具体的な差異については本発明の実施例におい
て説明する。
【００１３】
【課題を解決するための手段】上記課題は、Ｎチャネル
ＭＩＳトランジスタとＰチャネルＭＩＳトランジスタと
を備え、低温で動作させる半導体装置において、前記Ｎ
チャネルＭＩＳトランジスタの第１のゲート電極及び前
記ＰチャネルＭＩＳトランジスタの第２のゲート電極の
側壁に、それぞれ第１及び第２のサイドウォールが形成
されており、前記ＰチャネルＭＩＳトランジスタの前記
第２のサイドウォールの幅が、前記ＮチャネルＭＩＳト
ランジスタの前記第１のサイドウォールの幅よりも広い
ことを特徴とする半導体装置及びその製造方法によって
達成される。
ＭＩＳトランジスタとＰチャネルＭＩＳトランジスタと
を備え、低温で動作させる半導体装置において、前記Ｎ
チャネルＭＩＳトランジスタの第１のゲート電極及び前
記ＰチャネルＭＩＳトランジスタの第２のゲート電極の
側壁に、それぞれ第１及び第２のサイドウォールが形成
されており、前記ＰチャネルＭＩＳトランジスタの前記
第２のサイドウォールの幅が、前記ＮチャネルＭＩＳト
ランジスタの前記第１のサイドウォールの幅よりも広い
ことを特徴とする半導体装置及びその製造方法によって
達成される。
【００１４】また、上記の半導体装置において、前記Ｎ
チャネルＭＩＳトランジスタのｎ型ソース・ドレイン領
域及び前記ＰチャネルＭＩＳトランジスタのｐ型ソース
・ドレイン領域が、それぞれ単一不純物濃度領域からな
っていることを特徴とする半導体装置及びその製造方法
によって達成される。また、上記の半導体装置におい
て、前記ＮチャネルＭＩＳトランジスタにおける前記第
１のゲート電極と前記ｎ型ソース・ドレイン領域との重
複部分のチャネル長方向の長さと、前記ＰチャネルＭＩ
Ｓトランジスタにおける前記第２のゲート電極と前記ｐ
型ソース・ドレイン領域との重複部分のチャネル長方向
の長さとが、ほぼ等しいことを特徴とする半導体装置に
よって達成される。
チャネルＭＩＳトランジスタのｎ型ソース・ドレイン領
域及び前記ＰチャネルＭＩＳトランジスタのｐ型ソース
・ドレイン領域が、それぞれ単一不純物濃度領域からな
っていることを特徴とする半導体装置及びその製造方法
によって達成される。また、上記の半導体装置におい
て、前記ＮチャネルＭＩＳトランジスタにおける前記第
１のゲート電極と前記ｎ型ソース・ドレイン領域との重
複部分のチャネル長方向の長さと、前記ＰチャネルＭＩ
Ｓトランジスタにおける前記第２のゲート電極と前記ｐ
型ソース・ドレイン領域との重複部分のチャネル長方向
の長さとが、ほぼ等しいことを特徴とする半導体装置に
よって達成される。
【００１５】また、上記の半導体装置において、前記Ｎ
チャネルＭＩＳトランジスタにおける前記第１のゲート
電極端部と前記ｎ型ソース・ドレイン領域のチャネル側
端部とがほぼ一致し、かつ前記ＰチャネルＭＩＳトラン
ジスタにおける前記第２のゲート電極端部と前記ｐ型ソ
ース・ドレイン領域のチャネル側端部とがほぼ一致して
いることを特徴とする半導体装置によって達成される。
チャネルＭＩＳトランジスタにおける前記第１のゲート
電極端部と前記ｎ型ソース・ドレイン領域のチャネル側
端部とがほぼ一致し、かつ前記ＰチャネルＭＩＳトラン
ジスタにおける前記第２のゲート電極端部と前記ｐ型ソ
ース・ドレイン領域のチャネル側端部とがほぼ一致して
いることを特徴とする半導体装置によって達成される。
【００１６】また、上記の半導体装置において、前記Ｐ
チャネルＭＩＳトランジスタの前記第１のゲート電極及
び前記ＮチャネルＭＩＳトランジスタの前記第２のゲー
ト電極のゲート長が、それぞれ１μｍ以下であることを
特徴とする半導体装置によって達成される。更に、上記
課題は、ＮチャネルＭＩＳトランジスタとＰチャネルＭ
ＩＳトランジスタとを備え、低温で動作させる半導体装
置の製造方法において、半導体基板表面の前記Ｎチャネ
ルＭＩＳトランジスタ形成予定領域及び前記Ｐチャネル
ＭＩＳトランジスタ形成予定領域上に、ゲート絶縁膜を
介して第１及び第２のゲート電極をそれぞれ形成する工
程と、全面に、第１の絶縁膜を形成する工程と、前記Ｎ
チャネルＭＩＳトランジスタ形成予定領域のみ開口され
た第１のレジストパターンを形成した後、前記第１のレ
ジストパターンをマスクとして前記第１の絶縁膜をエッ
チングして、前記第１のゲート電極側壁に第１のサイド
ウォールを形成する工程と、前記第１のゲート電極及び
前記第１のサイドウォール並びに前記第１のレジストパ
ターンをマスクとしてイオン注入を行い、前記Ｎチャネ
ルＭＩＳトランジスタ形成予定領域にｎ型ソース・ドレ
イン領域を形成する工程と、前記第１のレジストパター
ンを除去した後、全面に、第２の絶縁膜を形成する工程
と、前記ＰチャネルＭＩＳトランジスタ形成予定領域の
み開口された第２のレジストパターンを形成した後、前
記第２のレジストパターンをマスクとして前記第１及び
第２の絶縁膜をエッチングして、前記第２のゲート電極
側壁に、前記第１のサイドウォールより幅の広い第２の
サイドウォールを形成する工程と、前記第２のゲート電
極及び前記第２のサイドウォール並びに前記第２のレジ
ストパターンをマスクとしてイオン注入を行い、前記Ｐ
チャネルＭＩＳトランジスタ形成予定領域にｐ型ソース
・ドレイン領域を形成する工程と、前記第２のレジスト
パターンを除去した後、全面に第３の絶縁膜を形成する
と共にアニール処理を行い、前記ｎ型ソース・ドレイン
領域及び前記ｐ型ソース・ドレイン領域に注入したイオ
ン種を活性化する工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
チャネルＭＩＳトランジスタの前記第１のゲート電極及
び前記ＮチャネルＭＩＳトランジスタの前記第２のゲー
ト電極のゲート長が、それぞれ１μｍ以下であることを
特徴とする半導体装置によって達成される。更に、上記
課題は、ＮチャネルＭＩＳトランジスタとＰチャネルＭ
ＩＳトランジスタとを備え、低温で動作させる半導体装
置の製造方法において、半導体基板表面の前記Ｎチャネ
ルＭＩＳトランジスタ形成予定領域及び前記Ｐチャネル
ＭＩＳトランジスタ形成予定領域上に、ゲート絶縁膜を
介して第１及び第２のゲート電極をそれぞれ形成する工
程と、全面に、第１の絶縁膜を形成する工程と、前記Ｎ
チャネルＭＩＳトランジスタ形成予定領域のみ開口され
た第１のレジストパターンを形成した後、前記第１のレ
ジストパターンをマスクとして前記第１の絶縁膜をエッ
チングして、前記第１のゲート電極側壁に第１のサイド
ウォールを形成する工程と、前記第１のゲート電極及び
前記第１のサイドウォール並びに前記第１のレジストパ
ターンをマスクとしてイオン注入を行い、前記Ｎチャネ
ルＭＩＳトランジスタ形成予定領域にｎ型ソース・ドレ
イン領域を形成する工程と、前記第１のレジストパター
ンを除去した後、全面に、第２の絶縁膜を形成する工程
と、前記ＰチャネルＭＩＳトランジスタ形成予定領域の
み開口された第２のレジストパターンを形成した後、前
記第２のレジストパターンをマスクとして前記第１及び
第２の絶縁膜をエッチングして、前記第２のゲート電極
側壁に、前記第１のサイドウォールより幅の広い第２の
サイドウォールを形成する工程と、前記第２のゲート電
極及び前記第２のサイドウォール並びに前記第２のレジ
ストパターンをマスクとしてイオン注入を行い、前記Ｐ
チャネルＭＩＳトランジスタ形成予定領域にｐ型ソース
・ドレイン領域を形成する工程と、前記第２のレジスト
パターンを除去した後、全面に第３の絶縁膜を形成する
と共にアニール処理を行い、前記ｎ型ソース・ドレイン
領域及び前記ｐ型ソース・ドレイン領域に注入したイオ
ン種を活性化する工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
【００１７】また、上記の半導体装置の製造方法におい
て、前記第１及び第２の絶縁膜の膜厚をそれぞれ制御し
て、前記第１のサイドウォールの幅が前記ｎ型ソース・
ドレイン領域の横方向の拡散長以下となるようにし、か
つ前記第２のサイドウォールの幅が、前記ｐ型ソース・
ドレイン領域の横方向の拡散長以下となるようにするこ
とを特徴とする半導体装置の製造方法によって達成され
る。
て、前記第１及び第２の絶縁膜の膜厚をそれぞれ制御し
て、前記第１のサイドウォールの幅が前記ｎ型ソース・
ドレイン領域の横方向の拡散長以下となるようにし、か
つ前記第２のサイドウォールの幅が、前記ｐ型ソース・
ドレイン領域の横方向の拡散長以下となるようにするこ
とを特徴とする半導体装置の製造方法によって達成され
る。
【００１８】また、上記の半導体装置の製造方法におい
て、前記第１及び第２のサイドウォールの幅をそれぞれ
制御して、前記第１のゲート電極と前記ｎ型ソース・ド
レイン領域との重複部分のチャネル長方向の長さと、前
記第２のゲート電極と前記ｐ型ソース・ドレイン領域と
の重複部分のチャネル長方向の長さとが、ほぼ等しくな
るようにすることを特徴とする半導体装置の製造方法に
よって達成される。
て、前記第１及び第２のサイドウォールの幅をそれぞれ
制御して、前記第１のゲート電極と前記ｎ型ソース・ド
レイン領域との重複部分のチャネル長方向の長さと、前
記第２のゲート電極と前記ｐ型ソース・ドレイン領域と
の重複部分のチャネル長方向の長さとが、ほぼ等しくな
るようにすることを特徴とする半導体装置の製造方法に
よって達成される。
【００１９】また、上記の半導体装置の製造方法におい
て、前記第１及び第２の絶縁膜の膜厚をそれぞれ制御し
て、前記第１のサイドウォールの幅が、前記ｎ型ソース
・ドレイン領域の横方向の拡散長とほぼ一致するように
し、かつ前記第２のサイドウォールの幅が、前記ｐ型ソ
ース・ドレイン領域の横方向の拡散長とほぼ一致するよ
うにすることを特徴とする半導体装置の製造方法によっ
て達成される。
て、前記第１及び第２の絶縁膜の膜厚をそれぞれ制御し
て、前記第１のサイドウォールの幅が、前記ｎ型ソース
・ドレイン領域の横方向の拡散長とほぼ一致するように
し、かつ前記第２のサイドウォールの幅が、前記ｐ型ソ
ース・ドレイン領域の横方向の拡散長とほぼ一致するよ
うにすることを特徴とする半導体装置の製造方法によっ
て達成される。
【００２０】
【作用】本発明では、ＰチャネルＭＩＳトランジスタ形
成予定領域において、第１の絶縁膜のエッチングにより
第１のゲート電極側壁に第１のサイドウォールを形成
し、ＮチャネルＭＩＳトランジスタ形成予定領域におい
て、第１及び第２の絶縁膜のエッチングにより第２のゲ
ート電極側壁に第２のサイドウォールを形成するため、
第２のサイドウォールの幅が第１のサイドウォールの幅
より広くなるように制御することができる。
成予定領域において、第１の絶縁膜のエッチングにより
第１のゲート電極側壁に第１のサイドウォールを形成
し、ＮチャネルＭＩＳトランジスタ形成予定領域におい
て、第１及び第２の絶縁膜のエッチングにより第２のゲ
ート電極側壁に第２のサイドウォールを形成するため、
第２のサイドウォールの幅が第１のサイドウォールの幅
より広くなるように制御することができる。
【００２１】このため、ｐ型ソース・ドレイン領域の横
方向への拡散長がｎ型ソース・ドレイン領域の横方向へ
の拡散長よりも大きい場合、第１及び第２のサイドウォ
ールの幅をそれぞれｎ型ソース・ドレイン領域の横方向
の拡散長及びｐ型ソース・ドレイン領域の横方向の拡散
長より僅かに小さくすることにより、第１のゲート電極
とｎ型ソース・ドレイン領域との重複部分及び第２のゲ
ート電極とｐ型ソース・ドレイン領域との重複部分のチ
ャネル長方向の長さを非常に短くし、かつほぼ等しくす
ることが可能になる。
方向への拡散長がｎ型ソース・ドレイン領域の横方向へ
の拡散長よりも大きい場合、第１及び第２のサイドウォ
ールの幅をそれぞれｎ型ソース・ドレイン領域の横方向
の拡散長及びｐ型ソース・ドレイン領域の横方向の拡散
長より僅かに小さくすることにより、第１のゲート電極
とｎ型ソース・ドレイン領域との重複部分及び第２のゲ
ート電極とｐ型ソース・ドレイン領域との重複部分のチ
ャネル長方向の長さを非常に短くし、かつほぼ等しくす
ることが可能になる。
【００２２】従って、第１及び第２のゲート電極とｎ型
ソース・ドレイン領域との重複部分及びｐ型ソース・ド
レイン領域との重複部分に起因して発生する容量を低減
すると共に、第１のゲート電極とｎ型ソース・ドレイン
領域との間に高抵抗部となるオフセット領域が発生する
ことを防止することもできるため、第１及び第２のゲー
ト電極のゲート長が１μｍ以下の高密度・高集積の半導
体装置であっても、低温における高速動作を実現するこ
とができる。
ソース・ドレイン領域との重複部分及びｐ型ソース・ド
レイン領域との重複部分に起因して発生する容量を低減
すると共に、第１のゲート電極とｎ型ソース・ドレイン
領域との間に高抵抗部となるオフセット領域が発生する
ことを防止することもできるため、第１及び第２のゲー
ト電極のゲート長が１μｍ以下の高密度・高集積の半導
体装置であっても、低温における高速動作を実現するこ
とができる。
【００２３】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の一実施例によるＣＭＯ
Ｓトランジスタを示す断面図、図２はその一部拡大図で
ある。例えばＳｉ基板からなる半導体基板１０表面のＮ
チャネルＭＯＳトランジスタ領域及びＰチャネルＭＯＳ
トランジスタ領域に、不純物濃度の低いｐ型ウェル１２
及びｎ型ウェル１４がそれぞれ選択的に形成され、これ
らｐ型ウェル１２及びｎ型ウェル１４は、フィールド酸
化膜１６によって素子分離されている。
体的に説明する。図１は本発明の一実施例によるＣＭＯ
Ｓトランジスタを示す断面図、図２はその一部拡大図で
ある。例えばＳｉ基板からなる半導体基板１０表面のＮ
チャネルＭＯＳトランジスタ領域及びＰチャネルＭＯＳ
トランジスタ領域に、不純物濃度の低いｐ型ウェル１２
及びｎ型ウェル１４がそれぞれ選択的に形成され、これ
らｐ型ウェル１２及びｎ型ウェル１４は、フィールド酸
化膜１６によって素子分離されている。
【００２４】また、フィールド酸化膜１６によって分離
された素子領域のｐ型ウェル１２表面には、例えばＡｓ
不純物が添加されたｎ+ 型ソース・ドレイン領域１８
ａ、１８ｂが相対して形成されている。そしてこれらｎ
+ 型ソース・ドレイン領域１８ａ、１８ｂは、単一不純
物濃度領域からなるシングルソース・ドレイン構造をな
している。
された素子領域のｐ型ウェル１２表面には、例えばＡｓ
不純物が添加されたｎ+ 型ソース・ドレイン領域１８
ａ、１８ｂが相対して形成されている。そしてこれらｎ
+ 型ソース・ドレイン領域１８ａ、１８ｂは、単一不純
物濃度領域からなるシングルソース・ドレイン構造をな
している。
【００２５】また、これらｎ+ 型ソース・ドレイン領域
１８ａ、１８ｂ間に挟まれたｐ型ウェル１２表面のｐ型
チャネル領域２０上には、厚さ７ｎｍのゲート酸化膜２
２を介して、厚さ４０ｎｍのＷＳｉ2 層と厚さ８０ｎｍ
のポリシリコン層とが積層された複合層からなる幅０．
２μｍのゲート電極２４が形成されている。更に、この
ゲート電極２４側壁には、ＳｉＯ2 層からなる幅５０ｎ
ｍのサイドウォール２６が形成されている。
１８ａ、１８ｂ間に挟まれたｐ型ウェル１２表面のｐ型
チャネル領域２０上には、厚さ７ｎｍのゲート酸化膜２
２を介して、厚さ４０ｎｍのＷＳｉ2 層と厚さ８０ｎｍ
のポリシリコン層とが積層された複合層からなる幅０．
２μｍのゲート電極２４が形成されている。更に、この
ゲート電極２４側壁には、ＳｉＯ2 層からなる幅５０ｎ
ｍのサイドウォール２６が形成されている。
【００２６】同様にして、フィールド酸化膜１６によっ
て分離された素子領域のｎ型ウェル１４表面には、例え
ばＢ不純物が添加されたｐ+ 型ソース・ドレイン領域２
８ａ、２８ｂが相対して形成されている。そしてこれら
ｐ+ 型ソース・ドレイン領域２８ａ、２８ｂも、単一不
純物濃度領域からなるシングルソース・ドレイン構造を
なしている。
て分離された素子領域のｎ型ウェル１４表面には、例え
ばＢ不純物が添加されたｐ+ 型ソース・ドレイン領域２
８ａ、２８ｂが相対して形成されている。そしてこれら
ｐ+ 型ソース・ドレイン領域２８ａ、２８ｂも、単一不
純物濃度領域からなるシングルソース・ドレイン構造を
なしている。
【００２７】また、これらｐ+ 型ソース・ドレイン領域
２８ａ、２８ｂ間に挟まれたｎ型ウェル１４表面のｎ型
チャネル領域３０上には、厚さ７ｎｍのゲート酸化膜３
２を介して、厚さ４０ｎｍのＷＳｉ2 層と厚さ８０ｎｍ
のポリシリコン層とが積層された複合層からなる幅０．
２μｍのゲート電極３４が形成されている。更に、この
ゲート電極３４側壁には、ＳｉＯ2 層からなる幅１００
ｎｍのサイドウォール３６が形成されている。
２８ａ、２８ｂ間に挟まれたｎ型ウェル１４表面のｎ型
チャネル領域３０上には、厚さ７ｎｍのゲート酸化膜３
２を介して、厚さ４０ｎｍのＷＳｉ2 層と厚さ８０ｎｍ
のポリシリコン層とが積層された複合層からなる幅０．
２μｍのゲート電極３４が形成されている。更に、この
ゲート電極３４側壁には、ＳｉＯ2 層からなる幅１００
ｎｍのサイドウォール３６が形成されている。
【００２８】そしてこれら全体が、ＳｉＯ2 層とＢＰＳ
Ｇ（Boro-Phospho Silicate Glass）層とが積層された
複合層からなる表面保護層３８によって覆われている。
こうして、ＮチャネルＭＯＳトランジスタ４０とＰチャ
ネルＭＯＳトランジスタ４２とを有するＣＭＯＳトラン
ジスタが構成されている。尚、このＣＭＯＳトランジス
タは、ＮチャネルＭＯＳトランジスタ４０のゲート電極
２４とｎ+ 型ソース・ドレイン領域１８ａ、１８ｂとの
重複部分のチャネル長方向の長さと、ＰチャネルＭＯＳ
トランジスタ４２のゲート電極３４とｐ+型ソース・ド
レイン領域２８ａ、２８ｂとの重複部分のチャネル長方
向の長さは、非常に短く、かつ両者がほぼ等しいという
点に本実施例の特徴がある。
Ｇ（Boro-Phospho Silicate Glass）層とが積層された
複合層からなる表面保護層３８によって覆われている。
こうして、ＮチャネルＭＯＳトランジスタ４０とＰチャ
ネルＭＯＳトランジスタ４２とを有するＣＭＯＳトラン
ジスタが構成されている。尚、このＣＭＯＳトランジス
タは、ＮチャネルＭＯＳトランジスタ４０のゲート電極
２４とｎ+ 型ソース・ドレイン領域１８ａ、１８ｂとの
重複部分のチャネル長方向の長さと、ＰチャネルＭＯＳ
トランジスタ４２のゲート電極３４とｐ+型ソース・ド
レイン領域２８ａ、２８ｂとの重複部分のチャネル長方
向の長さは、非常に短く、かつ両者がほぼ等しいという
点に本実施例の特徴がある。
【００２９】また、図２（ａ）、（ｂ）に示されるよう
に、これらの重複部分のチャネル長方向の長さは、限り
なく零に近くなり、ゲート電極２４端部とｎ+ 型ソース
・ドレイン領域１８ａ、１８ｂのチャネル側の端部とが
ほぼ一致し、かつゲート電極３４端部とｐ+ 型ソース・
ドレイン領域２８ａ、２８ｂのチャネル側の端部とがほ
ぼ一致してもよい。
に、これらの重複部分のチャネル長方向の長さは、限り
なく零に近くなり、ゲート電極２４端部とｎ+ 型ソース
・ドレイン領域１８ａ、１８ｂのチャネル側の端部とが
ほぼ一致し、かつゲート電極３４端部とｐ+ 型ソース・
ドレイン領域２８ａ、２８ｂのチャネル側の端部とがほ
ぼ一致してもよい。
【００３０】次に、図１のＣＭＯＳトランジスタの製造
方法を、図３〜図４に示す工程図を用いて説明する。Ｓ
ｉ基板からなる半導体基板１０表面のＮチャネルＭＯＳ
トランジスタ形成予定領域及びＰチャネルＭＯＳトラン
ジスタ形成予定領域に、不純物濃度の低いｐ型ウェル１
２及びｎ型ウェル１４をそれぞれ選択的に形成する。そ
してＬＯＣＯＳ（Local Oxide of Silicon）法を用い
て、半導体基板１０上にフィールド酸化膜１６を形成
し、ｐ型ウェル１２とｎ型ウェル１４とを素子分離す
る。
方法を、図３〜図４に示す工程図を用いて説明する。Ｓ
ｉ基板からなる半導体基板１０表面のＮチャネルＭＯＳ
トランジスタ形成予定領域及びＰチャネルＭＯＳトラン
ジスタ形成予定領域に、不純物濃度の低いｐ型ウェル１
２及びｎ型ウェル１４をそれぞれ選択的に形成する。そ
してＬＯＣＯＳ（Local Oxide of Silicon）法を用い
て、半導体基板１０上にフィールド酸化膜１６を形成
し、ｐ型ウェル１２とｎ型ウェル１４とを素子分離す
る。
【００３１】続いて、温度８５０℃のドライ酸素雰囲気
中で熱酸化を行い、ｐ型ウェル１２及びｎ型ウェル１４
上に、厚さ７ｎｍのゲート酸化膜２２、３２をそれぞれ
形成する。そしてＣＶＤ（Chemical Vapor Deposition
）法を用いて、全面に厚さ４０ｎｍのＷＳｉ2 層及び
厚さ８０ｎｍのポリシリコン層を順に堆積した後、ＣＣ
ｌ4 ／Ｏ2 をエッチングガスとするＲＩＥ（Reactive I
on Etching）により、所定の形状にパターニングする。
こうしてｐ型ウェル１２及びｎ型ウェル１４上に、それ
ぞれゲート酸化膜２２、３２を介して、積層されたＷＳ
ｉ2 ／ポリシリコン複合層からなる幅０．２μｍのゲー
ト電極２４、３４をそれぞれ形成する（図３（ａ）参
照）。
中で熱酸化を行い、ｐ型ウェル１２及びｎ型ウェル１４
上に、厚さ７ｎｍのゲート酸化膜２２、３２をそれぞれ
形成する。そしてＣＶＤ（Chemical Vapor Deposition
）法を用いて、全面に厚さ４０ｎｍのＷＳｉ2 層及び
厚さ８０ｎｍのポリシリコン層を順に堆積した後、ＣＣ
ｌ4 ／Ｏ2 をエッチングガスとするＲＩＥ（Reactive I
on Etching）により、所定の形状にパターニングする。
こうしてｐ型ウェル１２及びｎ型ウェル１４上に、それ
ぞれゲート酸化膜２２、３２を介して、積層されたＷＳ
ｉ2 ／ポリシリコン複合層からなる幅０．２μｍのゲー
ト電極２４、３４をそれぞれ形成する（図３（ａ）参
照）。
【００３２】次いで、ＣＶＤ法を用いて、全面に厚さ５
０ｎｍのＳｉＯ2 層４４を堆積した後、このＳｉＯ2 層
４４上にレジスト４６を塗布する。そして通常のリソグ
ラフィ技術を用いて、ＮチャネルＭＯＳトランジスタ形
成予定領域であるｐ型ウェル１２上のみが開口され、Ｐ
チャネルＭＯＳトランジスタ形成予定領域であるｎ型ウ
ェル１４上が覆われるようにパターニングする（図３
（ｂ）参照）。
０ｎｍのＳｉＯ2 層４４を堆積した後、このＳｉＯ2 層
４４上にレジスト４６を塗布する。そして通常のリソグ
ラフィ技術を用いて、ＮチャネルＭＯＳトランジスタ形
成予定領域であるｐ型ウェル１２上のみが開口され、Ｐ
チャネルＭＯＳトランジスタ形成予定領域であるｎ型ウ
ェル１４上が覆われるようにパターニングする（図３
（ｂ）参照）。
【００３３】次いで、このｐ型ウェル１２上のみ開口さ
れたレジスト４６をマスクとして、ＣＦ4 ／ＣＨＦ3 を
エッチングガスとするＲＩＥにより、ＳｉＯ2 層４４を
５０ｎｍエッチングする。こうして、ｐ型ウェル１２上
のゲート電極２４側壁に、ＳｉＯ2 層４４からなる幅５
０ｎｍのサイドウォール２６を形成する。続いて、ゲー
ト電極２４及びその側壁のサイドウォール２６、フィー
ルド酸化膜１６、並びにレジスト４６をマスクとして、
加速エネルギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2
の条件で、Ａｓ+ のイオン注入を行い、Ａｓ+ 注入領域
１８を形成する（図３（ｃ）参照）。
れたレジスト４６をマスクとして、ＣＦ4 ／ＣＨＦ3 を
エッチングガスとするＲＩＥにより、ＳｉＯ2 層４４を
５０ｎｍエッチングする。こうして、ｐ型ウェル１２上
のゲート電極２４側壁に、ＳｉＯ2 層４４からなる幅５
０ｎｍのサイドウォール２６を形成する。続いて、ゲー
ト電極２４及びその側壁のサイドウォール２６、フィー
ルド酸化膜１６、並びにレジスト４６をマスクとして、
加速エネルギー５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2
の条件で、Ａｓ+ のイオン注入を行い、Ａｓ+ 注入領域
１８を形成する（図３（ｃ）参照）。
【００３４】次いで、レジスト４６を除去した後、ＣＶ
Ｄ法を用いて、全面に厚さ５０ｎｍのＳｉＯ2 層４８を
堆積する。そしてこのＳｉＯ2 層４８上にレジスト５０
を塗布した後、再びリソグラフィ技術を用いて、Ｐチャ
ネルＭＯＳトランジスタ形成予定領域であるｎ型ウェル
１４上のみが開口され、ＮチャネルＭＯＳトランジスタ
形成予定領域であるｐ型ウェル１２上が覆われるように
パターニングする（図４（ｄ）参照）。
Ｄ法を用いて、全面に厚さ５０ｎｍのＳｉＯ2 層４８を
堆積する。そしてこのＳｉＯ2 層４８上にレジスト５０
を塗布した後、再びリソグラフィ技術を用いて、Ｐチャ
ネルＭＯＳトランジスタ形成予定領域であるｎ型ウェル
１４上のみが開口され、ＮチャネルＭＯＳトランジスタ
形成予定領域であるｐ型ウェル１２上が覆われるように
パターニングする（図４（ｄ）参照）。
【００３５】次いで、このｎ型ウェル１４上のみ開口さ
れたレジスト５０をマスクとして、ＣＦ4 ／ＣＨＦ3 を
エッチングガスとするＲＩＥにより、ＳｉＯ2 層４４、
４８を１００ｎｍエッチング除去する。こうして、ｎ型
ウェル１４上のゲート電極３４側壁に、ＳｉＯ2 層４
４、４８からなる幅１００ｎｍのサイドウォール３６を
形成する。
れたレジスト５０をマスクとして、ＣＦ4 ／ＣＨＦ3 を
エッチングガスとするＲＩＥにより、ＳｉＯ2 層４４、
４８を１００ｎｍエッチング除去する。こうして、ｎ型
ウェル１４上のゲート電極３４側壁に、ＳｉＯ2 層４
４、４８からなる幅１００ｎｍのサイドウォール３６を
形成する。
【００３６】続いて、ゲート電極３４及びその側壁のサ
イドウォール３６、フィールド酸化膜１６、並びにレジ
スト５０をマスクとして、加速エネルギー４．５ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2の条件で、Ｂ+ のイオン
注入を行い、Ｂ+ 注入領域２８を形成する（図４（ｅ）
参照）。次いで、レジスト５０を除去した後、ＣＶＤ法
を用いて、全面に厚さ１００ｎｍのＳｉＯ2 層及び厚さ
３００ｎｍのＢＰＳＧ層を順に堆積し、これら積層され
たＳｉＯ2 ／ＢＰＳＧ複合層からなる表面保護層３８を
形成する。
イドウォール３６、フィールド酸化膜１６、並びにレジ
スト５０をマスクとして、加速エネルギー４．５ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2の条件で、Ｂ+ のイオン
注入を行い、Ｂ+ 注入領域２８を形成する（図４（ｅ）
参照）。次いで、レジスト５０を除去した後、ＣＶＤ法
を用いて、全面に厚さ１００ｎｍのＳｉＯ2 層及び厚さ
３００ｎｍのＢＰＳＧ層を順に堆積し、これら積層され
たＳｉＯ2 ／ＢＰＳＧ複合層からなる表面保護層３８を
形成する。
【００３７】続いて、温度８５０℃の窒素雰囲気中にお
いて２５分間のアニール処理を行い、Ａｓ+ 注入領域１
８及びＢ+ 注入領域２８内に注入されたイオン種を活性
化し、それぞれｎ+ 型ソース・ドレイン領域１８ａ、１
８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２８ｂを
形成する。そしてｎ+ 型ソース・ドレイン領域１８ａ、
１８ｂ間に挟まれたｐ型ウェル１２表面がｐ型チャネル
領域２０となり、ｐ+型ソース・ドレイン領域２８ａ、
２８ｂ間に挟まれたｎ型ウェル１４表面がｎ型チャネル
領域３０となる。こうして、ＮチャネルＭＯＳトランジ
スタ４０とＰチャネルＭＯＳトランジスタ４２とを有す
るＣＭＯＳトランジスタを作製する。
いて２５分間のアニール処理を行い、Ａｓ+ 注入領域１
８及びＢ+ 注入領域２８内に注入されたイオン種を活性
化し、それぞれｎ+ 型ソース・ドレイン領域１８ａ、１
８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２８ｂを
形成する。そしてｎ+ 型ソース・ドレイン領域１８ａ、
１８ｂ間に挟まれたｐ型ウェル１２表面がｐ型チャネル
領域２０となり、ｐ+型ソース・ドレイン領域２８ａ、
２８ｂ間に挟まれたｎ型ウェル１４表面がｎ型チャネル
領域３０となる。こうして、ＮチャネルＭＯＳトランジ
スタ４０とＰチャネルＭＯＳトランジスタ４２とを有す
るＣＭＯＳトランジスタを作製する。
【００３８】尚、この熱工程において、Ｂ不純物はＡｓ
不純物よりもその拡散距離が２倍程度長くなるため、ｎ
+ 型ソース・ドレイン領域１８ａ、１８ｂ中で活性化さ
れたＡｓ不純物が横方向にサイドウォール２６の幅だけ
拡散してゲート電極２４端面に達する時間と、ｐ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂ中で活性化されたＢ
不純物が横方向にサイドウォール３６の幅だけ拡散して
ゲート電極３４端面に達する時間とは、ほぼ等しい。従
って、上記図２（ａ）、（ｂ）に示されるように、Ｎチ
ャネルＭＩＳトランジスタ４０のｎ+ 型ソース・ドレイ
ン領域１８ａ、１８ｂのチャネル側端部及びＰチャネル
ＭＩＳトランジスタ４２のｐ+ 型ソース・ドレイン領域
２８ａ、２８ｂのチャネル側端部を、ゲート電極２４、
３４のそれぞれの端部にほぼ一致させることが可能にな
る。
不純物よりもその拡散距離が２倍程度長くなるため、ｎ
+ 型ソース・ドレイン領域１８ａ、１８ｂ中で活性化さ
れたＡｓ不純物が横方向にサイドウォール２６の幅だけ
拡散してゲート電極２４端面に達する時間と、ｐ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂ中で活性化されたＢ
不純物が横方向にサイドウォール３６の幅だけ拡散して
ゲート電極３４端面に達する時間とは、ほぼ等しい。従
って、上記図２（ａ）、（ｂ）に示されるように、Ｎチ
ャネルＭＩＳトランジスタ４０のｎ+ 型ソース・ドレイ
ン領域１８ａ、１８ｂのチャネル側端部及びＰチャネル
ＭＩＳトランジスタ４２のｐ+ 型ソース・ドレイン領域
２８ａ、２８ｂのチャネル側端部を、ゲート電極２４、
３４のそれぞれの端部にほぼ一致させることが可能にな
る。
【００３９】但し、ｎ+ 型ソース・ドレイン領域１８
ａ、１８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２
８ｂの横方向の拡散がゲート電極２４、３４端部に達し
ないと、その間に不純物濃度の低いオフセット領域が生
じることになる。従って、こうしたオフセット領域が生
じないよう、多少オーバーするように熱処理条件を設定
するため、通常は、ゲート電極２４とｎ+ 型ソース・ド
レイン領域１８ａ、１８ｂ及びゲート電極３４とｐ+ 型
ソース・ドレイン領域２８ａ、２８ｂとはそれぞれ僅か
に重複することになる。
ａ、１８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２
８ｂの横方向の拡散がゲート電極２４、３４端部に達し
ないと、その間に不純物濃度の低いオフセット領域が生
じることになる。従って、こうしたオフセット領域が生
じないよう、多少オーバーするように熱処理条件を設定
するため、通常は、ゲート電極２４とｎ+ 型ソース・ド
レイン領域１８ａ、１８ｂ及びゲート電極３４とｐ+ 型
ソース・ドレイン領域２８ａ、２８ｂとはそれぞれ僅か
に重複することになる。
【００４０】そしてこの場合においても、サイドウォー
ル２６、３６の幅をそれぞれ制御することにより、Ｎチ
ャネルＭＯＳトランジスタ４０のゲート電極２４とｎ+
型ソース・ドレイン領域１８ａ、１８ｂとの重複部分及
びＰチャネルＭＯＳトランジスタ４２のゲート電極３４
とｐ+ 型ソース・ドレイン領域２８ａ、２８ｂとの重複
部分のチャネル長方向の長さは、非常に短いだけでな
く、ほぼ等しくすることができる。
ル２６、３６の幅をそれぞれ制御することにより、Ｎチ
ャネルＭＯＳトランジスタ４０のゲート電極２４とｎ+
型ソース・ドレイン領域１８ａ、１８ｂとの重複部分及
びＰチャネルＭＯＳトランジスタ４２のゲート電極３４
とｐ+ 型ソース・ドレイン領域２８ａ、２８ｂとの重複
部分のチャネル長方向の長さは、非常に短いだけでな
く、ほぼ等しくすることができる。
【００４１】このように本実施例によれば、ＳｉＯ2 層
４４及びＳｉＯ2 層４４、４８のそれぞれの厚さに基づ
いて、ゲート電極２４側壁に形成するサイドウォール２
６及びゲート電極３４側壁に形成するサイドウォール３
６の幅をそれぞれ制御することにより、これらサイドウ
ォール２６、３６の幅を、それぞれゲート電極２４及び
サイドウォール２６をマスクとしてセルフアラインで注
入したｎ型不純物の横方向への拡散長及びゲート電極３
４及びサイドウォール３６をマスクとしてセルフアライ
ンで注入されえたｐ型不純物の横方向への拡散長より僅
かに小さくすることが可能であるため、ＮチャネルＭＯ
Ｓトランジスタ４０のゲート電極２４とｎ+ 型ソース・
ドレイン領域１８ａ、１８ｂとの重複部分及びＰチャネ
ルＭＯＳトランジスタ４２のゲート電極３４とｐ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂとの重複部分のチャ
ネル長方向の長さを非常に短くし、かつほぼ等しくする
ことができる。
４４及びＳｉＯ2 層４４、４８のそれぞれの厚さに基づ
いて、ゲート電極２４側壁に形成するサイドウォール２
６及びゲート電極３４側壁に形成するサイドウォール３
６の幅をそれぞれ制御することにより、これらサイドウ
ォール２６、３６の幅を、それぞれゲート電極２４及び
サイドウォール２６をマスクとしてセルフアラインで注
入したｎ型不純物の横方向への拡散長及びゲート電極３
４及びサイドウォール３６をマスクとしてセルフアライ
ンで注入されえたｐ型不純物の横方向への拡散長より僅
かに小さくすることが可能であるため、ＮチャネルＭＯ
Ｓトランジスタ４０のゲート電極２４とｎ+ 型ソース・
ドレイン領域１８ａ、１８ｂとの重複部分及びＰチャネ
ルＭＯＳトランジスタ４２のゲート電極３４とｐ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂとの重複部分のチャ
ネル長方向の長さを非常に短くし、かつほぼ等しくする
ことができる。
【００４２】このため、これらゲート電極２４、３４と
ｎ+ 型ソース・ドレイン領域１８ａ、１８ｂ及びｐ+ 型
ソース・ドレイン領域２８ａ、２８ｂとの重複部分に起
因する容量を低減すると共に、ゲート電極２４とｎ+ 型
ソース・ドレイン領域１８ａ、１８ｂとの間の高抵抗部
となるオフセット領域の発生を防止することができる。
従って、ゲート電極２４、３４のゲート長が０．２μｍ
と非常に短い高密度・高集積のＣＭＯＳトランジスタで
あっても、低温における高速動作を実現することが可能
となる。
ｎ+ 型ソース・ドレイン領域１８ａ、１８ｂ及びｐ+ 型
ソース・ドレイン領域２８ａ、２８ｂとの重複部分に起
因する容量を低減すると共に、ゲート電極２４とｎ+ 型
ソース・ドレイン領域１８ａ、１８ｂとの間の高抵抗部
となるオフセット領域の発生を防止することができる。
従って、ゲート電極２４、３４のゲート長が０．２μｍ
と非常に短い高密度・高集積のＣＭＯＳトランジスタで
あっても、低温における高速動作を実現することが可能
となる。
【００４３】尚、ここで、上記の特開昭６３−２２６０
５５号、特開昭６３−２４６８６５号、特開平１−２７
２１４７号の各公報記載の発明との具体的な差異につい
て説明する。上記各公報記載の発明は、いずれもＬＤＤ
（Lightly Doped Drain ）構造のＣＭＯＳトランジスタ
を前提とし、ＮチャネルＭＯＳトランジスタにおいて、
ホットエレクトロン効果等によるソース・ドレイン領域
間の耐圧劣化を防止すべく、ＬＤＤ部を一定以上の長さ
にする一方で、ＰチャネルＭＯＳトランジスタにおい
て、ソース・ドレイン領域間の抵抗増大による電流駆動
力の劣化を防止すべく、ＬＤＤ部を一定以下の長さにす
るため、ＰチャネルＭＯＳトランジスタにおけるゲート
電極側壁のサイドウォールの幅を、ＮチャネルＭＯＳト
ランジスタにおけるゲート電極側壁のサイドウォールの
幅よりも狭くしている点に特徴がある。
５５号、特開昭６３−２４６８６５号、特開平１−２７
２１４７号の各公報記載の発明との具体的な差異につい
て説明する。上記各公報記載の発明は、いずれもＬＤＤ
（Lightly Doped Drain ）構造のＣＭＯＳトランジスタ
を前提とし、ＮチャネルＭＯＳトランジスタにおいて、
ホットエレクトロン効果等によるソース・ドレイン領域
間の耐圧劣化を防止すべく、ＬＤＤ部を一定以上の長さ
にする一方で、ＰチャネルＭＯＳトランジスタにおい
て、ソース・ドレイン領域間の抵抗増大による電流駆動
力の劣化を防止すべく、ＬＤＤ部を一定以下の長さにす
るため、ＰチャネルＭＯＳトランジスタにおけるゲート
電極側壁のサイドウォールの幅を、ＮチャネルＭＯＳト
ランジスタにおけるゲート電極側壁のサイドウォールの
幅よりも狭くしている点に特徴がある。
【００４４】これに対して本発明は、まず、Ｎチャネル
ＭＯＳトランジスタ４０及びＰチャネルＭＯＳトランジ
スタ４２のｎ+ 型ソース・ドレイン領域１８ａ、１８ｂ
及びｐ+ 型ソース・ドレイン領域２８ａ、２８ｂが、単
一不純物濃度領域からなるシングル構造をなしている点
で異なる。低温動作を行うＣＭＯＳトランジスタにあっ
ては、低温時において低濃度領域が高抵抗となり過ぎる
ため、ＬＤＤ構造を採用することができないからであ
る。
ＭＯＳトランジスタ４０及びＰチャネルＭＯＳトランジ
スタ４２のｎ+ 型ソース・ドレイン領域１８ａ、１８ｂ
及びｐ+ 型ソース・ドレイン領域２８ａ、２８ｂが、単
一不純物濃度領域からなるシングル構造をなしている点
で異なる。低温動作を行うＣＭＯＳトランジスタにあっ
ては、低温時において低濃度領域が高抵抗となり過ぎる
ため、ＬＤＤ構造を採用することができないからであ
る。
【００４５】また、ＮチャネルＭＯＳトランジスタ４０
及びＰチャネルＭＯＳトランジスタ４２のサイドウォー
ル２６、３６の幅は、ｎ+ 型ソース・ドレイン領域１８
ａ、１８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２
８ｂの横方向への拡散長にそれぞれ対応させて制御する
ため、上記各公報記載の発明とは逆に、ＰチャネルＭＯ
Ｓトランジスタ４２のサイドウォール３６の幅がＮチャ
ネルＭＯＳトランジスタ４０のサイドウォール２６の幅
よりも広くなる。
及びＰチャネルＭＯＳトランジスタ４２のサイドウォー
ル２６、３６の幅は、ｎ+ 型ソース・ドレイン領域１８
ａ、１８ｂ及びｐ+ 型ソース・ドレイン領域２８ａ、２
８ｂの横方向への拡散長にそれぞれ対応させて制御する
ため、上記各公報記載の発明とは逆に、ＰチャネルＭＯ
Ｓトランジスタ４２のサイドウォール３６の幅がＮチャ
ネルＭＯＳトランジスタ４０のサイドウォール２６の幅
よりも広くなる。
【００４６】更に、上記各公報記載の発明の場合、同一
工程で形成した同一膜厚の絶縁膜をそれぞれ別個にエッ
チングする（特開昭６３−２２６０５５号には、異方性
エッチングと等方性及び異方性を同時に有する複合エッ
チングとを使い分けることが開示されており、特開昭６
３−２４６８６５号及び特開平１−２７２１４７号に
は、単にそれぞれＲＩＥ等の異方性エッチングによると
されている）ことにより、異なる幅のサイドウォールを
それぞれ形成しているのに対して、本発明の場合は、厚
さの異なるＳｉＯ2 層４４及びＳｉＯ2 層４４、４８を
それぞれエッチングすることにより、幅の異なるサイド
ウォール２６、３６をそれぞれ形成している。従って、
幅の異なるサイドウォールの形成方法においても、上記
各公報記載の発明と本発明とは相違する。
工程で形成した同一膜厚の絶縁膜をそれぞれ別個にエッ
チングする（特開昭６３−２２６０５５号には、異方性
エッチングと等方性及び異方性を同時に有する複合エッ
チングとを使い分けることが開示されており、特開昭６
３−２４６８６５号及び特開平１−２７２１４７号に
は、単にそれぞれＲＩＥ等の異方性エッチングによると
されている）ことにより、異なる幅のサイドウォールを
それぞれ形成しているのに対して、本発明の場合は、厚
さの異なるＳｉＯ2 層４４及びＳｉＯ2 層４４、４８を
それぞれエッチングすることにより、幅の異なるサイド
ウォール２６、３６をそれぞれ形成している。従って、
幅の異なるサイドウォールの形成方法においても、上記
各公報記載の発明と本発明とは相違する。
【００４７】
【発明の効果】以上説明したように本発明によれば、Ｎ
チャネルＭＩＳトランジスタとＰチャネルＭＩＳトラン
ジスタとを備え、低温で動作させる半導体装置におい
て、ＰチャネルＭＩＳトランジスタのゲート電極側壁の
サイドウォールの幅が、ＮチャネルＭＩＳトランジスタ
のゲート電極側壁のサイドウォールの幅よりも広いこと
により、ｐ型ソース・ドレイン領域の横方向への拡散長
がｎ型ソース・ドレイン領域の横方向への拡散長よりも
長い場合に、ＮチャネルＭＩＳトランジスタのゲート電
極とｎ型ソース・ドレイン領域との重複部分及びＰチャ
ネルＭＩＳトランジスタのゲート電極とｐ型ソース・ド
レイン領域との重複部分のチャネル長方向の長さを非常
に短くし、かつほぼ等しくすることが可能になる。
チャネルＭＩＳトランジスタとＰチャネルＭＩＳトラン
ジスタとを備え、低温で動作させる半導体装置におい
て、ＰチャネルＭＩＳトランジスタのゲート電極側壁の
サイドウォールの幅が、ＮチャネルＭＩＳトランジスタ
のゲート電極側壁のサイドウォールの幅よりも広いこと
により、ｐ型ソース・ドレイン領域の横方向への拡散長
がｎ型ソース・ドレイン領域の横方向への拡散長よりも
長い場合に、ＮチャネルＭＩＳトランジスタのゲート電
極とｎ型ソース・ドレイン領域との重複部分及びＰチャ
ネルＭＩＳトランジスタのゲート電極とｐ型ソース・ド
レイン領域との重複部分のチャネル長方向の長さを非常
に短くし、かつほぼ等しくすることが可能になる。
【００４８】従って、ゲート電極とソース・ドレイン領
域との重複部分に起因する容量を低減すると共に、ゲー
ト電極とソース・ドレイン領域との間に高抵抗部となる
オフセット領域が発生することも防止することもでき、
ゲート長が１μｍ以下の高密度・高集積の半導体装置で
あっても、低温における高速動作を実現することが可能
となる。
域との重複部分に起因する容量を低減すると共に、ゲー
ト電極とソース・ドレイン領域との間に高抵抗部となる
オフセット領域が発生することも防止することもでき、
ゲート長が１μｍ以下の高密度・高集積の半導体装置で
あっても、低温における高速動作を実現することが可能
となる。
【００４９】また、本発明によれば、ＰチャネルＭＩＳ
トランジスタ形成予定領域において第１の絶縁膜をエッ
チングして第１のゲート電極側壁に第１のサイドウォー
ルを形成し、ＮチャネルＭＩＳトランジスタ形成予定領
域において第１及び第２の絶縁膜をエッチングして、第
２のゲート電極側壁に第２のサイドウォールを形成する
ことにより、第２のサイドウォールの幅が第１のサイド
ウォールの幅より広くなるように制御することができ
る。
トランジスタ形成予定領域において第１の絶縁膜をエッ
チングして第１のゲート電極側壁に第１のサイドウォー
ルを形成し、ＮチャネルＭＩＳトランジスタ形成予定領
域において第１及び第２の絶縁膜をエッチングして、第
２のゲート電極側壁に第２のサイドウォールを形成する
ことにより、第２のサイドウォールの幅が第１のサイド
ウォールの幅より広くなるように制御することができ
る。
【図１】本発明の一実施例によるＣＭＯＳトランジスタ
を示す断面図である。
を示す断面図である。
【図２】図１のＣＭＯＳトランジスタの一部拡大図であ
る。
る。
【図３】図１のＣＭＯＳトランジスタの製造方法を説明
するための工程図（その１）である。
するための工程図（その１）である。
【図４】図１のＣＭＯＳトランジスタの製造方法を説明
するための工程図（その２）である。
するための工程図（その２）である。
【図５】従来の製造方法によって作製したＣＭＯＳトラ
ンジスタの一部拡大図である。
ンジスタの一部拡大図である。
【図６】従来の製造方法によって作製したＣＭＯＳトラ
ンジスタの一部拡大図である。
ンジスタの一部拡大図である。
１０…半導体基板 １２…ｐ型ウェル １４…ｎ型ウェル １６…フィールド酸化膜 １８…Ａｓ+ 注入領域 １８ａ、１８ｂ…ｎ+ 型ソース・ドレイン領域 ２０…ｐ型チャネル領域 ２２、３２…ゲート酸化膜 ２４、３４…ゲート電極 ２６、３６…サイドウォール ２８…Ｂ+ 注入領域 ２８ａ、２８ｂ…ｐ+ 型ソース・ドレイン領域 ３０…ｎ型チャネル領域 ３８…表面保護層 ４０…ＮチャネルＭＯＳトランジスタ ４２…ＰチャネルＭＯＳトランジスタ ４４、４８…ＳｉＯ2 層 ４６、５０…レジスト ５２…ｐ型ウェル ５４…ｎ+ 型ソース・ドレイン領域 ５６、６６…ゲート酸化膜 ５８…第１のゲート電極 ６０…第１のサイドウォール ６２…ｎ型ウェル ６４…ｐ+ 型ソース・ドレイン領域 ６８…第２のゲート電極 ７０…第２のサイドウォール ７２…オフセット領域
Claims (9)
- 【請求項１】 ＮチャネルＭＩＳトランジスタとＰチャ
ネルＭＩＳトランジスタとを備え、低温で動作させる半
導体装置において、 前記ＮチャネルＭＩＳトランジスタの第１のゲート電極
及び前記ＰチャネルＭＩＳトランジスタの第２のゲート
電極の側壁に、それぞれ第１及び第２のサイドウォール
が形成されており、 前記ＰチャネルＭＩＳトランジスタの前記第２のサイド
ウォールの幅が、前記ＮチャネルＭＩＳトランジスタの
前記第１のサイドウォールの幅よりも広いことを特徴と
する半導体装置及びその製造方法。 - 【請求項２】 請求項１記載の半導体装置において、 前記ＮチャネルＭＩＳトランジスタのｎ型ソース・ドレ
イン領域及び前記ＰチャネルＭＩＳトランジスタのｐ型
ソース・ドレイン領域が、それぞれ単一不純物濃度領域
からなっていることを特徴とする半導体装置及びその製
造方法。 - 【請求項３】 請求項２記載の半導体装置において、 前記ＮチャネルＭＩＳトランジスタにおける前記第１の
ゲート電極と前記ｎ型ソース・ドレイン領域との重複部
分のチャネル長方向の長さと、前記ＰチャネルＭＩＳト
ランジスタにおける前記第２のゲート電極と前記ｐ型ソ
ース・ドレイン領域との重複部分のチャネル長方向の長
さとが、ほぼ等しいことを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、 前記ＮチャネルＭＩＳトランジスタにおける前記第１の
ゲート電極端部と前記ｎ型ソース・ドレイン領域のチャ
ネル側端部とがほぼ一致し、かつ前記ＰチャネルＭＩＳ
トランジスタにおける前記第２のゲート電極端部と前記
ｐ型ソース・ドレイン領域のチャネル側端部とがほぼ一
致していることを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置において、 前記ＰチャネルＭＩＳトランジスタの前記第１のゲート
電極及び前記ＮチャネルＭＩＳトランジスタの前記第２
のゲート電極のゲート長が、それぞれ１μｍ以下である
ことを特徴とする半導体装置。 - 【請求項６】 ＮチャネルＭＩＳトランジスタとＰチャ
ネルＭＩＳトランジスタとを備え、低温で動作させる半
導体装置の製造方法において、 半導体基板表面の前記ＮチャネルＭＩＳトランジスタ形
成予定領域及び前記ＰチャネルＭＩＳトランジスタ形成
予定領域上に、ゲート絶縁膜を介して第１及び第２のゲ
ート電極をそれぞれ形成する工程と、 全面に、第１の絶縁膜を形成する工程と、 前記ＮチャネルＭＩＳトランジスタ形成予定領域のみ開
口された第１のレジストパターンを形成した後、前記第
１のレジストパターンをマスクとして前記第１の絶縁膜
をエッチングして、前記第１のゲート電極側壁に第１の
サイドウォールを形成する工程と、 前記第１のゲート電極及び前記第１のサイドウォール並
びに前記第１のレジストパターンをマスクとしてイオン
注入を行い、前記ＮチャネルＭＩＳトランジスタ形成予
定領域にｎ型ソース・ドレイン領域を形成する工程と、 前記第１のレジストパターンを除去した後、全面に、第
２の絶縁膜を形成する工程と、 前記ＰチャネルＭＩＳトランジスタ形成予定領域のみ開
口された第２のレジストパターンを形成した後、前記第
２のレジストパターンをマスクとして前記第１及び第２
の絶縁膜をエッチングして、前記第２のゲート電極側壁
に、前記第１のサイドウォールより幅の広い第２のサイ
ドウォールを形成する工程と、 前記第２のゲート電極及び前記第２のサイドウォール並
びに前記第２のレジストパターンをマスクとしてイオン
注入を行い、前記ＰチャネルＭＩＳトランジスタ形成予
定領域にｐ型ソース・ドレイン領域を形成する工程と、 前記第２のレジストパターンを除去した後、全面に第３
の絶縁膜を形成すると共にアニール処理を行い、前記ｎ
型ソース・ドレイン領域及び前記ｐ型ソース・ドレイン
領域に注入したイオン種を活性化する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 前記第１及び第２の絶縁膜の膜厚をそれぞれ制御して、
前記第１のサイドウォールの幅が前記ｎ型ソース・ドレ
イン領域の横方向の拡散長以下となるようにし、かつ前
記第２のサイドウォールの幅が、前記ｐ型ソース・ドレ
イン領域の横方向の拡散長以下となるようにすることを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記第１及び第２のサイドウォールの幅をそれぞれ制御
して、前記第１のゲート電極と前記ｎ型ソース・ドレイ
ン領域との重複部分のチャネル長方向の長さと、前記第
２のゲート電極と前記ｐ型ソース・ドレイン領域との重
複部分のチャネル長方向の長さとが、ほぼ等しくなるよ
うにすることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６記載の半導体装置の製造方法に
おいて、 前記第１及び第２の絶縁膜の膜厚をそれぞれ制御して、
前記第１のサイドウォールの幅が、前記ｎ型ソース・ド
レイン領域の横方向の拡散長とほぼ一致するようにし、
かつ前記第２のサイドウォールの幅が、前記ｐ型ソース
・ドレイン領域の横方向の拡散長とほぼ一致するように
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179433A JPH0737993A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179433A JPH0737993A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737993A true JPH0737993A (ja) | 1995-02-07 |
Family
ID=16065784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179433A Withdrawn JPH0737993A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253198A (ja) * | 2005-03-08 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-07-20 JP JP5179433A patent/JPH0737993A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253198A (ja) * | 2005-03-08 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5436481A (en) | MOS-type semiconductor device and method of making the same | |
| US7479423B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US6436777B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3095564B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4971593B2 (ja) | 半導体装置の製造方法 | |
| US5031008A (en) | MOSFET transistor | |
| US5658811A (en) | Method of manufacturing a semiconductor device | |
| JPH11297852A (ja) | 半導体装置およびその製造方法 | |
| US7776695B2 (en) | Semiconductor device structure having low and high performance devices of same conductive type on same substrate | |
| JP2924763B2 (ja) | 半導体装置の製造方法 | |
| EP0583008B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US20070257318A1 (en) | Method of Manufacturing Semiconductor Integrated Circuit Device, and Semiconductor Integrated Circuit Device Manufactured by the Method | |
| JP2000036593A (ja) | 半導体装置 | |
| JP3068270B2 (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JPH1145995A (ja) | 半導体装置およびその製造方法 | |
| JP3264265B2 (ja) | Ｃｍｏｓ半導体装置及びその製造方法 | |
| JPH01283956A (ja) | 半導体装置およびその製造方法 | |
| JPH09135029A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH05226361A (ja) | 電界効果トランジスタ | |
| JPH0737993A (ja) | 半導体装置及びその製造方法 | |
| JPS59231864A (ja) | 半導体装置 | |
| JPH0964362A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPH05226593A (ja) | 半導体装置の製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| JPH04320378A (ja) | メモリトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |