JPH073667B2 - ワンチップマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ワンチップマイクロコンピュータに関し、
詳しくは、その内部に設けられた算術演算回路（以下AL
U）とデータレジスタ、アキュムレータ、I/Oバッファ等
のと間でバスを介してデータ転送を行う場合において、
転送データのゼロ検出回路をバスに接続しなくてもゼロ
検出ができるようなワンチップマイクロコンピュータに
関する。

［従来の技術］ ワンチップマイクロコンピュータは、カメラや家庭用電
気器具、その他の電子機器に制御回路として多く使用さ
れ、４ビットや８ビット制御のものが多数作られてい
る。

この種のワンチップマイクロコンピュータは、汎用のマ
イクロプロセッサと異なり、１チップの内部に多数のレ
ジスタやアキュムレータとALUとが相互にバス接続され
た形であらかじめ内蔵され、外部に対しての信号の授受
は、同様にバス接続されたI/Oバッファで行い、これら
回路をコントローラ（CPUを含む意味で）が制御して、I
/Oバッファを介して外部回路とデータの授受を行うよう
に設計されている。

また、４ビットのように少ないビット情報で制御を行う
ワンチップマイクロコンピュータでは、制御を効率的に
行うために、各種の命令が組み込まれていて、その中に
一つにレジスタ間やレジスタとALU、アキュムレータ
等、そしてI/Oバッファとの間でバスを経由してデータ
を転送するデータ転送命令がある。

［解決しようとする課題］ 従来の４ビット等のワンチップマイクロコンピュータに
おいて、データ転送命令が実行されてレジスタ間やI/O
バッファとの間でデータ転送が行われた場合には、その
データがゼロか否かを判定してそれに応じてコントロー
ラの処理を変えるようなことが行われている。そこで、
この種のワンチップマイクロコンピュータにあっては、
バスラインに結合してゼロ検出回路が設けられていて、
これにより転送データについてゼロ検出を行い、状態レ
ジスタ等にゼロフラグをセットするように構成されてい
る。

ところで、ビット数と少ないワンチップマイクロコンピ
ュータでも種々の機能付加が要求され、各種の回路を限
られたエリアの中に集積しなければ、求められる仕様を
実現できない状況にある。多くの機能要求に応え、集積
度を向上させるためには、不要な回路を極力排除するこ
とが必要になる。

この発明は、このような要請に応え、従来技術の問題点
を解決するものであって、前記のゼロ検出回路を用いな
くても済むワンチップマイクロコンピュータを提供する
ことを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のワンチップ
マイクロコンピュータの構成は、ALUとデータレジスタ
とI/Oバッファとがバスを介して接続され、コントロー
ラによりALUとデータレジスタ及びI/Oバッファのいずれ
かとが選択され、選択されたものとALUとの間でデータ
が転送されるものであって、ALUからデータレジスタ及
びI/Oバッファのうち選択されたいずれかにデータを送
出する第１のバスと、データレジスタ及びI/Oバッファ
のうち選択されたいずれかからALUにデータを送出する
第２のバスとの２系統のデータバスがバスに設けられ、
データレジスタとI/Oバッファとのいずれか一方からい
ずれか他方へデータを転送するときにその転送データが
ALUを介して転送され、転送されたデータがゼロか否か
をコントローラが参照するときにALUと結合されている
状態レジスタを参照するものである。

［作用］ このように、データレジスタとI/Oバッファとの間にお
けるデータの転送をALUを介して行うようにすれば、コ
ントローラの処理プログラムの流れを単にALUを媒介す
るように変えるだけで済み、ROM等により制御されるも
のでは、単にROM等のマトリックス状のデータ変更で対
応できる。また、その他のものでもALUとの間の転送処
理は内蔵されている。このようなことからALUを介して
データ転送を行っても実質的なハードウェアの増加はな
く、かつ、バスに設けられるゼロ検出回路やそれについ
ての配線、ゼロフラグ設定処理等が不要になり、その分
だけ他の回路をより多く集積することができる。また、
これにより回路設計のレイアウトの自由度も増加する。

［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明を適用したワンチップマイクロコン
ピュータのブロック図であり、第２図は、そのデータ転
送命令処理におけるデータ転送のタイミングチャートで
ある。

第１図において、10は、４ビットのワンチップマイクロ
コンピュータであって、チップの内部には、コントロー
ラ１とALU2とを有し、ALU2が内部バス６を介してアキュ
ムレータ３、データを記憶するレジスタ4a,4b,4c及びI/
Oバッファ５と相互に接続されている。また、７は、ALU
2に接続されたゼロフラグ検出回路であり、８がALU2と
一体で動作する状態レジスタであって、ALU2の演算結果
データ値がゼロのときにそれがゼロフラグ検出回路７に
より検出され、その検出信号を受けてそのある桁位置に
ゼロフラグがセットされ、記憶される。

コントローラ１は、マイクロプログラム等が格納されて
いるROM1a（このROM1aはコントローラ１の外部回路とし
て配置されていてもよい）と、このROM1aからデータを
受けて制御動作をする、デコーダやプログラムカウンタ
等で構成され、ALU2、アキュムレータ３、レジスタ4a,4
b,4c及びI/Oバッファ５に各種の制御信号をコントロー
ルバス63を介して送出し、かつ、これらを個別に選択す
る制御をする。

ここで、内部バス６は、Ｕバス61とＬバス62とからなる
データバスと、そしてコントロールバス63等とから構成
されている。Ｕバス61は、４ビットの制御を行うもので
あるのでここでは４本であるが、８ビットの制御を行う
ものであれば、８本の線からなっていて、ALU2に対し、
そこからデータを外部に送出する、いわゆるアンロード
バスである。これは、ALU2からのデータがこのバスに送
出される専用バスであり、レジスタ4a,4b,4cやI/Oバッ
ファ５に対してはデータを受入れる専用バスとなってい
る。

Ｌバス62も同様に４ビットの制御を行うものであるので
４本であるが、８ビットの制御を行うものであれば８本
の線であって、ALU2に対し、データをこれに外部からロ
ードする、いわゆるロードバスである。これは、レジス
タ4a,4b,4cやI/Oバッファ５のデータがこのバスに送出
される専用バスであり、ALU2に対してはデータを受入れ
る専用バスとなっている。

ここでは、Ｕバス61とＬバス62とで構成されるデータバ
スは、通常のバスの２倍の数となっていて、この２系統
のバスを利用することにより、ALU2は、２マシンサイク
ル（例えば、１マシンサイクルが６クロック）でレジス
タ4a,4b,4cやI/Oバッファ５との間でデータ転送を行
う。

このデータ転送は、コントローラ１の制御により行わ
れ、その制御は、ROM1aに記憶されたデータに応じて決
定される。そのうちデータ転送の転送相手としてALU2以
外（ここでは、ALU2は常にデータ転送の対象になる）を
対象とする場合について、コントローラ１によるそのデ
ータ転送の処理動作について第２図に従って説明する。
例えば、レジスタ4aからI/Oバッファ５へのデータ転送
命令がコントローラ１でデコードされたとすると、第２
図において、ある１マシンサイクルの第２番目のクロッ
クに応じてコントロールバス63の信号線上に転送元のレ
ジスタ4aの選択信号10aと転送先としてALU2の選択信号1
0bとが送出される。このとき同時にＬバス62上には転送
データ9aが送出され、ALU2の選択信号10bの立下がりでA
LU2がＬバス62上の転送データ9aを受入れる。

次に、このマシンサイクルに続く次の１マシンサイクル
で、今度は、その第２番目のクロックに応じてコントロ
ールバス63のそれに対応する信号線上に転送元のALU2の
選択信号10bと転送先としてI/Oバッファ５の選択信号10
cが送出されるとともに転送データ9aと同じ転送データ9
bがALU2からＵバス61上に送出される。そこで、I/Oバッ
ファ５の選択信号10cの立下がりでI/Oバッファ５は、Ｕ
バス61上の転送データ9bを受入れる。このようにしてレ
ジスタ4aからI/Oバッファ５へのデータ転送が行われる
が、これと同様に他のレジスタ4b,4cやアキュムレータ
３相互及びこれらとI/Oバッファ５との間においても同
じ処理でデータ転送が行われる。その相違は、単に選択
する対象が異なるだけである。なお、第２図において、
11は、内部バス６に対するプリチャージ期間である。

さて、このようなデータ転送処理を行ったときには、転
送データが一旦ALU2を通ることから、その転送データが
ゼロとなっているときには、ALU2に接続されたゼロフラ
グ検出回路７がそれを検出する。そして、状態レジスタ
８の所定の位置のゼロフラグをゼロを示す状態にセット
する。その結果、転送データがゼロのときにコントロー
ラ１の処理を変えるような場合には、コントローラ１
は、この状態レジスタ８のゼロフラグを参照すればよ
い。したがって、従来のように特別にＵバス61やＬバス
62にゼロ検出回路を設ける必要がない。その結果、ハー
ドウエアが軽減され、それだけ多くの回路を集積化でき
る。

以上、この実施例では、説明の都合上、２マシンサイク
ルでデータ転送を行っているが、転送元レジスタ等の選
択信号とALUの選択信号により転送元レジスタ等からＬ
バス経由でALUに転送してこの状態で転送先レジスタ等
を選択してALUからＵバス経由で転送先レジスタ等に転
送するようにしてもよい。このようにすれば１マシンサ
イクルでデータを転送することが可能になる。

なお、実施例では、１マシンサイクルを６クロックとし
ているが、これは、一例であって、データの保持する期
間を２クロック分採る必要がなければ、１マシンサイク
ルが４クロックで構成されていてもよい。また、多くの
クロックで１マシンサイクルを構成して、１マシンサイ
クル内でデータの転送が終わるようにしてもよい。

実施例のコントローラは、いわゆるCPUであってもよ
く、CPUの内部レジスタがバスに接続されていてもよ
い。さらに、バスに接続されたさらに多くのレジスタ群
やI/Oバッファが設けられてもよい。

実施例では、ALUとアキュムレータとが独立になってい
るが、アキュムレータはALUの一部としてALUに内蔵され
ていていてもよい。

［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、データレジスタとI/Oバッファとの間におけるデー
タの転送をALUを介して行うようにすれば、コントロー
ラの処理プログラムの流れを単にALUを媒介するように
変えるだけで済み、ALUを介してデータ転送を行っても
実質的なハードウエアの増加はなく、かつ、バスに設け
られるゼロ検出回路やそれについての配線、ゼロフラグ
設定処理等が不要になり、その分だけ他の回路をより多
く集積することができる。また、これにより回路設計の
レイアウトの自由度も増加する。

【図面の簡単な説明】

第１図は、この発明を適用したワンチップマイクロコン
ピュータのブロック図、第２図は、そのデータ転送命令
処理におけるデータ転送のタイミングチャートである。 １……コントローラ、1a……ROM、２……算術演算回路
（ALU）、３……アキュムレータ、4a,4b,4c……レジス
タ、５……I/Oバッファ、６……内部バス、７……ゼロ
検出回路、８……状態レジスタ、10……ワンチップマイ
クロコンピュータ、61……Ｕバス、62……Ｌバス、63…
…コントロールバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】算術演算回路と、この算術演算回路の演算
   結果データがゼロであることを検出してゼロフラグとし
   てそれを記憶する状態レジスタと、データを記憶するデ
   ータレジスタと、I/Oバッファと、コントローラとを備
   え、前記算術演算回路と前記データレジスタと前記I/O
   バッファとがバスを介して接続され、前記コントローラ
   により前記算術演算回路と前記データレジスタ及び前記
   I/Oバッファのいずれかとが選択され、選択されたもの
   と前記算術演算回路との間でデータが転送されるもので
   あって、前記算術演算回路から前記データレジスタ及び
   I/Oバッファのうち選択されたいずれかにデータを送出
   する第１のバスと、前記データレジスタ及びI/Oバッフ
   ァのうち選択されたいずれかから前記算術演算回路にデ
   ータを送出する第２のバスとの２系統のデータバスが前
   記バスに設けられ、前記データレジスタと前記I/Oバッ
   ファとのいずれか一方からいずれか他方へデータを転送
   するときにその転送データが前記算術演算回路を介して
   転送され、転送されたデータがゼロか否かを前記コント
   ローラが参照するときに前記状態レジスタを参照するこ
   とを特徴とするワンチップマイクロコンピュータ。