JPH07326736A - 半導体装置の製造方法及びｃｃｄ固体撮像素子の製造方法 - Google Patents
半導体装置の製造方法及びｃｃｄ固体撮像素子の製造方法Info
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- JPH07326736A JPH07326736A JP6120355A JP12035594A JPH07326736A JP H07326736 A JPH07326736 A JP H07326736A JP 6120355 A JP6120355 A JP 6120355A JP 12035594 A JP12035594 A JP 12035594A JP H07326736 A JPH07326736 A JP H07326736A
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Abstract
(57)【要約】
【目的】 ＣＣＤ固体撮像素子のＬＤＤ構造の出力トラ
ンジスタを工程を増すことなく製造できるようにする。 【構成】 出力トランジスタを一体に有するＣＣＤ固体
撮像素子の製造方法において、半導体基体の主面上にゲ
ート絶縁膜を介して出力トランジスタのゲート電極５０
と、ＣＣＤ固体撮像素子における転送レジスタ部の電極
４７とを同時に形成する工程と、ゲート電極５０及び転
送電極４７の形成後の酸化工程と、ドレイン領域形成部
上のゲート電極側の酸化膜を一部残して他をエッチング
処理し、ドレイン領域形成部上にゲート電極側を上記残
した酸化膜で厚くした絶縁膜を形成する工程と、不純物
イオン注入により出力トランジスタのソース領域６３と
厚い絶縁膜５９下が低不純物濃度領域６６とされたＬＤ
Ｄ構造のドレイン領域６４を形成する工程を有する。
ンジスタを工程を増すことなく製造できるようにする。 【構成】 出力トランジスタを一体に有するＣＣＤ固体
撮像素子の製造方法において、半導体基体の主面上にゲ
ート絶縁膜を介して出力トランジスタのゲート電極５０
と、ＣＣＤ固体撮像素子における転送レジスタ部の電極
４７とを同時に形成する工程と、ゲート電極５０及び転
送電極４７の形成後の酸化工程と、ドレイン領域形成部
上のゲート電極側の酸化膜を一部残して他をエッチング
処理し、ドレイン領域形成部上にゲート電極側を上記残
した酸化膜で厚くした絶縁膜を形成する工程と、不純物
イオン注入により出力トランジスタのソース領域６３と
厚い絶縁膜５９下が低不純物濃度領域６６とされたＬＤ
Ｄ構造のドレイン領域６４を形成する工程を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置特にＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の絶
縁ゲート型電界効果トランジスタの製造方法及び出力ト
ランジスタを一体に有するＣＣＤ固体撮像素子の製造方
法に関する。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の絶
縁ゲート型電界効果トランジスタの製造方法及び出力ト
ランジスタを一体に有するＣＣＤ固体撮像素子の製造方
法に関する。
【０００２】
【従来の技術】例えばＣＣＤ固体撮像素子では、同一の
半導体基板に撮像素子本体と共に、その出力トランジス
タである絶縁ゲート型電界効果トランジスタが形成され
る。出力トランジスタのゲート電極は、転送レジスタ部
の電極（転送電極或は転送電極上のＡｌシャント配線用
のバッファ用多結晶シリコン電極等）と同時に形成され
るため、転送レジスタ部の電極を酸化する際に、同時に
酸化される。この酸化の際にドレイン領域及びソース領
域の形成部上も酸化されるので、これらの部分の酸化膜
も厚くなり、従って、ソース、ドレインのイオン注入に
際しては、これら領域部の厚い酸化膜をエッチング除去
し、再酸化して所望の膜厚の酸化膜を得てから、イオン
注入してソース領域及びドレイン領域を形成するように
していた。
半導体基板に撮像素子本体と共に、その出力トランジス
タである絶縁ゲート型電界効果トランジスタが形成され
る。出力トランジスタのゲート電極は、転送レジスタ部
の電極（転送電極或は転送電極上のＡｌシャント配線用
のバッファ用多結晶シリコン電極等）と同時に形成され
るため、転送レジスタ部の電極を酸化する際に、同時に
酸化される。この酸化の際にドレイン領域及びソース領
域の形成部上も酸化されるので、これらの部分の酸化膜
も厚くなり、従って、ソース、ドレインのイオン注入に
際しては、これら領域部の厚い酸化膜をエッチング除去
し、再酸化して所望の膜厚の酸化膜を得てから、イオン
注入してソース領域及びドレイン領域を形成するように
していた。
【０００３】図５及び図６は、ＣＣＤ固体撮像素子の出
力トランジスタのような、ゲート電極形成後に酸化工程
を有する絶縁ゲート型電界効果トランジスタの従来技術
による製法例を示す。
力トランジスタのような、ゲート電極形成後に酸化工程
を有する絶縁ゲート型電界効果トランジスタの従来技術
による製法例を示す。
【０００４】先ず、図５Ａに示すように、第１導電型例
えばｐ型のシリコン半導体基板１上のフィールド絶縁層
２で囲まれた領域にゲート絶縁膜３を介して例えば多結
晶シリコンからなるゲート電極４を形成する。
えばｐ型のシリコン半導体基板１上のフィールド絶縁層
２で囲まれた領域にゲート絶縁膜３を介して例えば多結
晶シリコンからなるゲート電極４を形成する。
【０００５】次に、図５Ｂに示すように、ゲート電極形
成後の熱酸化工程によって、ゲート電極４の表面及びソ
ース領域形成部５、ドレイン領域形成部６の全面も同じ
酸化膜（例えばＳｉＯ2 ）７で覆われる。ソース領域形
成部５及びドレイン領域形成部６ではその絶縁膜９がこ
の酸化膜７によって厚く形成される。
成後の熱酸化工程によって、ゲート電極４の表面及びソ
ース領域形成部５、ドレイン領域形成部６の全面も同じ
酸化膜（例えばＳｉＯ2 ）７で覆われる。ソース領域形
成部５及びドレイン領域形成部６ではその絶縁膜９がこ
の酸化膜７によって厚く形成される。
【０００６】次に、ドレイン領域及びソース領域を自己
整合的に形成するために、図５Ｃに示すように、レジス
トマスク１０を介してソース領域形成部５及びドレイン
領域形成部６の絶縁膜９を選択的にエッチング除去す
る。
整合的に形成するために、図５Ｃに示すように、レジス
トマスク１０を介してソース領域形成部５及びドレイン
領域形成部６の絶縁膜９を選択的にエッチング除去す
る。
【０００７】次いで、図６Ｄに示すように、再酸化して
ソース領域形成部５及びドレイン領域形成部６上に所望
の膜厚の酸化膜１１を形成する。
ソース領域形成部５及びドレイン領域形成部６上に所望
の膜厚の酸化膜１１を形成する。
【０００８】しかる後、図６Ｅに示すように、フィール
ド絶縁層２及びゲート電極４をマスクに例えばｎ型不純
物１４をイオン注入し、自己整合的にｎ型のソース領域
１２及びドレイン領域１３を形成して目的の絶縁ゲート
型電界効果トランジスタ（いわゆるＭＯＳトランジスタ
或はＭＩＳトランジスタ）１５を得る。
ド絶縁層２及びゲート電極４をマスクに例えばｎ型不純
物１４をイオン注入し、自己整合的にｎ型のソース領域
１２及びドレイン領域１３を形成して目的の絶縁ゲート
型電界効果トランジスタ（いわゆるＭＯＳトランジスタ
或はＭＩＳトランジスタ）１５を得る。
【０００９】
【発明が解決しようとする課題】上述の製法にて得られ
た絶縁ゲート型電界効果トランジスタ１４は、そのソー
ス領域１２及びドレイン領域１３の不純物濃度が一様の
ものとなる。
た絶縁ゲート型電界効果トランジスタ１４は、そのソー
ス領域１２及びドレイン領域１３の不純物濃度が一様の
ものとなる。
【００１０】一方、ドレインとゲート間の耐圧を改善す
るものとしてドレイン領域のゲート端部分の不純物濃度
を薄くしたＬＤＤ構造が知られている。このＬＤＤ構造
とするためには、上述の工程に、さらにリソグラフィ工
程及び不純物注入工程を追加して不純物濃度の薄い領域
を形成する必要がある。従って、ＬＤＤ構造のトランジ
スタを製造するには、工程数が多くなる欠点があった。
るものとしてドレイン領域のゲート端部分の不純物濃度
を薄くしたＬＤＤ構造が知られている。このＬＤＤ構造
とするためには、上述の工程に、さらにリソグラフィ工
程及び不純物注入工程を追加して不純物濃度の薄い領域
を形成する必要がある。従って、ＬＤＤ構造のトランジ
スタを製造するには、工程数が多くなる欠点があった。
【００１１】本発明は、上述の点に鑑み、工程数を増や
すことなく自己整合的にＬＤＤ構造のトランジスタを製
造できる半導体装置の製造方法を提供するものである。
すことなく自己整合的にＬＤＤ構造のトランジスタを製
造できる半導体装置の製造方法を提供するものである。
【００１２】また、本発明は、工程数を増やすことなく
自己整合的にＬＤＤ構造の出力トランジスタを形成でき
るようにしたＣＣＤ固体撮像素子の製造方法を提供する
ものである。
自己整合的にＬＤＤ構造の出力トランジスタを形成でき
るようにしたＣＣＤ固体撮像素子の製造方法を提供する
ものである。
【００１３】
【課題を解決するための手段】第１の本発明に係る半導
体装置の製造方法は、半導体基体２１の主面上にゲート
絶縁膜２３を介してゲート電極２４を形成する工程と、
ドレイン領域形成部２６上にゲート電極側を厚くした絶
縁膜（３０，３２）を形成する工程と、不純物イオン注
入により、ソース領域３４と共に、厚い絶縁膜３０下が
低不純物濃度とされたドレイン領域３５を形成する工程
を有する。
体装置の製造方法は、半導体基体２１の主面上にゲート
絶縁膜２３を介してゲート電極２４を形成する工程と、
ドレイン領域形成部２６上にゲート電極側を厚くした絶
縁膜（３０，３２）を形成する工程と、不純物イオン注
入により、ソース領域３４と共に、厚い絶縁膜３０下が
低不純物濃度とされたドレイン領域３５を形成する工程
を有する。
【００１４】第２の本発明は、出力トランジスタを一体
に有するＣＣＤ固体撮像素子の製造方法において、半導
体基体４１の主面上にゲート絶縁膜４９を介して出力ト
ランジスタのゲート電極５０と、ＣＣＤ固体撮像素子に
おける転送レジスタ部の電極４７とを同時に形成する工
程と、ゲート電極５０及び転送レジスタ部の電極２７の
形成後の酸化工程と、ドレイン領域形成部５４上のゲー
ト電極側の酸化膜５５を一部残して他をエッチング処理
し、ドレイン領域形成部５４上にゲート電極側を上記残
した酸化膜５５で厚くした絶縁膜（５９，５８）を形成
する工程と、不純物イオン注入により出力トランジスタ
のソース領域６３と厚い絶縁膜５９下が低不純物濃度と
されたドレイン領域６４とを形成する工程とを有する。
に有するＣＣＤ固体撮像素子の製造方法において、半導
体基体４１の主面上にゲート絶縁膜４９を介して出力ト
ランジスタのゲート電極５０と、ＣＣＤ固体撮像素子に
おける転送レジスタ部の電極４７とを同時に形成する工
程と、ゲート電極５０及び転送レジスタ部の電極２７の
形成後の酸化工程と、ドレイン領域形成部５４上のゲー
ト電極側の酸化膜５５を一部残して他をエッチング処理
し、ドレイン領域形成部５４上にゲート電極側を上記残
した酸化膜５５で厚くした絶縁膜（５９，５８）を形成
する工程と、不純物イオン注入により出力トランジスタ
のソース領域６３と厚い絶縁膜５９下が低不純物濃度と
されたドレイン領域６４とを形成する工程とを有する。
【００１５】
【作用】第１の本発明によれば、ドレイン領域形成部２
６上にゲート電極側を厚くした絶縁膜（３０，３２）を
形成した後、イオン注入により不純物３３を導入するこ
とにより、厚い絶縁膜３０では該絶縁膜３０中にトラッ
プされる不純物量が多く、薄い絶縁膜３２では該絶縁膜
３２中にトラップされる不純物量が少なくなり、この結
果、ソース領域３４が形成されると共に、ドレイン領域
側ではゲート電極側の厚い絶縁膜３０下が低不純物濃度
とされ、他が高不純物濃度とされたＬＤＤ構造のドレイ
ン領域３５が形成される。従って、工程数を増やすこと
なく１回の不純物イオン注入でＬＤＤ構造が形成でき
る。
６上にゲート電極側を厚くした絶縁膜（３０，３２）を
形成した後、イオン注入により不純物３３を導入するこ
とにより、厚い絶縁膜３０では該絶縁膜３０中にトラッ
プされる不純物量が多く、薄い絶縁膜３２では該絶縁膜
３２中にトラップされる不純物量が少なくなり、この結
果、ソース領域３４が形成されると共に、ドレイン領域
側ではゲート電極側の厚い絶縁膜３０下が低不純物濃度
とされ、他が高不純物濃度とされたＬＤＤ構造のドレイ
ン領域３５が形成される。従って、工程数を増やすこと
なく１回の不純物イオン注入でＬＤＤ構造が形成でき
る。
【００１６】第２の本発明によれば、出力トランジスタ
を一体に有するＣＣＤ固体撮像素子の製造方法におい
て、出力トランジスタのゲート電極５０と転送レジスタ
部の電極４７とを同時に形成した後の酸化工程でゲート
電極５０及び他のソース領域形成部５３、ドレイン領域
形成部５４上も酸化され酸化膜５５が形成される。
を一体に有するＣＣＤ固体撮像素子の製造方法におい
て、出力トランジスタのゲート電極５０と転送レジスタ
部の電極４７とを同時に形成した後の酸化工程でゲート
電極５０及び他のソース領域形成部５３、ドレイン領域
形成部５４上も酸化され酸化膜５５が形成される。
【００１７】この酸化膜５５を利用し、ドレイン領域形
成部５４上のゲート電極側の酸化膜５５を一部残して他
をエッチング処理し、ドレイン領域成形部５４上にゲー
ト電極側を上記残った酸化膜５５によって厚くされた絶
縁膜（５９，５８）を形成した後、不純物６１をイオン
注入することにより、厚い絶縁膜５９では該絶縁膜５９
中にトラップされる不純物量が多く、薄い絶縁膜５８で
は該絶縁膜５８中にトラップされる不純物量が少なくな
り、その結果、厚い絶縁膜５９下が低不純物濃度とさ
れ、他部が高不純物濃度とされたＬＤＤ構造のドレイン
領域６４が形成される。従って、工程数を増やすことな
くＣＣＤ固体撮像素子におけるＬＤＤ構造の出力トラン
ジスタを形成することができる。
成部５４上のゲート電極側の酸化膜５５を一部残して他
をエッチング処理し、ドレイン領域成形部５４上にゲー
ト電極側を上記残った酸化膜５５によって厚くされた絶
縁膜（５９，５８）を形成した後、不純物６１をイオン
注入することにより、厚い絶縁膜５９では該絶縁膜５９
中にトラップされる不純物量が多く、薄い絶縁膜５８で
は該絶縁膜５８中にトラップされる不純物量が少なくな
り、その結果、厚い絶縁膜５９下が低不純物濃度とさ
れ、他部が高不純物濃度とされたＬＤＤ構造のドレイン
領域６４が形成される。従って、工程数を増やすことな
くＣＣＤ固体撮像素子におけるＬＤＤ構造の出力トラン
ジスタを形成することができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１９】図１及び図２は、ゲート電極を形成後、酸
化工程を有するＭＩＳ型トランジスタの製造に適用した
実施例である。
化工程を有するＭＩＳ型トランジスタの製造に適用した
実施例である。
【００２０】先ず、図１Ａに示すように、第１導電型例
えばｐ型のシリコン半導体基板２１上のフィールド絶縁
層２２で囲まれた領域に例えば熱酸化によるゲート絶縁
膜２３を介して例えば多結晶シリコンからなるゲート電
極２４を形成する。
えばｐ型のシリコン半導体基板２１上のフィールド絶縁
層２２で囲まれた領域に例えば熱酸化によるゲート絶縁
膜２３を介して例えば多結晶シリコンからなるゲート電
極２４を形成する。
【００２１】次に、図１Ｂに示すように、熱酸化工程に
よってゲート電極２４を酸化する。この熱酸化工程によ
って、ソース領域形成部２５、ドレイン領域形成部２６
上にも酸化膜２７が形成される。ソース領域部２５及び
ドレイン領域形成部２６では、その絶縁膜２９が酸化膜
２７によって厚く形成される。
よってゲート電極２４を酸化する。この熱酸化工程によ
って、ソース領域形成部２５、ドレイン領域形成部２６
上にも酸化膜２７が形成される。ソース領域部２５及び
ドレイン領域形成部２６では、その絶縁膜２９が酸化膜
２７によって厚く形成される。
【００２２】次に、図１Ｃに示すように、ゲート電極２
４及びドレイン領域形成部２６のゲート電極側の一部が
覆われるように所定パターンのレジストマスク３１を形
成する。このレジストマスク３１は、ドレイン領域及び
ソース領域を自己整合的に形成するためのもので、ソー
ス領域形成部２５及びドレイン領域形成部２６に対応す
る部分に開口３１ａが形成される。
４及びドレイン領域形成部２６のゲート電極側の一部が
覆われるように所定パターンのレジストマスク３１を形
成する。このレジストマスク３１は、ドレイン領域及び
ソース領域を自己整合的に形成するためのもので、ソー
ス領域形成部２５及びドレイン領域形成部２６に対応す
る部分に開口３１ａが形成される。
【００２３】そして、このレジストマスク３１を介して
ソース領域形成部２５及びドレイン領域形成部２６の厚
い絶縁膜２９を選択的にエッチング除去する。この選択
エッチングによって、ドレイン領域形成部２６のゲート
電極側の一部に絶縁膜２９が残される。
ソース領域形成部２５及びドレイン領域形成部２６の厚
い絶縁膜２９を選択的にエッチング除去する。この選択
エッチングによって、ドレイン領域形成部２６のゲート
電極側の一部に絶縁膜２９が残される。
【００２４】次に、図２Ｄに示すように、再酸化によ
り、ソース領域形成部２５及びドレイン領域形成部２６
上に所望の膜厚ｔ1 の酸化膜３２が形成される。同時
に、ドレイン領域形成部２６のゲート電極側は之より厚
い膜厚ｔ2 の絶縁膜３０となる。
り、ソース領域形成部２５及びドレイン領域形成部２６
上に所望の膜厚ｔ1 の酸化膜３２が形成される。同時
に、ドレイン領域形成部２６のゲート電極側は之より厚
い膜厚ｔ2 の絶縁膜３０となる。
【００２５】次に、図２Ｅに示すように、例えばｎ型不
純物３３をイオン注入し、ソース領域３４及びドレイン
領域３５を形成する。このイオン注入時、膜厚ｔ1 の酸
化膜３２下に対応する部分では高不純物濃度となり、厚
い絶縁膜３０下に対応する部分では低不純物濃度とな
る。従って、ドレイン領域３５では、そのゲート端部分
が低不純物濃度領域３６とされ、他の部分が高不純物濃
度領域３７とされたＬＤＤ構造となる。これによって、
目的のＬＤＤ構造のＭＩＳ型トランジスタ３８が得られ
る。
純物３３をイオン注入し、ソース領域３４及びドレイン
領域３５を形成する。このイオン注入時、膜厚ｔ1 の酸
化膜３２下に対応する部分では高不純物濃度となり、厚
い絶縁膜３０下に対応する部分では低不純物濃度とな
る。従って、ドレイン領域３５では、そのゲート端部分
が低不純物濃度領域３６とされ、他の部分が高不純物濃
度領域３７とされたＬＤＤ構造となる。これによって、
目的のＬＤＤ構造のＭＩＳ型トランジスタ３８が得られ
る。
【００２６】上述のＭＩＳ型トランジスタ３８の製法に
よれば、ゲート電極２４を形成し熱酸化工程の後の、ソ
ース領域形成部２５及びドレイン領域形成部２６上の絶
縁膜２９を選択エッチングする際に、ドレイン領域形成
部２６上の一部ゲート電極側の絶縁膜２９をエッチング
せずに残すことにより、その後の再酸化でドレイン領域
形成部２６上に膜厚差を有する絶縁膜（３２，３０）が
形成される。この絶縁膜（３２，３０）の膜厚差を利用
して不純物イオン注入することにより、厚い絶縁膜３０
下ではこの絶縁膜３０中にトラップされる不純物量が多
くなるために低不純物濃度領域３６となり、薄い絶縁膜
３２下ではこの絶縁膜３２中にトラップされる不純物量
が少なくなり高不純物濃度領域３７となる。従って、自
己整合的にゲート端側を低不純物濃度となしたＬＤＤ構
造のドレイン領域３５を形成することができる。
よれば、ゲート電極２４を形成し熱酸化工程の後の、ソ
ース領域形成部２５及びドレイン領域形成部２６上の絶
縁膜２９を選択エッチングする際に、ドレイン領域形成
部２６上の一部ゲート電極側の絶縁膜２９をエッチング
せずに残すことにより、その後の再酸化でドレイン領域
形成部２６上に膜厚差を有する絶縁膜（３２，３０）が
形成される。この絶縁膜（３２，３０）の膜厚差を利用
して不純物イオン注入することにより、厚い絶縁膜３０
下ではこの絶縁膜３０中にトラップされる不純物量が多
くなるために低不純物濃度領域３６となり、薄い絶縁膜
３２下ではこの絶縁膜３２中にトラップされる不純物量
が少なくなり高不純物濃度領域３７となる。従って、自
己整合的にゲート端側を低不純物濃度となしたＬＤＤ構
造のドレイン領域３５を形成することができる。
【００２７】この製法では、工程を増やすことなく、即
ち低不純物濃度領域３６を形成するための別途リソグラ
フィ工程及び不純物イオン注入工程を追加することな
く、１回の不純物イオン注入工程でソース領域と共に、
自己整合的にＬＤＤ構造のドレイン領域３５を形成する
ことができる。
ち低不純物濃度領域３６を形成するための別途リソグラ
フィ工程及び不純物イオン注入工程を追加することな
く、１回の不純物イオン注入工程でソース領域と共に、
自己整合的にＬＤＤ構造のドレイン領域３５を形成する
ことができる。
【００２８】図３及び図４は、出力トランジスタを一体
に有するＣＣＤ固体撮像素子の製造に適用した場合の実
施例である。
に有するＣＣＤ固体撮像素子の製造に適用した場合の実
施例である。
【００２９】本例においては、先ず、図３Ａに示すよう
に、同一の半導体基板４１の１の領域即ち撮像素子本体
を形成すべき領域４２上に転送レジスタ部（例えば垂直
転送レジスタ、水平転送レジスタ）を構成する１層目の
多結晶シリコンからなる第１の転送電極４５をゲート絶
縁膜４４を介して形成し、次に第１の転送電極４５の表
面に例えば熱酸化等による絶縁膜４６を形成した後、２
層目の多結晶シリコンからなる第２の転送電極４７を形
成する。一方、他の領域即ち出力トランジスタを形成す
べき領域４３の例えばｐ型ウエル領域上に例えば熱酸化
によるゲート絶縁膜４９を介して第２の転送電極４７と
同時に２層目の多結晶シリコンからなるゲート電極５０
を形成する。５１はフィールド絶縁層である。
に、同一の半導体基板４１の１の領域即ち撮像素子本体
を形成すべき領域４２上に転送レジスタ部（例えば垂直
転送レジスタ、水平転送レジスタ）を構成する１層目の
多結晶シリコンからなる第１の転送電極４５をゲート絶
縁膜４４を介して形成し、次に第１の転送電極４５の表
面に例えば熱酸化等による絶縁膜４６を形成した後、２
層目の多結晶シリコンからなる第２の転送電極４７を形
成する。一方、他の領域即ち出力トランジスタを形成す
べき領域４３の例えばｐ型ウエル領域上に例えば熱酸化
によるゲート絶縁膜４９を介して第２の転送電極４７と
同時に２層目の多結晶シリコンからなるゲート電極５０
を形成する。５１はフィールド絶縁層である。
【００３０】次に、図３Ｂに示すように、転送電極部に
対する熱酸化処理を行い、第２の転送電極４７を含んで
酸化膜５２を形成する。この熱酸化工程で、出力トラン
ジスタ側も酸化され、そのゲート電極５０の表面に酸化
膜５０が形成されると共に、ソース領域形成部５３及び
ドレイン領域形成部５４上も酸化されて、この部分の絶
縁膜、例えば酸化膜５５が厚く形成される。
対する熱酸化処理を行い、第２の転送電極４７を含んで
酸化膜５２を形成する。この熱酸化工程で、出力トラン
ジスタ側も酸化され、そのゲート電極５０の表面に酸化
膜５０が形成されると共に、ソース領域形成部５３及び
ドレイン領域形成部５４上も酸化されて、この部分の絶
縁膜、例えば酸化膜５５が厚く形成される。
【００３１】次に、図３Ｃに示すように、出力トランジ
スタ形成領域４３のゲート電極５０及びドレイン領域形
成部５４のゲート電極側の一部が覆われるように所定パ
ターンのレジストマスク５７を形成する。このレジスト
マスク５７はドレイン領域及びソース領域を自己整合的
に形成するためのもので、ソース領域形成部５３及びド
レイン領域形成部５４に対応する部分に開口５７ａが形
成され、他は全てレジストマスク５７で覆われる。
スタ形成領域４３のゲート電極５０及びドレイン領域形
成部５４のゲート電極側の一部が覆われるように所定パ
ターンのレジストマスク５７を形成する。このレジスト
マスク５７はドレイン領域及びソース領域を自己整合的
に形成するためのもので、ソース領域形成部５３及びド
レイン領域形成部５４に対応する部分に開口５７ａが形
成され、他は全てレジストマスク５７で覆われる。
【００３２】そして、このレジストマスク５７を介して
ソース領域形成部５３及びドレイン領域形成部５４の厚
い酸化膜５５を選択的にエッチング除去する。この選択
エッチングによって、ドレイン領域形成部５４のゲート
電極側の一部に厚い絶縁膜５５が残る。
ソース領域形成部５３及びドレイン領域形成部５４の厚
い酸化膜５５を選択的にエッチング除去する。この選択
エッチングによって、ドレイン領域形成部５４のゲート
電極側の一部に厚い絶縁膜５５が残る。
【００３３】次に、図４Ｄに示すように、再酸化によ
り、ソース領域形成部５３及びドレイン領域形成部５４
上に所望の膜厚ｔ3 の酸化膜５８が形成される。同時
に、ドレイン領域形成部５３のゲート電極側の酸化膜
は、之より厚い膜厚ｔ4 の酸化膜５９となる。なお、転
送電極部側も再酸化される。
り、ソース領域形成部５３及びドレイン領域形成部５４
上に所望の膜厚ｔ3 の酸化膜５８が形成される。同時
に、ドレイン領域形成部５３のゲート電極側の酸化膜
は、之より厚い膜厚ｔ4 の酸化膜５９となる。なお、転
送電極部側も再酸化される。
【００３４】次に、図４Ｅに示すように、撮像素子本体
側をレジストマスク６８で覆って、例えばｎ型不純物６
１をイオン注入し、ｎ型のソース領域６３及びドレイン
６４を形成する。このイオン注入時、膜厚ｔ3 の酸化膜
５８下に対応する部分では酸化膜５８が薄いので基板側
への不純物量が多くなり高不純物濃度領域６５となり、
膜厚ｔ4の厚い酸化膜５９下の部分では酸化膜５９が厚
いので基板側への不純物量が少なくなり即ち酸化膜５９
中での不純物のトラップ量が多くなって低不純物濃度領
域６６となる。従って、ドレイン領域６４ではそのゲー
ト端部分の不純物濃度が低濃度とされたＬＤＤ構造とな
る。このようにして目的のＬＤＤ構造の出力トランジス
タ６７が形成される。
側をレジストマスク６８で覆って、例えばｎ型不純物６
１をイオン注入し、ｎ型のソース領域６３及びドレイン
６４を形成する。このイオン注入時、膜厚ｔ3 の酸化膜
５８下に対応する部分では酸化膜５８が薄いので基板側
への不純物量が多くなり高不純物濃度領域６５となり、
膜厚ｔ4の厚い酸化膜５９下の部分では酸化膜５９が厚
いので基板側への不純物量が少なくなり即ち酸化膜５９
中での不純物のトラップ量が多くなって低不純物濃度領
域６６となる。従って、ドレイン領域６４ではそのゲー
ト端部分の不純物濃度が低濃度とされたＬＤＤ構造とな
る。このようにして目的のＬＤＤ構造の出力トランジス
タ６７が形成される。
【００３５】かかるＣＣＤ固体撮像素子における出力ト
ランジスタ６７の製法によれば、第２の転送電極４８に
対する熱酸化工程で同時に形成される出力トランジスタ
側の酸化膜５２を利用して、ドレイン領域形成部５４の
酸化膜５５の一部をエッチングせずに残し、ドレイン領
域形成部５４においてゲート電極側を厚く、それ以外が
薄くなるように酸化膜（５９，５８）を形成することに
より、その後のｎ型不純物６１のイオン注入によって、
自己整合的にＬＤＤ構造のドレイン領域６４を形成する
ことができる。従って、従来工程を何ら変更することな
くＣＣＤ固体撮像素子におけるＬＤＤ構造の出力トラン
ジスタ６７を容易に形成することができる。
ランジスタ６７の製法によれば、第２の転送電極４８に
対する熱酸化工程で同時に形成される出力トランジスタ
側の酸化膜５２を利用して、ドレイン領域形成部５４の
酸化膜５５の一部をエッチングせずに残し、ドレイン領
域形成部５４においてゲート電極側を厚く、それ以外が
薄くなるように酸化膜（５９，５８）を形成することに
より、その後のｎ型不純物６１のイオン注入によって、
自己整合的にＬＤＤ構造のドレイン領域６４を形成する
ことができる。従って、従来工程を何ら変更することな
くＣＣＤ固体撮像素子におけるＬＤＤ構造の出力トラン
ジスタ６７を容易に形成することができる。
【００３６】図３及び図４の例では、転送レジスタ部と
して２層多結晶シリコンにより転送電極４５，４７を構
成する場合に適用したが、３層以上の多結晶シリコンに
より転送電極を形成する場合にも適用することができ、
この場合にはその最上層の転送電極と出力トランジスタ
のゲート電極５０を同時に形成するようになす。以後の
工程は上例と同じである。
して２層多結晶シリコンにより転送電極４５，４７を構
成する場合に適用したが、３層以上の多結晶シリコンに
より転送電極を形成する場合にも適用することができ、
この場合にはその最上層の転送電極と出力トランジスタ
のゲート電極５０を同時に形成するようになす。以後の
工程は上例と同じである。
【００３７】また、転送レジスタ部の転送電極に対して
例えばＡｌのシャント配線を配する構成では、Ａｌシャ
フト配線が３層目の多結晶シリコンからなるバッファ電
極を介して各対応する転送電極に接続される構成を採
る。本発明は、このバッファ用多結晶シリコン電極と出
力トランジスタのゲート電極５０を同時に形成し、以後
上例と同じ工程を経てＬＤＤ構造の出力トランジスタを
形成することもできる。
例えばＡｌのシャント配線を配する構成では、Ａｌシャ
フト配線が３層目の多結晶シリコンからなるバッファ電
極を介して各対応する転送電極に接続される構成を採
る。本発明は、このバッファ用多結晶シリコン電極と出
力トランジスタのゲート電極５０を同時に形成し、以後
上例と同じ工程を経てＬＤＤ構造の出力トランジスタを
形成することもできる。
【００３８】尚、上述の各実施例では、図１Ｃ又は図３
Ｃにおいて、ソース領域形成部及びドレイン領域形成部
の絶縁膜２９、酸化膜５５を完全にエッチング除去した
後、図２Ｄ及び図４Ｄで再酸化する工程を示したが、そ
の他、絶縁膜２９又は酸化膜５５に対して所望の膜厚が
残るようにエッチング量をコントロールして図２Ｄ及び
図４Ｄの再酸化工程を省略することも可能である。
Ｃにおいて、ソース領域形成部及びドレイン領域形成部
の絶縁膜２９、酸化膜５５を完全にエッチング除去した
後、図２Ｄ及び図４Ｄで再酸化する工程を示したが、そ
の他、絶縁膜２９又は酸化膜５５に対して所望の膜厚が
残るようにエッチング量をコントロールして図２Ｄ及び
図４Ｄの再酸化工程を省略することも可能である。
【００３９】
【発明の効果】第１の発明によれば、ドレイン領域形成
部にゲート電極側を厚くした絶縁膜を介して絶縁膜の膜
厚差を利用して不純物イオン注入を行うことにより、自
己整合的にＬＤＤ構造の絶縁ゲート型電界効果トランジ
スタを製造することができる。
部にゲート電極側を厚くした絶縁膜を介して絶縁膜の膜
厚差を利用して不純物イオン注入を行うことにより、自
己整合的にＬＤＤ構造の絶縁ゲート型電界効果トランジ
スタを製造することができる。
【００４０】第２の発明によれば、ＣＣＤ固体撮像素子
の出力トランジスタの形成に際し、そのゲート電極形成
後の転送電極の酸化工程で同時に形成されるドレイン領
域形成部の酸化膜の一部即ちゲート電極側の一部をエッ
チングせずに残し、この残った酸化膜に基づくドレイン
領域形成部の酸化膜の膜厚差を利用して不純物イオン注
入することにより、従来の工程を何ら変更することな
く、従って工程数を増やすことなく、ＬＤＤ構造の出力
トランジスタを容易に形成することができる。
の出力トランジスタの形成に際し、そのゲート電極形成
後の転送電極の酸化工程で同時に形成されるドレイン領
域形成部の酸化膜の一部即ちゲート電極側の一部をエッ
チングせずに残し、この残った酸化膜に基づくドレイン
領域形成部の酸化膜の膜厚差を利用して不純物イオン注
入することにより、従来の工程を何ら変更することな
く、従って工程数を増やすことなく、ＬＤＤ構造の出力
トランジスタを容易に形成することができる。
【図１】Ａ 本発明に係る絶縁ゲート型電界効果トラン
ジスタの製造方法の一例を示す工程図である。 Ｂ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。 Ｃ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。
ジスタの製造方法の一例を示す工程図である。 Ｂ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。 Ｃ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。
【図２】Ｄ 本発明に係る絶縁ゲート型電界効果トラン
ジスタの製造方法の一例を示す工程図である。 Ｅ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。
ジスタの製造方法の一例を示す工程図である。 Ｅ 本発明に係る絶縁ゲート型電界効果トランジスタの
製造方法の一例を示す工程図である。
【図３】Ａ 本発明に係る出力トランジスタを一体に有
するＣＣＤ固体撮像素子の製造方法の一例を示す工程図
である。 Ｂ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。 Ｃ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。
するＣＣＤ固体撮像素子の製造方法の一例を示す工程図
である。 Ｂ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。 Ｃ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。
【図４】Ｄ 本発明に係る出力トランジスタを一体に有
するＣＣＤ固体撮像素子の製造方法の一例を示す工程図
である。 Ｅ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。
するＣＣＤ固体撮像素子の製造方法の一例を示す工程図
である。 Ｅ 本発明に係る出力トランジスタを一体に有するＣＣ
Ｄ固体撮像素子の製造方法の一例を示す工程図である。
【図５】Ａ 従来の絶縁ゲート型電界効果トランジスタ
の製造方法を示す工程図である。 Ｂ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。 Ｃ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。
の製造方法を示す工程図である。 Ｂ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。 Ｃ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。
【図６】Ｄ 従来の絶縁ゲート型電界効果トランジスタ
の製造方法を示す工程図である。 Ｅ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。
の製造方法を示す工程図である。 Ｅ 従来の絶縁ゲート型電界効果トランジスタの製造方
法を示す工程図である。
２１，４１ 半導体基板 ２２，５１ フィールド絶縁層 ２３，４９ ゲート絶縁膜 ２４，５０ ゲート電極 ２５，５３ ソース領域形成部 ２６，５４ ドレイン領域形成部 ２７，５２ 酸化膜 ２９，３０ 絶縁膜 ３１，５７ レジストマスク ３２，５８ 酸化膜 ３４，６３ ソース領域 ３５，６４ ドレイン領域 ３６，６６ 低不純物濃度領域 ３７，６５ 高不純物濃度領域 ５５，５９ 酸化膜 ４４，４６ 絶縁膜 ４５，４７ 転送電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (2)
- 【請求項１】 半導体基体の主面上にゲート絶縁膜を介
してゲート電極を形成する工程と、 ドレイン領域形成部上にゲート電極側を厚くした絶縁膜
を形成する工程と、 不純物イオン注入により、ソース領域と共に、上記厚い
絶縁膜下が低不純物濃度とされたドレイン領域を形成す
る工程とを有する半導体装置の製造方法。 - 【請求項２】 出力トランジスタを一体に有するＣＣＤ
固体撮像素子の製造方法において、 半導体基体の主面上に上記出力トランジスタのゲート絶
縁膜を介してゲート電極と、上記ＣＣＤ固体撮像素子に
おける転送レジスタ部の電極とを同時に形成する工程
と、 上記ゲート電極及び上記転送レジスタ部の電極の形成後
の酸化工程と、 ドレイン領域形成部上のゲート電極側の酸化膜を一部残
して他をエッチング処理し、上記ドレイン領域形成部上
にゲート電極側を上記残した酸化膜で厚くした絶縁膜を
形成する工程と、 不純物イオン注入により、上記出力トランジスタのソー
ス領域と上記厚い絶縁膜下が低不純物濃度とされたドレ
イン領域とを形成する工程とを有することを特徴とする
ＣＣＤ固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120355A JPH07326736A (ja) | 1994-06-01 | 1994-06-01 | 半導体装置の製造方法及びｃｃｄ固体撮像素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120355A JPH07326736A (ja) | 1994-06-01 | 1994-06-01 | 半導体装置の製造方法及びｃｃｄ固体撮像素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326736A true JPH07326736A (ja) | 1995-12-12 |
Family
ID=14784170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6120355A Pending JPH07326736A (ja) | 1994-06-01 | 1994-06-01 | 半導体装置の製造方法及びｃｃｄ固体撮像素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07326736A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5783458A (en) * | 1996-10-01 | 1998-07-21 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer |
| US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
| US5909622A (en) * | 1996-10-01 | 1999-06-01 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant |
| US5930592A (en) * | 1996-10-01 | 1999-07-27 | Advanced Micro Devices, Inc. | Asymmetrical n-channel transistor having LDD implant only in the drain region |
| US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US6545331B1 (en) | 1999-12-10 | 2003-04-08 | Innotech Corporation | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
-
1994
- 1994-06-01 JP JP6120355A patent/JPH07326736A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5783458A (en) * | 1996-10-01 | 1998-07-21 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor having nitrided oxide patterned to allow select formation of a grown sidewall spacer |
| US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
| US5909622A (en) * | 1996-10-01 | 1999-06-01 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant |
| US5930592A (en) * | 1996-10-01 | 1999-07-27 | Advanced Micro Devices, Inc. | Asymmetrical n-channel transistor having LDD implant only in the drain region |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US6104064A (en) * | 1996-10-01 | 2000-08-15 | Advanced Micro Devices, Inc. | Asymmetrical transistor structure |
| US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
| US6545331B1 (en) | 1999-12-10 | 2003-04-08 | Innotech Corporation | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
| US6653164B2 (en) | 1999-12-10 | 2003-11-25 | Innotech Corproation | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
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