JPH07325716A - パイプラインプロセッサおよびその動作方法 - Google Patents
パイプラインプロセッサおよびその動作方法Info
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- JPH07325716A JPH07325716A JP7134010A JP13401095A JPH07325716A JP H07325716 A JPH07325716 A JP H07325716A JP 7134010 A JP7134010 A JP 7134010A JP 13401095 A JP13401095 A JP 13401095A JP H07325716 A JPH07325716 A JP H07325716A
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Abstract
(57)【要約】
【目的】 パイプラインプロセッサの動作を再同期化さ
せる方法を提供する。 【構成】 上記プロセッサ１１０はフェッチプログラム
カウンタを更新して命令をフェッチし、その順に複数の
命令を同時に発行する。命令は機能ユニットのリザベー
ションステーションで待ち行列に入り、対応する結果エ
ントリが発行順にリオーダバッファ１２６のキューに割
当てられる。命令の実行はフェッチ順に行なわれるわけ
ではなく、実行結果が結果エントリに入れられ、キュー
のヘッドにあるものから回収され、命令ポインタが更新
される。プロセッサ１１０は再同期化条件を検出し、そ
の命令に対応する結果エントリで再同期化条件が認めら
れると再同期化される。このようなエントリが回収され
ると、プロセッサ１１０はリオーダバッファ１２６およ
び上記ステーションをフラッシュし、命令ポインタがア
ドレス指定する命令にフェッチプログラムカウンタを再
指定する。
せる方法を提供する。 【構成】 上記プロセッサ１１０はフェッチプログラム
カウンタを更新して命令をフェッチし、その順に複数の
命令を同時に発行する。命令は機能ユニットのリザベー
ションステーションで待ち行列に入り、対応する結果エ
ントリが発行順にリオーダバッファ１２６のキューに割
当てられる。命令の実行はフェッチ順に行なわれるわけ
ではなく、実行結果が結果エントリに入れられ、キュー
のヘッドにあるものから回収され、命令ポインタが更新
される。プロセッサ１１０は再同期化条件を検出し、そ
の命令に対応する結果エントリで再同期化条件が認めら
れると再同期化される。このようなエントリが回収され
ると、プロセッサ１１０はリオーダバッファ１２６およ
び上記ステーションをフラッシュし、命令ポインタがア
ドレス指定する命令にフェッチプログラムカウンタを再
指定する。
Description
【０００１】
【発明の背景】本発明はプロセッサアーキテクチャに関
し、より特定的にはある条件に続く動作を再同期化させ
るためのプロセッサアーキテクチャに関する。
し、より特定的にはある条件に続く動作を再同期化させ
るためのプロセッサアーキテクチャに関する。
【０００２】
【関連技術の説明】プロセッサおよびコンピュータは一
般に、命令のフェッチ、デコードおよび実行のステップ
を含むいくつかのステップで命令を処理する。初期の技
術によるプロセッサはこれらのステップをシリアルに実
行していた。技術の進歩によって、多くの命令の別々の
ステップを同時に実行する、スカラプロセッサとも称す
るパイプラインアーキテクチャのプロセッサをもたらし
た。「スーパースカラ」プロセッサはパイプライン構造
を用いて実現されるが、各処理ステップにおいていくつ
かのスカラ命令を同時に処理することで性能を向上す
る。したがって、スーパースカラマイクロプロセッサパ
イプラインでは一度にいくつかの命令が処理される。
般に、命令のフェッチ、デコードおよび実行のステップ
を含むいくつかのステップで命令を処理する。初期の技
術によるプロセッサはこれらのステップをシリアルに実
行していた。技術の進歩によって、多くの命令の別々の
ステップを同時に実行する、スカラプロセッサとも称す
るパイプラインアーキテクチャのプロセッサをもたらし
た。「スーパースカラ」プロセッサはパイプライン構造
を用いて実現されるが、各処理ステップにおいていくつ
かのスカラ命令を同時に処理することで性能を向上す
る。したがって、スーパースカラマイクロプロセッサパ
イプラインでは一度にいくつかの命令が処理される。
【０００３】スーパースカラプロセッサでは、データま
たは資源が利用可能でないために発行された命令が実行
できないという、命令のコンフリクトおよび従属の条件
が生じる。たとえば発行された命令は、そのオペランド
が他の未実行の命令によって計算されるデータに従属し
ていれば、実行できない。したがって、スーパースカラ
プロセッサの性能は、複数の同時に実行される命令が共
通のレジスタにアクセスすることが可能であれば、さら
に向上する。しかしながら、これは本質的に資源のコン
フリクトを起こす。レジスタのコンフリクトを解決する
技術の１つは、「レジスタリネーム」と呼ばれる。複数
の一時リネームレジスタが永久レジスタの値を設定する
各命令につき１つダイナミックに割当てられる。この態
様で、１つの永久レジスタが複数の命令の結果を受取る
ための宛先として機能し得る。これらの結果は、複数の
割当てられた一時リネームレジスタに保持される。プロ
セッサは、リネームレジスタからデータを受取る命令が
適切なレジスタにアクセスするように、リネームレジス
タを追跡する。このレジスタリネーム機能は、一時リネ
ームレジスタを含むリオーダバッファを用いて実現でき
る。
たは資源が利用可能でないために発行された命令が実行
できないという、命令のコンフリクトおよび従属の条件
が生じる。たとえば発行された命令は、そのオペランド
が他の未実行の命令によって計算されるデータに従属し
ていれば、実行できない。したがって、スーパースカラ
プロセッサの性能は、複数の同時に実行される命令が共
通のレジスタにアクセスすることが可能であれば、さら
に向上する。しかしながら、これは本質的に資源のコン
フリクトを起こす。レジスタのコンフリクトを解決する
技術の１つは、「レジスタリネーム」と呼ばれる。複数
の一時リネームレジスタが永久レジスタの値を設定する
各命令につき１つダイナミックに割当てられる。この態
様で、１つの永久レジスタが複数の命令の結果を受取る
ための宛先として機能し得る。これらの結果は、複数の
割当てられた一時リネームレジスタに保持される。プロ
セッサは、リネームレジスタからデータを受取る命令が
適切なレジスタにアクセスするように、リネームレジス
タを追跡する。このレジスタリネーム機能は、一時リネ
ームレジスタを含むリオーダバッファを用いて実現でき
る。
【０００４】スーパースカラプロセッサの性能は、分岐
命令の推測による実行によってさらに向上し、それによ
ると、分岐の条件が予測され、それらの予測に基づいて
命令が処理されて、予測の検証を待つことなく命令を連
続的にデコードする。命令のデコードと命令の実行とを
分けるには、命令を実行する機能ユニットとプロセッサ
の命令デコーダとの間でバッファを用いる。
命令の推測による実行によってさらに向上し、それによ
ると、分岐の条件が予測され、それらの予測に基づいて
命令が処理されて、予測の検証を待つことなく命令を連
続的にデコードする。命令のデコードと命令の実行とを
分けるには、命令を実行する機能ユニットとプロセッサ
の命令デコーダとの間でバッファを用いる。
【０００５】したがって、スーパースカラプロセッサパ
イプラインでは一度にいくつかの命令が処理されるだけ
でなく、推測による状態にあるさらなる命令がプロセッ
サバッファ内に保持される。
イプラインでは一度にいくつかの命令が処理されるだけ
でなく、推測による状態にあるさらなる命令がプロセッ
サバッファ内に保持される。
【０００６】パイプラインでの実行を終了して推測によ
る命令の結果は破棄するが、もはや推測によるものでは
ない命令の結果は保持することが望ましい条件がしばし
ば生じる。
る命令の結果は破棄するが、もはや推測によるものでは
ない命令の結果は保持することが望ましい条件がしばし
ば生じる。
【０００７】スーパースカラパイプラインおよびプロセ
ッサの推測の状態をクリアして、推測によるものではな
い最も最近の命令から命令の処理を再び始めるプロセッ
サおよびその動作方法が所望される。プロセッサの推測
によるものではない状態は、正確に保持されなくてはな
らない。
ッサの推測の状態をクリアして、推測によるものではな
い最も最近の命令から命令の処理を再び始めるプロセッ
サおよびその動作方法が所望される。プロセッサの推測
によるものではない状態は、正確に保持されなくてはな
らない。
【０００８】
【発明の概要】第１の実施例に従えば、命令フェッチの
順序だったシーケンスを決定するステップと、決定され
た順序で命令をフェッチするステップと、フェッチされ
た命令を決定された順序で待ち行列に入れるステップ
と、命令を推測によって実行して、命令実行のためにプ
ロセッサの資源およびデータの準備が整い、利用可能と
なったときに、結果を発生するステップとを含むパイプ
ラインプロセッサの動作方法が説明される。命令を推測
によって実行するこの順序を、順番ではない命令の実行
と称する。この方法はさらに、フェッチした順に実行さ
れた命令結果を回収するステップと、命令ポインタを用
いて実行された命令の結果の回収を追跡するステップと
をさらに含む。この方法はさらに、プロセッサを再同期
化することを含み、命令が実行される際の再同期化条件
を検出するステップと、再同期化条件が検出された命令
についてその結果の回収の際にプロセッサを再同期化さ
せるステップとを含む。再同期化の動作は、フェッチさ
れた命令の待ち行列をフラッシュするステップと、回収
された命令の結果の追跡に基づいて命令フェッチのシー
ケンスを再指定するステップとを含む。
順序だったシーケンスを決定するステップと、決定され
た順序で命令をフェッチするステップと、フェッチされ
た命令を決定された順序で待ち行列に入れるステップ
と、命令を推測によって実行して、命令実行のためにプ
ロセッサの資源およびデータの準備が整い、利用可能と
なったときに、結果を発生するステップとを含むパイプ
ラインプロセッサの動作方法が説明される。命令を推測
によって実行するこの順序を、順番ではない命令の実行
と称する。この方法はさらに、フェッチした順に実行さ
れた命令結果を回収するステップと、命令ポインタを用
いて実行された命令の結果の回収を追跡するステップと
をさらに含む。この方法はさらに、プロセッサを再同期
化することを含み、命令が実行される際の再同期化条件
を検出するステップと、再同期化条件が検出された命令
についてその結果の回収の際にプロセッサを再同期化さ
せるステップとを含む。再同期化の動作は、フェッチさ
れた命令の待ち行列をフラッシュするステップと、回収
された命令の結果の追跡に基づいて命令フェッチのシー
ケンスを再指定するステップとを含む。
【０００９】第２の実施例に従えば、命令フェッチの順
序だったシーケンスを決定するためのフェッチプログラ
ムカウンタと、フェッチプログラムカウンタに接続され
て順序どおりに命令をフェッチする命令キャッシュと、
命令キャッシュに接続されて順序どおりにフェッチされ
た命令を待ち行列に入れるためのリオーダバッファアレ
イと、命令キャッシュおよびリオーダバッファアレイに
接続されて命令を順番にではなく推測によって実行して
結果を発生する機能ユニットとを含むパイプラインプロ
セッサが説明される。このプロセッサはさらに、機能ユ
ニットに接続されて順序どおりに実行された命令の結果
を回収するためのリオーダバッファコントローラと、リ
オーダバッファコントローラに接続されて実行された命
令の結果の回収を追跡するための命令ポインタと、機能
ユニットに接続されて命令が実行される際の再同期化条
件を検出するための再同期化条件検出器とを含む。プロ
セッサはさらに、リオーダバッファコントローラに接続
される再同期化コントローラを含み、これは再同期化の
条件がそれについて検出された命令の結果の回収に応答
する。再同期化コントローラはさらに、再同期化コント
ローラに接続されてフェッチされた命令の待ち行列をフ
ラッシュする待ち行列コントローラと、命令ポインタを
フェッチプログラムカウンタに接続させて、回収された
命令の結果の追跡に基づいて命令のフェッチの順序だっ
たシーケンスを再指定する分岐ユニットとを含む。
序だったシーケンスを決定するためのフェッチプログラ
ムカウンタと、フェッチプログラムカウンタに接続され
て順序どおりに命令をフェッチする命令キャッシュと、
命令キャッシュに接続されて順序どおりにフェッチされ
た命令を待ち行列に入れるためのリオーダバッファアレ
イと、命令キャッシュおよびリオーダバッファアレイに
接続されて命令を順番にではなく推測によって実行して
結果を発生する機能ユニットとを含むパイプラインプロ
セッサが説明される。このプロセッサはさらに、機能ユ
ニットに接続されて順序どおりに実行された命令の結果
を回収するためのリオーダバッファコントローラと、リ
オーダバッファコントローラに接続されて実行された命
令の結果の回収を追跡するための命令ポインタと、機能
ユニットに接続されて命令が実行される際の再同期化条
件を検出するための再同期化条件検出器とを含む。プロ
セッサはさらに、リオーダバッファコントローラに接続
される再同期化コントローラを含み、これは再同期化の
条件がそれについて検出された命令の結果の回収に応答
する。再同期化コントローラはさらに、再同期化コント
ローラに接続されてフェッチされた命令の待ち行列をフ
ラッシュする待ち行列コントローラと、命令ポインタを
フェッチプログラムカウンタに接続させて、回収された
命令の結果の追跡に基づいて命令のフェッチの順序だっ
たシーケンスを再指定する分岐ユニットとを含む。
【００１０】本発明は、添付の図面に関連して読まれる
と以下の詳細な説明より、よりよく理解され、その利
点、目的および特徴がより明らかになるであろう。図面
において同様の参照番号は同様の要素を示す。
と以下の詳細な説明より、よりよく理解され、その利
点、目的および特徴がより明らかになるであろう。図面
において同様の参照番号は同様の要素を示す。
【００１１】
【好ましい実施例の詳細な説明】整数および浮動小数点
演算を実行するための命令セットを有するスーパースカ
ラプロセッサ１１０のアーキテクチャが図２および３に
示される。なお図１は、図２および３の組合せの態様を
示す。６４ビット内部アドレスおよびデータバス１１１
は、プロセッサ１１０の種々の機能ブロックおよび外部
メモリ１１４の間でアドレス、データおよび制御の移行
のやり取りを行なう。命令キャッシュ１１６はＣＩＳＣ
命令をパージングし、プリデコードする。バイトキュー
１３５はプリデコードされた命令を命令デコーダ１１８
に送り、これがＣＩＳＣ命令をＲＩＳＣ的演算（「ＲＯ
Ｐ」）のためのそれぞれの命令シーケンスにマッピング
する。命令デコーダ１１８は、バイト待ち行列（キュ
ー）１３５内のプリデコードされたＣＩＳＣ命令に基づ
いてすべてのＲＯＰに関してタイプ、オペコードおよび
ポインタ値を発生する。
演算を実行するための命令セットを有するスーパースカ
ラプロセッサ１１０のアーキテクチャが図２および３に
示される。なお図１は、図２および３の組合せの態様を
示す。６４ビット内部アドレスおよびデータバス１１１
は、プロセッサ１１０の種々の機能ブロックおよび外部
メモリ１１４の間でアドレス、データおよび制御の移行
のやり取りを行なう。命令キャッシュ１１６はＣＩＳＣ
命令をパージングし、プリデコードする。バイトキュー
１３５はプリデコードされた命令を命令デコーダ１１８
に送り、これがＣＩＳＣ命令をＲＩＳＣ的演算（「ＲＯ
Ｐ」）のためのそれぞれの命令シーケンスにマッピング
する。命令デコーダ１１８は、バイト待ち行列（キュ
ー）１３５内のプリデコードされたＣＩＳＣ命令に基づ
いてすべてのＲＯＰに関してタイプ、オペコードおよび
ポインタ値を発生する。
【００１２】適切な命令キャッシュ１１６は、デイビッ
ド・ビィ・ウィット（David B. Witt ）およびマイケル
・ディ・ゴダード（Michael D. Goddard）の「可変バイ
ト長命令フォーマットを有するタイプのプロセッサのた
めの命令キャッシュ」と題する１９９４年１０月２５日
出願の特願平６−２６０７０１号（米国では１９９３年
１０月２９日に出願された米国特許出願連続番号第０８
／１４５，９０５号）にさらに詳細に説明される。適切
なバイトキュー１３５は、デイビッド・ビィ・ウィット
の「可変バイト長命令フォーマットを有するタイプのプ
ロセッサのための推論的命令キュー」と題する１９９４
年１０月２５日出願の特願平６−２６０７００号（米国
では１９９３年１０月２９日に出願された米国特許出願
連続番号第０８／１４５，９０２号）にさらに詳細に説
明される。適切な命令デコーダ１１８は、デイビッド・
ビィ・ウィットおよびマイケル・ディ・ゴダードの「ス
ーパースカラ命令デコード／発行装置」と題する１９９
４年１０月２６日に出願の特願平６−２６２４３７号
（米国では１９９３年１０月２９日に出願された米国特
許出願連続番号第０８／１４６，３８３号）により詳細
に説明される。これらの各特許出願は、ここにその全体
を引用によって援用する。
ド・ビィ・ウィット（David B. Witt ）およびマイケル
・ディ・ゴダード（Michael D. Goddard）の「可変バイ
ト長命令フォーマットを有するタイプのプロセッサのた
めの命令キャッシュ」と題する１９９４年１０月２５日
出願の特願平６−２６０７０１号（米国では１９９３年
１０月２９日に出願された米国特許出願連続番号第０８
／１４５，９０５号）にさらに詳細に説明される。適切
なバイトキュー１３５は、デイビッド・ビィ・ウィット
の「可変バイト長命令フォーマットを有するタイプのプ
ロセッサのための推論的命令キュー」と題する１９９４
年１０月２５日出願の特願平６−２６０７００号（米国
では１９９３年１０月２９日に出願された米国特許出願
連続番号第０８／１４５，９０２号）にさらに詳細に説
明される。適切な命令デコーダ１１８は、デイビッド・
ビィ・ウィットおよびマイケル・ディ・ゴダードの「ス
ーパースカラ命令デコード／発行装置」と題する１９９
４年１０月２６日に出願の特願平６−２６２４３７号
（米国では１９９３年１０月２９日に出願された米国特
許出願連続番号第０８／１４６，３８３号）により詳細
に説明される。これらの各特許出願は、ここにその全体
を引用によって援用する。
【００１３】命令デコーダ１１８は種々のバスを介して
プロセッサ１１０内の機能ブロックにＲＯＰ演算を発行
する。プロセッサ１１０は、４つまでのＲＯＰの発行、
５つまでのＲＯＰ結果の完了、および１６までの推測に
より実行されたＲＯＰの結果の処理をすべて同時にサポ
ートする。ＲＯＰを実行すべき機能ユニットを特定する
ためのタイプコードは、４つのオペコード／タイプバス
１５０を介してやり取りされる。ＡおよびＢソースオペ
ランドおよび宛先レジスタへの４つまでのポインタ組
は、それぞれＡオペランドポインタ１３６、Ｂオペラン
ドポインタ１３７および宛先レジスタポインタ１４３を
介して命令デコーダ１１８によってレジスタファイル１
２４およびリオーダバッファ１２６に供給される。レジ
スタファイル１２４およびリオーダバッファ１２６は、
ＲＩＳＣオペランドＡおよびＢの「予測実行された」も
のを種々の機能ユニットに４対の４１ビットＡオペラン
ドバス１３０およびＢオペランドバス１３１を介して供
給する。ＡおよびＢオペランドバス１３０および１３１
と関連するのは、４対のＡオペランドタグバス１４８お
よびＢオペランドタグバス１４９を含むオペランドタグ
バスである。オペランドデータがオペランドバスに置く
のに利用可能でないときには、それが利用可能となった
ときに結果を受取るためのリオーダバッファ１２６内の
エントリを特定するタグが対応するオペランドタグバス
にロードされる。４対のオペランドおよびオペランドタ
グバスは４つのＲＯＰ発行位置に対応する。命令デコー
ダはリオーダバッファ１２６と協働して、ＲＯＰが実行
された後に機能ユニットから結果を受取る、リオーダバ
ッファ１２６内のエントリを特定するための４つの宛先
タグバス１４０を特定する。機能ユニットはＲＯＰを実
行し、宛先タグを５つの結果タグバス１３９のうちの１
つにコピーし、結果が利用可能となったときに５つの結
果バス１３２のうちの対応する１つに結果を置く。結果
タグバス１３９上の対応するタグが結果を待っているＲ
ＯＰのオペランドタグと一致すれば、機能ユニットは結
果バス１３２上の結果に直接アクセスする。
プロセッサ１１０内の機能ブロックにＲＯＰ演算を発行
する。プロセッサ１１０は、４つまでのＲＯＰの発行、
５つまでのＲＯＰ結果の完了、および１６までの推測に
より実行されたＲＯＰの結果の処理をすべて同時にサポ
ートする。ＲＯＰを実行すべき機能ユニットを特定する
ためのタイプコードは、４つのオペコード／タイプバス
１５０を介してやり取りされる。ＡおよびＢソースオペ
ランドおよび宛先レジスタへの４つまでのポインタ組
は、それぞれＡオペランドポインタ１３６、Ｂオペラン
ドポインタ１３７および宛先レジスタポインタ１４３を
介して命令デコーダ１１８によってレジスタファイル１
２４およびリオーダバッファ１２６に供給される。レジ
スタファイル１２４およびリオーダバッファ１２６は、
ＲＩＳＣオペランドＡおよびＢの「予測実行された」も
のを種々の機能ユニットに４対の４１ビットＡオペラン
ドバス１３０およびＢオペランドバス１３１を介して供
給する。ＡおよびＢオペランドバス１３０および１３１
と関連するのは、４対のＡオペランドタグバス１４８お
よびＢオペランドタグバス１４９を含むオペランドタグ
バスである。オペランドデータがオペランドバスに置く
のに利用可能でないときには、それが利用可能となった
ときに結果を受取るためのリオーダバッファ１２６内の
エントリを特定するタグが対応するオペランドタグバス
にロードされる。４対のオペランドおよびオペランドタ
グバスは４つのＲＯＰ発行位置に対応する。命令デコー
ダはリオーダバッファ１２６と協働して、ＲＯＰが実行
された後に機能ユニットから結果を受取る、リオーダバ
ッファ１２６内のエントリを特定するための４つの宛先
タグバス１４０を特定する。機能ユニットはＲＯＰを実
行し、宛先タグを５つの結果タグバス１３９のうちの１
つにコピーし、結果が利用可能となったときに５つの結
果バス１３２のうちの対応する１つに結果を置く。結果
タグバス１３９上の対応するタグが結果を待っているＲ
ＯＰのオペランドタグと一致すれば、機能ユニットは結
果バス１３２上の結果に直接アクセスする。
【００１４】命令デコーダ１１８は、オペコードおよび
オペコードタイプを含むオペコード情報をＡおよびＢソ
ースオペランド情報とともに４つのオペコード／タイプ
バス１５０を介して発行する。
オペコードタイプを含むオペコード情報をＡおよびＢソ
ースオペランド情報とともに４つのオペコード／タイプ
バス１５０を介して発行する。
【００１５】プロセッサ１１０は、分岐ユニット１７
０、特殊レジスタブロック１７１、浮動小数点機能ユニ
ット１７２、ロード／ストア機能ユニット１７３ならび
に２つの算術論理ユニット（ＡＬＵ）１７４および１７
５等のいくつかの機能ユニットを含む。分岐ユニット１
７０は条件分岐予測を有効化し、これによって分岐が存
在する際の十分な命令フェッチ速度を可能にし、複数の
命令の投入に関する性能の向上を達成する。ある条件下
では、分岐ユニット１７０は、ターゲットｐｃバス１２
２を介して命令キャッシュ１１６に信号を送ることによ
って命令のフェッチおよび発行の順序を指定し直す。分
岐ユニット１７０および命令デコーダ１１８を含む適切
な分岐予測システムは、ウィリアム・エム・ジョンソン
（WilliamM. Johnson）の「キャッシュ内の各命令ブロ
ックとストアされたフェッチ情報を用いる、正しく予測
された分岐命令後の実行に関する遅延を低減するための
システム」（“System for Reducing Delay for Execut
ion Subsequent to Correctly Predicted Branch Instr
uction Using Fetch Information Stored with eachBlo
ck of Instructions in Cache”と題する米国特許番号
５，１３６，６９７号にさらに詳細に説明され、この全
体をここに引用によって援用する。各機能ユニット１７
０ないし１７５は、オペランドバス１３０および１３１
ならびにオペコード／タイプバス１５０に接続された入
力を有するそれぞれのリザベーションステーション（図
示せず）を有する。リザベーションステーションは、機
能ユニットへの推測的なＲＯＰの発行を可能にする。
０、特殊レジスタブロック１７１、浮動小数点機能ユニ
ット１７２、ロード／ストア機能ユニット１７３ならび
に２つの算術論理ユニット（ＡＬＵ）１７４および１７
５等のいくつかの機能ユニットを含む。分岐ユニット１
７０は条件分岐予測を有効化し、これによって分岐が存
在する際の十分な命令フェッチ速度を可能にし、複数の
命令の投入に関する性能の向上を達成する。ある条件下
では、分岐ユニット１７０は、ターゲットｐｃバス１２
２を介して命令キャッシュ１１６に信号を送ることによ
って命令のフェッチおよび発行の順序を指定し直す。分
岐ユニット１７０および命令デコーダ１１８を含む適切
な分岐予測システムは、ウィリアム・エム・ジョンソン
（WilliamM. Johnson）の「キャッシュ内の各命令ブロ
ックとストアされたフェッチ情報を用いる、正しく予測
された分岐命令後の実行に関する遅延を低減するための
システム」（“System for Reducing Delay for Execut
ion Subsequent to Correctly Predicted Branch Instr
uction Using Fetch Information Stored with eachBlo
ck of Instructions in Cache”と題する米国特許番号
５，１３６，６９７号にさらに詳細に説明され、この全
体をここに引用によって援用する。各機能ユニット１７
０ないし１７５は、オペランドバス１３０および１３１
ならびにオペコード／タイプバス１５０に接続された入
力を有するそれぞれのリザベーションステーション（図
示せず）を有する。リザベーションステーションは、機
能ユニットへの推測的なＲＯＰの発行を可能にする。
【００１６】ロード／ストアユニット１７３はデータキ
ャッシュ１８０に接続され、機能ユニット、レジスタフ
ァイル１２４、リオーダバッファ１２６およびデータキ
ャッシュ１８０の間でデータをやり取りするために用い
られる。データキャッシュ１８０は、命令キャッシュ１
１６のアーキテクチャと類似したものを用いて構成され
る。どちらも、ストアアレイおよび対応するタグアレイ
を含む線形的にアドレス可能なキャッシュである。ＡＬ
Ｕ１７４およびＡＬＵ１７５は、２進で符号化された数
値データに対して演算する算術命令を実行する。演算
は、加算、減算、乗算および除算、ならびに増分、減
分、比較および符号の変更を含む。符号付きおよび符号
なし２進整数の計算もサポートされる。ＡＬＵ１７５は
右および左シフトならびにローテート命令を実行する。
算術ならびにシフトおよびローテート命令は、ゼロフラ
グ（ＺＦ）、キャリーフラグ（ＣＦ）、符号フラグ（Ｓ
Ｆ）およびオーバーフローフラグ（ＯＦ）を更新する。
ＣＦは符号なし整数に関して更新される。ＳＦおよびＯ
Ｆは符号付き整数に関して更新される。ＺＦは、符号付
きおよび符号なし整数の両方に関連し、結果のビットす
べてがクリアされるときにセットされる。レジスタファ
イル１２４は、整数および浮動小数点命令で用いられる
データをストアするためのマッピングされたＣＩＳＣレ
ジスタを含む物理記憶メモリである。レジスタファイル
１２４は、４つまでの同時に発行されるＲＯＰの各々の
ためのソースオペランドに関するレジスタ番号を指定す
るＡおよびＢオペランドポインタ１３６および１３７の
２つまでのレジスタポインタによってアドレスされる。
これらのポインタはレジスタファイルのエントリを指
し、選択されたエントリ内の値が８つの読出ポートを介
してオペランドバス１３０および１３１のオペランドバ
スに置かれる。整数は３２ビット＜３１：０＞レジスタ
内にストアされ、浮動小数点数はレジスタファイル１２
４の８２ビット＜８１：０＞浮動小数点レジスタにスト
アされる。レジスタファイル１２４は、４つの４１ビッ
トライトバックバス１３４を介してリオーダバッファ１
２６から実行されたおよび推測ではない演算の整数およ
び浮動小数点結果を受取る。ＲＯＰとしてリオーダバッ
ファ１２６からレジスタファイル１２４に書込まれる結
果は回収（リタイア）される。ＲＯＰの実行の結果とし
て生じるフラグは、結果データの回収と類似した態様で
回収される。フラグはリオーダバッファ１２６からＥＦ
ＬＡＧＳライン１４５を介して状態フラグレジスタ１２
５に回収される。
ャッシュ１８０に接続され、機能ユニット、レジスタフ
ァイル１２４、リオーダバッファ１２６およびデータキ
ャッシュ１８０の間でデータをやり取りするために用い
られる。データキャッシュ１８０は、命令キャッシュ１
１６のアーキテクチャと類似したものを用いて構成され
る。どちらも、ストアアレイおよび対応するタグアレイ
を含む線形的にアドレス可能なキャッシュである。ＡＬ
Ｕ１７４およびＡＬＵ１７５は、２進で符号化された数
値データに対して演算する算術命令を実行する。演算
は、加算、減算、乗算および除算、ならびに増分、減
分、比較および符号の変更を含む。符号付きおよび符号
なし２進整数の計算もサポートされる。ＡＬＵ１７５は
右および左シフトならびにローテート命令を実行する。
算術ならびにシフトおよびローテート命令は、ゼロフラ
グ（ＺＦ）、キャリーフラグ（ＣＦ）、符号フラグ（Ｓ
Ｆ）およびオーバーフローフラグ（ＯＦ）を更新する。
ＣＦは符号なし整数に関して更新される。ＳＦおよびＯ
Ｆは符号付き整数に関して更新される。ＺＦは、符号付
きおよび符号なし整数の両方に関連し、結果のビットす
べてがクリアされるときにセットされる。レジスタファ
イル１２４は、整数および浮動小数点命令で用いられる
データをストアするためのマッピングされたＣＩＳＣレ
ジスタを含む物理記憶メモリである。レジスタファイル
１２４は、４つまでの同時に発行されるＲＯＰの各々の
ためのソースオペランドに関するレジスタ番号を指定す
るＡおよびＢオペランドポインタ１３６および１３７の
２つまでのレジスタポインタによってアドレスされる。
これらのポインタはレジスタファイルのエントリを指
し、選択されたエントリ内の値が８つの読出ポートを介
してオペランドバス１３０および１３１のオペランドバ
スに置かれる。整数は３２ビット＜３１：０＞レジスタ
内にストアされ、浮動小数点数はレジスタファイル１２
４の８２ビット＜８１：０＞浮動小数点レジスタにスト
アされる。レジスタファイル１２４は、４つの４１ビッ
トライトバックバス１３４を介してリオーダバッファ１
２６から実行されたおよび推測ではない演算の整数およ
び浮動小数点結果を受取る。ＲＯＰとしてリオーダバッ
ファ１２６からレジスタファイル１２４に書込まれる結
果は回収（リタイア）される。ＲＯＰの実行の結果とし
て生じるフラグは、結果データの回収と類似した態様で
回収される。フラグはリオーダバッファ１２６からＥＦ
ＬＡＧＳライン１４５を介して状態フラグレジスタ１２
５に回収される。
【００１７】リオーダバッファ１２６は、推測によって
実行されたＲＯＰの相対的順序を追跡する環状ＦＩＦＯ
である。リオーダバッファ１２６の記憶位置は、回収す
る結果をレジスタファイル１２４に送り、かつ機能ユニ
ットから結果を受取るためにダイナミックに割当てられ
る。命令がデコードされると、その宛先オペランドが次
の利用可能なリオーダバッファの位置に割当てられ、そ
の宛先レジスタ番号は宛先タグとしてその位置と関連付
けられ、実際には宛先レジスタをリオーダバッファの位
置にリネームする。そのソースオペランドのレジスタ番
号は、リオーダバッファ１２６およびレジスタファイル
１２４に同時にアクセスするために用いられる。リオー
ダバッファ１２６が、その宛先タグがソースオペランド
レジスタ番号と一致するエントリを持たなければ、レジ
スタファイル１２４内の値がオペランドとして選択され
る。リオーダバッファ１２６が１つ以上の一致するエン
トリを有する場合には、最も新しく割当てられた一致す
るエントリの値が、もし利用可能であれば供給される。
結果が利用可能でなければ、そのリオーダバッファのエ
ントリを識別するタグが、ＡおよびＢオペランドタグバ
ス１４８および１４９のオペランドタグバスを介して供
給される。結果またはタグは、それぞれオペランドバス
１３０、１３１またはオペランドタグバス１４８、１４
９を介して機能ユニットに供給される。機能ユニット１
７０ないし１７５における実行の完了から結果が得られ
れば、結果およびそれらのそれぞれの結果タグが、５バ
ス幅結果バス１３２および結果タグバス１３９を介して
リオーダバッファ１２６および機能ユニットのリザベー
ションステーションに供給される。５つの結果、結果タ
グおよび状態バスのうちの４つは、リオーダバッファに
整数および浮動小数点結果を送るための汎用バスであ
る。第５の結果、結果タグおよび状態バスは、転送され
ない結果である情報をある機能ユニットからリオーダバ
ッファに転送するために用いられる。たとえば、ロード
／ストア機能ユニット１７３によるストア動作または分
岐ユニット１７０による分岐動作から起こる状態情報
は、この付加的なバスに置かれる。この付加的なバスは
結果バスのバンド幅を節約する。浮動小数点（ＦＰ）フ
ラグバス１３８は、浮動小数点機能ユニット１７２から
リオーダバッファ１２６に浮動小数点情報を送る。リオ
ーダバッファ１２６は例外および誤予測誤りを扱い、プ
ログラムカウンタ（図示せず）および実行フラグを含む
あるレジスタの状態を維持する。一般に、例外条件は機
能ユニットによって検出される。機能ユニットは状態バ
ス１４１を介して例外条件が起こったことを示すコード
をリオーダバッファ１２６に伝える。リオーダバッファ
１２６はその後すべての機能ユニットに例外ライン１６
０を用いて例外条件を知らせる。リオーダバッファを含
む、ＲＩＳＣコアのための適切なユニットは、デイビッ
ド・ビィ・ウィットおよびウィリアム・エム・ジョンソ
ンの「スーパースカラマイクロプロセッサ」と題する１
９９４年１０月２７日出願の特願平６−２６３３１７号
（米国では１９９３年１０月２９日に出願された米国特
許出願連続番号第０８／１４６，３８２号）に開示され
ており、その全体をここに引用によって援用する。
実行されたＲＯＰの相対的順序を追跡する環状ＦＩＦＯ
である。リオーダバッファ１２６の記憶位置は、回収す
る結果をレジスタファイル１２４に送り、かつ機能ユニ
ットから結果を受取るためにダイナミックに割当てられ
る。命令がデコードされると、その宛先オペランドが次
の利用可能なリオーダバッファの位置に割当てられ、そ
の宛先レジスタ番号は宛先タグとしてその位置と関連付
けられ、実際には宛先レジスタをリオーダバッファの位
置にリネームする。そのソースオペランドのレジスタ番
号は、リオーダバッファ１２６およびレジスタファイル
１２４に同時にアクセスするために用いられる。リオー
ダバッファ１２６が、その宛先タグがソースオペランド
レジスタ番号と一致するエントリを持たなければ、レジ
スタファイル１２４内の値がオペランドとして選択され
る。リオーダバッファ１２６が１つ以上の一致するエン
トリを有する場合には、最も新しく割当てられた一致す
るエントリの値が、もし利用可能であれば供給される。
結果が利用可能でなければ、そのリオーダバッファのエ
ントリを識別するタグが、ＡおよびＢオペランドタグバ
ス１４８および１４９のオペランドタグバスを介して供
給される。結果またはタグは、それぞれオペランドバス
１３０、１３１またはオペランドタグバス１４８、１４
９を介して機能ユニットに供給される。機能ユニット１
７０ないし１７５における実行の完了から結果が得られ
れば、結果およびそれらのそれぞれの結果タグが、５バ
ス幅結果バス１３２および結果タグバス１３９を介して
リオーダバッファ１２６および機能ユニットのリザベー
ションステーションに供給される。５つの結果、結果タ
グおよび状態バスのうちの４つは、リオーダバッファに
整数および浮動小数点結果を送るための汎用バスであ
る。第５の結果、結果タグおよび状態バスは、転送され
ない結果である情報をある機能ユニットからリオーダバ
ッファに転送するために用いられる。たとえば、ロード
／ストア機能ユニット１７３によるストア動作または分
岐ユニット１７０による分岐動作から起こる状態情報
は、この付加的なバスに置かれる。この付加的なバスは
結果バスのバンド幅を節約する。浮動小数点（ＦＰ）フ
ラグバス１３８は、浮動小数点機能ユニット１７２から
リオーダバッファ１２６に浮動小数点情報を送る。リオ
ーダバッファ１２６は例外および誤予測誤りを扱い、プ
ログラムカウンタ（図示せず）および実行フラグを含む
あるレジスタの状態を維持する。一般に、例外条件は機
能ユニットによって検出される。機能ユニットは状態バ
ス１４１を介して例外条件が起こったことを示すコード
をリオーダバッファ１２６に伝える。リオーダバッファ
１２６はその後すべての機能ユニットに例外ライン１６
０を用いて例外条件を知らせる。リオーダバッファを含
む、ＲＩＳＣコアのための適切なユニットは、デイビッ
ド・ビィ・ウィットおよびウィリアム・エム・ジョンソ
ンの「スーパースカラマイクロプロセッサ」と題する１
９９４年１０月２７日出願の特願平６−２６３３１７号
（米国では１９９３年１０月２９日に出願された米国特
許出願連続番号第０８／１４６，３８２号）に開示され
ており、その全体をここに引用によって援用する。
【００１８】命令デコーダ１１８は機能ユニットにＲＯ
Ｐを「順序どおりに」発行する。この順序は、リオーダ
バッファエントリの順序で維持される。機能ユニットは
ＲＯＰを待ち行列に入れ、キュー内の前のＲＯＰのすべ
てが実行を完了し、すべてのソースオペランドがオペラ
ンドバスまたは結果バスを介して利用可能であり、結果
バスも結果を受取るために利用可能となるときにＲＯＰ
を投入する。このように機能ユニットはＲＯＰを「順序
どおりでなく」完了する。演算の発行は演算の完了に従
属せず、そのためリザベーションステーションのキュー
が利用可能でないこと、またはリオーダバッファのエン
トリが割当てられないことによってプロセッサが停止さ
れない限り、命令デコーダ１１８は命令が迅速に完了さ
れるかどうかに関係なくこれらをデコードし続ける。
Ｐを「順序どおりに」発行する。この順序は、リオーダ
バッファエントリの順序で維持される。機能ユニットは
ＲＯＰを待ち行列に入れ、キュー内の前のＲＯＰのすべ
てが実行を完了し、すべてのソースオペランドがオペラ
ンドバスまたは結果バスを介して利用可能であり、結果
バスも結果を受取るために利用可能となるときにＲＯＰ
を投入する。このように機能ユニットはＲＯＰを「順序
どおりでなく」完了する。演算の発行は演算の完了に従
属せず、そのためリザベーションステーションのキュー
が利用可能でないこと、またはリオーダバッファのエン
トリが割当てられないことによってプロセッサが停止さ
れない限り、命令デコーダ１１８は命令が迅速に完了さ
れるかどうかに関係なくこれらをデコードし続ける。
【００１９】データ経路はレジスタファイル１２４内の
レジスタと、リオーダバッファ１２６の各エントリ内の
結果フィールドと、オペランド、結果およびライトバッ
クバスとを含む。一実施例では、プロセッサは、浮動小
数点演算を収容する４１ビットデータ経路を有する。３
２ビットデータ経路は４１ビット構造のビット＜３１：
０＞にマッピングされる。この実施例は、スコット・エ
ィ・ホワイト（ScottA. White）、マイケル・ディ・ゴ
ダードおよびウィリアム・エム・ジョンソンの「整数／
浮動小数点混在固定ピッチコア」（“Mixed Integer /
Floating PointFixed Pitch Core ”）と題する１９９
４年４月２６日出願の米国特許出願連続番号第 号
に説明され、ここにその全体を引用によって援用する。
レジスタと、リオーダバッファ１２６の各エントリ内の
結果フィールドと、オペランド、結果およびライトバッ
クバスとを含む。一実施例では、プロセッサは、浮動小
数点演算を収容する４１ビットデータ経路を有する。３
２ビットデータ経路は４１ビット構造のビット＜３１：
０＞にマッピングされる。この実施例は、スコット・エ
ィ・ホワイト（ScottA. White）、マイケル・ディ・ゴ
ダードおよびウィリアム・エム・ジョンソンの「整数／
浮動小数点混在固定ピッチコア」（“Mixed Integer /
Floating PointFixed Pitch Core ”）と題する１９９
４年４月２６日出願の米国特許出願連続番号第 号
に説明され、ここにその全体を引用によって援用する。
【００２０】プロセッサ１１０は内部アドレス／データ
（ＩＡＤ）バス１１１を含み、これは命令キャッシュ１
１６およびバスインタフェースユニット１８４に接続さ
れる。バスインタフェースユニット１８４は主メモリま
たは外部メモリ１１４に接続されるので、プロセッサ１
１０は外部メモリアクセスを与えられる。ＩＡＤバス１
１１はまたロード／ストア機能ユニット１７３にも接続
される。プロセッサ１１０はまた、メモリ管理ユニット
（ＭＭＵ）１８８およびバスインタフェースユニット１
８４（ＢＩＵ）を含む。メモリ管理ユニット１８８は、
ＩＡＤバス１１１および物理Ｉ／Ｄタグブロック１８６
に接続される。メモリ管理ユニット（ＭＭＵ）１８８内
のトランスレーションルックアサイドバッファＴＬＢ
（図２３の７４０）は、図示されるとおりＩＡＤバス１
１１と物理タグＩ／Ｄブロック１８６との間に接続され
る。バスインタフェースユニット１８４は、物理Ｉ／Ｄ
タグブロック１８６とＩＡＤバス１１１とに接続され
る。
（ＩＡＤ）バス１１１を含み、これは命令キャッシュ１
１６およびバスインタフェースユニット１８４に接続さ
れる。バスインタフェースユニット１８４は主メモリま
たは外部メモリ１１４に接続されるので、プロセッサ１
１０は外部メモリアクセスを与えられる。ＩＡＤバス１
１１はまたロード／ストア機能ユニット１７３にも接続
される。プロセッサ１１０はまた、メモリ管理ユニット
（ＭＭＵ）１８８およびバスインタフェースユニット１
８４（ＢＩＵ）を含む。メモリ管理ユニット１８８は、
ＩＡＤバス１１１および物理Ｉ／Ｄタグブロック１８６
に接続される。メモリ管理ユニット（ＭＭＵ）１８８内
のトランスレーションルックアサイドバッファＴＬＢ
（図２３の７４０）は、図示されるとおりＩＡＤバス１
１１と物理タグＩ／Ｄブロック１８６との間に接続され
る。バスインタフェースユニット１８４は、物理Ｉ／Ｄ
タグブロック１８６とＩＡＤバス１１１とに接続され
る。
【００２１】物理タグＩ／Ｄブロック１８６はＩＡＤバ
ス１１１に接続されて、命令キャッシュ１１６およびデ
ータキャッシュ１８０内のそれぞれ命令およびデータの
物理アドレスを追跡する。具体的には、物理タグＩ／Ｄ
ブロック１８６は、命令キャッシュ１１６およびデータ
キャッシュ１８０の物理アドレスを維持する物理命令／
データタグアレイを含む。ブロック１８６の物理命令タ
グアレイは、命令キャッシュ１１６の対応する線形命令
タグアレイの構成を反映する。同様に、ブロック１８６
内の物理データタグアレイの構成は、データキャッシュ
１８０内の対応する線形データタグアレイの構成を反映
する。
ス１１１に接続されて、命令キャッシュ１１６およびデ
ータキャッシュ１８０内のそれぞれ命令およびデータの
物理アドレスを追跡する。具体的には、物理タグＩ／Ｄ
ブロック１８６は、命令キャッシュ１１６およびデータ
キャッシュ１８０の物理アドレスを維持する物理命令／
データタグアレイを含む。ブロック１８６の物理命令タ
グアレイは、命令キャッシュ１１６の対応する線形命令
タグアレイの構成を反映する。同様に、ブロック１８６
内の物理データタグアレイの構成は、データキャッシュ
１８０内の対応する線形データタグアレイの構成を反映
する。
【００２２】バスインタフェースユニット１８４はＩＡ
Ｄバス１１１をメモリ１１４等の外部装置にインタフェ
ースさせる。ＩＡＤバス１１１は、プロセッサ１１０の
様々な構成要素を接続するために用いられるグローバル
６４ビット共有アドレス／データ／制御バスである。Ｉ
ＡＤバス１１１は、キャッシュブロックをリフィルし、
変更されたブロックを書込み、特殊レジスタブロック１
７１、ロード／ストア機能ユニット１７３、データキャ
ッシュ１８０、命令キャッシュ１１６、物理Ｉ／Ｄタグ
ブロック１８６、トランスレーションルックアサイトバ
ッファ１８８、およびバスインタフェースユニット１８
４等の機能ブロックにデータおよび制御情報を伝えるた
めに用いられる。
Ｄバス１１１をメモリ１１４等の外部装置にインタフェ
ースさせる。ＩＡＤバス１１１は、プロセッサ１１０の
様々な構成要素を接続するために用いられるグローバル
６４ビット共有アドレス／データ／制御バスである。Ｉ
ＡＤバス１１１は、キャッシュブロックをリフィルし、
変更されたブロックを書込み、特殊レジスタブロック１
７１、ロード／ストア機能ユニット１７３、データキャ
ッシュ１８０、命令キャッシュ１１６、物理Ｉ／Ｄタグ
ブロック１８６、トランスレーションルックアサイトバ
ッファ１８８、およびバスインタフェースユニット１８
４等の機能ブロックにデータおよび制御情報を伝えるた
めに用いられる。
【００２３】プロセッサ１１０はコンピュータプログラ
ムを形成する命令のシーケンスを実行する。コンピュー
タプログラムは典型的にはハードディスクまたはフロッ
ピーディスク等の不揮発性記憶媒体にストアされる。プ
ログラムは記憶媒体から主メモリ１１４にロードされ、
バスインタフェースユニット１８４を介してプロセッサ
１１０によって実行される。
ムを形成する命令のシーケンスを実行する。コンピュー
タプログラムは典型的にはハードディスクまたはフロッ
ピーディスク等の不揮発性記憶媒体にストアされる。プ
ログラムは記憶媒体から主メモリ１１４にロードされ、
バスインタフェースユニット１８４を介してプロセッサ
１１０によって実行される。
【００２４】主メモリ１１４に記憶された後、命令はバ
スインタフェースユニット１８４を介して命令キャッシ
ュ１１６に渡され、ここで命令が一時的に保持される。
図２に示される命令キャッシュ１１６はプリフェッチさ
れたｘ８６命令バイトをプリデコードし、命令デコーダ
１１８が（単一のクロックサイクル内で）４つまでのｘ
８６命令をＲＯＰにデコードかつマッピングし、４つま
でのＲＯＰを並列に発行するのを補助する。図４を参照
して、命令キャッシュ１１６は、キャッシュ制御２０８
と、フェッチＰＣ２１０と、フェッチＰＣバス２０６
と、プリデコードブロック２１２と、コードセグメント
ブロック２１６と、バイトキューシフトブロック２１８
と、キャッシュアレイ２００とを含み、キャッシュアレ
イ２００は３つのアレイ、すなわち命令ストアアレイ２
５０、アドレスタグアレイ２５２およびサクセッサアレ
イ２５４に組織される。
スインタフェースユニット１８４を介して命令キャッシ
ュ１１６に渡され、ここで命令が一時的に保持される。
図２に示される命令キャッシュ１１６はプリフェッチさ
れたｘ８６命令バイトをプリデコードし、命令デコーダ
１１８が（単一のクロックサイクル内で）４つまでのｘ
８６命令をＲＯＰにデコードかつマッピングし、４つま
でのＲＯＰを並列に発行するのを補助する。図４を参照
して、命令キャッシュ１１６は、キャッシュ制御２０８
と、フェッチＰＣ２１０と、フェッチＰＣバス２０６
と、プリデコードブロック２１２と、コードセグメント
ブロック２１６と、バイトキューシフトブロック２１８
と、キャッシュアレイ２００とを含み、キャッシュアレ
イ２００は３つのアレイ、すなわち命令ストアアレイ２
５０、アドレスタグアレイ２５２およびサクセッサアレ
イ２５４に組織される。
【００２５】コードセグメントブロック２１６は、リク
エストされたアクセスの妥当性をチェックするために用
いられるコードセグメントディスクリプタのコピーを保
持する。コードセグメントブロック２１６はコードセグ
メント（ＣＳ）ベース値を供給し、これは論理アドレス
を線形アドレスに変換するためにＣＳベースライン２３
０を介して分岐ユニット１７０に運ばれる。プリデコー
ドブロック２１２は、内部アドレス／データバス１１１
を介してプリフェッチされたｘ８６命令バイトを受取
り、各ｘ８６命令バイトについてプリデコードビットを
割当て、プリデコードされたＸ８６命令バイトを４つの
バス群２０４を用いて命令ストアアレイ２５０に書込
む。バイトキュー１３５は、キャッシュアレイ２００か
らの予測実行された命令をバッファ処理し、１６までの
有効プリデコードｘ８６命令バイトを１６のバス群２４
８を介して命令デコーダ１１８に与える。バイトキュー
シフトブロック２１８は、ｘ８６境界上の命令をローテ
ートし、マスクし、シフトする。シフトは、ｘ８６命令
のすべてのＲＯＰが命令デコーダ１１８によって投入さ
れるとシフト制御ライン２７４上の信号に応答して起こ
る。キャッシュ制御２０８は、種々の命令キャッシュ１
１６の動作を管理する制御信号を発生する。
エストされたアクセスの妥当性をチェックするために用
いられるコードセグメントディスクリプタのコピーを保
持する。コードセグメントブロック２１６はコードセグ
メント（ＣＳ）ベース値を供給し、これは論理アドレス
を線形アドレスに変換するためにＣＳベースライン２３
０を介して分岐ユニット１７０に運ばれる。プリデコー
ドブロック２１２は、内部アドレス／データバス１１１
を介してプリフェッチされたｘ８６命令バイトを受取
り、各ｘ８６命令バイトについてプリデコードビットを
割当て、プリデコードされたＸ８６命令バイトを４つの
バス群２０４を用いて命令ストアアレイ２５０に書込
む。バイトキュー１３５は、キャッシュアレイ２００か
らの予測実行された命令をバッファ処理し、１６までの
有効プリデコードｘ８６命令バイトを１６のバス群２４
８を介して命令デコーダ１１８に与える。バイトキュー
シフトブロック２１８は、ｘ８６境界上の命令をローテ
ートし、マスクし、シフトする。シフトは、ｘ８６命令
のすべてのＲＯＰが命令デコーダ１１８によって投入さ
れるとシフト制御ライン２７４上の信号に応答して起こ
る。キャッシュ制御２０８は、種々の命令キャッシュ１
１６の動作を管理する制御信号を発生する。
【００２６】フェッチｐｃバス２０６を介してやり取り
するフェッチＰＣ２１０は、キャッシュアレイ２００内
の３つのアレイの順次的および非順次的アクセスの間に
フェッチされるべき命令を特定する。フェッチＰＣ２１
０の中位ビットは、検索のために各アレイからのエント
リにアドレスするキャッシュインデックスである。上位
ビットは、アドレス指定されてアドレスタグアレイ２５
２から検索されたタグと比較されるアドレスタグであ
る。一致はキャッシュヒットを示す。この比較動作は、
比較ブロック２２０によって与えられる。下位ビット
は、アドレスされたバイトを識別する、命令ストアアレ
イ２５０からのアドレスされて検索されたエントリへの
オフセットである。フェッチＰＣ、キャッシュ制御２０
８およびキャッシュアレイ２００は協働して、フェッチ
ｐｃバス２０６を介して運ばれたアドレスを維持し、こ
れを再指定する。フェッチＰＣ２１０は、同じアドレス
を維持するか、次のキャッシュエントリにアドレスを増
分するか、内部アドレス／データバス１１１を介してア
ドレスを受取るか、またはターゲットｐｃバス１２２か
らアドレスをロードすることによって、あるサイクルか
ら次のサイクルへと更新する。ターゲットＰＣは、分岐
命令が回収されるときにリオーダバッファ１２６から送
られる分岐予測誤りフラグ２１７に応答してキャッシュ
制御２０８による活性化の際に用いられる。
するフェッチＰＣ２１０は、キャッシュアレイ２００内
の３つのアレイの順次的および非順次的アクセスの間に
フェッチされるべき命令を特定する。フェッチＰＣ２１
０の中位ビットは、検索のために各アレイからのエント
リにアドレスするキャッシュインデックスである。上位
ビットは、アドレス指定されてアドレスタグアレイ２５
２から検索されたタグと比較されるアドレスタグであ
る。一致はキャッシュヒットを示す。この比較動作は、
比較ブロック２２０によって与えられる。下位ビット
は、アドレスされたバイトを識別する、命令ストアアレ
イ２５０からのアドレスされて検索されたエントリへの
オフセットである。フェッチＰＣ、キャッシュ制御２０
８およびキャッシュアレイ２００は協働して、フェッチ
ｐｃバス２０６を介して運ばれたアドレスを維持し、こ
れを再指定する。フェッチＰＣ２１０は、同じアドレス
を維持するか、次のキャッシュエントリにアドレスを増
分するか、内部アドレス／データバス１１１を介してア
ドレスを受取るか、またはターゲットｐｃバス１２２か
らアドレスをロードすることによって、あるサイクルか
ら次のサイクルへと更新する。ターゲットＰＣは、分岐
命令が回収されるときにリオーダバッファ１２６から送
られる分岐予測誤りフラグ２１７に応答してキャッシュ
制御２０８による活性化の際に用いられる。
【００２７】アドレスタグアレイ２５２のエントリは、
命令ストアアレイ２５０のバイトの各々に対応するバイ
ト有効ビット、アドレスタグ、および有効ビットを含
む。キャッシュヒットはアドレスタグを用いて識別され
る。有効ビットはアドレスタグが有効であるかどうかを
示す。バイト有効ビットは、プリデコードされたｘ８６
命令バイトが有効ｘ８６命令バイトおよび有効プリデコ
ードビットを含むかどうかを示す。キャッシュミスの
後、バス２０６を介して運ばれるフェッチＰＣアドレス
の上位ビットをアドレスタグに書込み、タグ有効ビット
をセットして有効アドレスタグであることを示し、バイ
ト有効ビットのすべてをクリアして前のアクティビティ
から命令ストアアレイ２５０内の対応するエントリに残
っているいかなる命令バイトをも無効にすることによっ
て、アドレスタグアレイ２５２内のインデックス位置に
おいてエントリが割当てられる。プリデコードされた命
令バイトが命令ストアアレイ２５０内の先に割当てられ
たエントリに書込まれる際に、それぞれのバイト有効ビ
ットも同様にアドレスタグアレイ２５２内の対応するエ
ントリにおいてセットされる。
命令ストアアレイ２５０のバイトの各々に対応するバイ
ト有効ビット、アドレスタグ、および有効ビットを含
む。キャッシュヒットはアドレスタグを用いて識別され
る。有効ビットはアドレスタグが有効であるかどうかを
示す。バイト有効ビットは、プリデコードされたｘ８６
命令バイトが有効ｘ８６命令バイトおよび有効プリデコ
ードビットを含むかどうかを示す。キャッシュミスの
後、バス２０６を介して運ばれるフェッチＰＣアドレス
の上位ビットをアドレスタグに書込み、タグ有効ビット
をセットして有効アドレスタグであることを示し、バイ
ト有効ビットのすべてをクリアして前のアクティビティ
から命令ストアアレイ２５０内の対応するエントリに残
っているいかなる命令バイトをも無効にすることによっ
て、アドレスタグアレイ２５２内のインデックス位置に
おいてエントリが割当てられる。プリデコードされた命
令バイトが命令ストアアレイ２５０内の先に割当てられ
たエントリに書込まれる際に、それぞれのバイト有効ビ
ットも同様にアドレスタグアレイ２５２内の対応するエ
ントリにおいてセットされる。
【００２８】サクセッサアレイ２５４は分岐予測をサポ
ートする。サクセッサアレイ２５４のエントリは、サク
セッサインデックス、サクセッサ有効ビット（ＮＳＥ
Ｑ）およびブロック分岐インデックス（ＢＢＩ）を含
む。ＮＳＥＱはアサートされると、サクセッサアレイが
命令ストアアレイ２５０にアドレスしていることを示
す。命令ブロック内のどの分岐も「成立予測」されなけ
れば、ＮＳＥＱはクリアされる。ＢＢＩは、ＮＳＥＱが
アサートされたときにのみ規定される。これは実行と予
測された最後の命令バイトの現在の命令ブロック内のバ
イト位置を指定する。サクセッサインデックスは、キャ
ッシュへのアドレスインデックス、命令バイトのサクセ
ッサブロックを含む４ウェイセットアソシアティブアレ
イの列のインジケータ（したがってこのアドレスでどの
列が「ヒット」しているかを判断するのに必要な時間を
回避する）、および次の実行されると予測されたサクセ
ッサブロック内の特定のバイトのインジケータを含む。
サクセッサインデックスは、次の予測実行された命令の
バイトすなわち推測による分岐のターゲットＰＣから始
まる命令がキャッシュ内のどこに位置するかを示す。
ートする。サクセッサアレイ２５４のエントリは、サク
セッサインデックス、サクセッサ有効ビット（ＮＳＥ
Ｑ）およびブロック分岐インデックス（ＢＢＩ）を含
む。ＮＳＥＱはアサートされると、サクセッサアレイが
命令ストアアレイ２５０にアドレスしていることを示
す。命令ブロック内のどの分岐も「成立予測」されなけ
れば、ＮＳＥＱはクリアされる。ＢＢＩは、ＮＳＥＱが
アサートされたときにのみ規定される。これは実行と予
測された最後の命令バイトの現在の命令ブロック内のバ
イト位置を指定する。サクセッサインデックスは、キャ
ッシュへのアドレスインデックス、命令バイトのサクセ
ッサブロックを含む４ウェイセットアソシアティブアレ
イの列のインジケータ（したがってこのアドレスでどの
列が「ヒット」しているかを判断するのに必要な時間を
回避する）、および次の実行されると予測されたサクセ
ッサブロック内の特定のバイトのインジケータを含む。
サクセッサインデックスは、次の予測実行された命令の
バイトすなわち推測による分岐のターゲットＰＣから始
まる命令がキャッシュ内のどこに位置するかを示す。
【００２９】分岐命令は、命令キャッシュ１１６および
分岐ユニット１７０の協働した動作で行なわれる。たと
えば、命令キャッシュ１１６は分岐を不成立と予測して
命令を順次フェッチし続ける。後に分岐ユニット１７０
によって分岐が成立であると判断されれば、予測は誤っ
たものであり、分岐ユニット１７０は予測誤りフラグ２
１７および分岐成立フラグ２１９をアサートする。命令
キャッシュ１１６は推測による命令のバイトキュー１３
５をフラッシュする。分岐ユニット１７０は、ターゲッ
トｐｃバス１２２を介して正しいターゲットＰＣを命令
キャッシュ１１６に戻すことによって命令キャッシュ１
１６に再指示を与える。フェッチＰＣ２１０は命令スト
リームをターゲットｐｃアドレスに送り、バイトキュー
１３５のリフィルを始める。ＮＳＥＱビットをアサート
し、ＢＢＩを分岐命令の最後のバイトを指すようにセッ
トし、ターゲット命令の命令キャッシュ１１６内の位置
を示すようにサクセッサインデックスをセットすること
によって、予測誤りされた分岐命令を含むサクセッサア
レイ２５４のエントリが予測分岐を示すように変更され
る。サクセッサインデックスは、完全なアドレスではな
くターゲット命令のインデックス、列およびオフセット
をストアする。サクセッサインデックスによって与えら
れる列およびインデックスを用いてキャッシュブロック
にアクセスすることにより、かつそのブロック内にスト
アされたアドレスタグ上位ビットを先のサクセッサイン
デックスからのオフセットおよびインデックスビットに
連接することによって、フェッチＰＣアドレスが再構成
される。
分岐ユニット１７０の協働した動作で行なわれる。たと
えば、命令キャッシュ１１６は分岐を不成立と予測して
命令を順次フェッチし続ける。後に分岐ユニット１７０
によって分岐が成立であると判断されれば、予測は誤っ
たものであり、分岐ユニット１７０は予測誤りフラグ２
１７および分岐成立フラグ２１９をアサートする。命令
キャッシュ１１６は推測による命令のバイトキュー１３
５をフラッシュする。分岐ユニット１７０は、ターゲッ
トｐｃバス１２２を介して正しいターゲットＰＣを命令
キャッシュ１１６に戻すことによって命令キャッシュ１
１６に再指示を与える。フェッチＰＣ２１０は命令スト
リームをターゲットｐｃアドレスに送り、バイトキュー
１３５のリフィルを始める。ＮＳＥＱビットをアサート
し、ＢＢＩを分岐命令の最後のバイトを指すようにセッ
トし、ターゲット命令の命令キャッシュ１１６内の位置
を示すようにサクセッサインデックスをセットすること
によって、予測誤りされた分岐命令を含むサクセッサア
レイ２５４のエントリが予測分岐を示すように変更され
る。サクセッサインデックスは、完全なアドレスではな
くターゲット命令のインデックス、列およびオフセット
をストアする。サクセッサインデックスによって与えら
れる列およびインデックスを用いてキャッシュブロック
にアクセスすることにより、かつそのブロック内にスト
アされたアドレスタグ上位ビットを先のサクセッサイン
デックスからのオフセットおよびインデックスビットに
連接することによって、フェッチＰＣアドレスが再構成
される。
【００３０】フェッチＰＣ２１０からの再構成された分
岐ターゲットＰＣは、命令キャッシュ１１６から命令デ
コーダ１１８にフェッチＰＣバス２０６を介して渡さ
れ、そのため命令デコーダ１１８は命令が発行される際
のデコードＰＣを維持する。命令デコーダ１１８は、バ
イトキュー１３５内のマーカービットおよび分岐命令を
保持するキャッシュ列を識別する対応のフィールドによ
って指定される分岐命令位置とフェッチｐｃバス２０６
を介して受取られた分岐ターゲットＰＣとを比較する。
命令デコーダ１１８は、命令バイトが発行される際に現
在のデコードＰＣからバイトを増分し、分岐命令の最初
のバイトがバイトキュー１３５から命令デコーダ１１８
にロードされるとき新しい分岐ターゲットＰＣをロード
する。
岐ターゲットＰＣは、命令キャッシュ１１６から命令デ
コーダ１１８にフェッチＰＣバス２０６を介して渡さ
れ、そのため命令デコーダ１１８は命令が発行される際
のデコードＰＣを維持する。命令デコーダ１１８は、バ
イトキュー１３５内のマーカービットおよび分岐命令を
保持するキャッシュ列を識別する対応のフィールドによ
って指定される分岐命令位置とフェッチｐｃバス２０６
を介して受取られた分岐ターゲットＰＣとを比較する。
命令デコーダ１１８は、命令バイトが発行される際に現
在のデコードＰＣからバイトを増分し、分岐命令の最初
のバイトがバイトキュー１３５から命令デコーダ１１８
にロードされるとき新しい分岐ターゲットＰＣをロード
する。
【００３１】命令デコーダ１１８は分岐命令を分岐ユニ
ット１７０に発行する際に、デコードＰＣ、ターゲット
命令の分岐オフセットおよび分岐の予測状態を送る。分
岐命令を実行し、予測が正しかったかどうかを後で判断
するために分岐ユニット１７０によって情報が用いられ
る。予測が正しければ実行が進められる。しかしながら
予測誤りが起これば、分岐ユニット１７０は分岐の結果
の正しいターゲットＰＣを命令キャッシュ１１６に送
る。分岐成立予測された分岐が予測誤りされれば、（予
測誤りされた分岐を含んでいる）先のキャッシュブロッ
クにおけるＮＳＥＱフィールドがリセットされる。他の
フィールド、ＢＢＩおよびサクセッサインデックスはＮ
ＳＥＱがリセットされると必ず無視され、順次アクセス
を示す（すなわち成立でないと予測された分岐）。負の
オフセットターゲットＰＣを参照し、予測誤りされてい
る（実際には分岐成立しない）分岐成立予測された分岐
は更新されず、分岐成立予測された分岐として維持され
る。
ット１７０に発行する際に、デコードＰＣ、ターゲット
命令の分岐オフセットおよび分岐の予測状態を送る。分
岐命令を実行し、予測が正しかったかどうかを後で判断
するために分岐ユニット１７０によって情報が用いられ
る。予測が正しければ実行が進められる。しかしながら
予測誤りが起これば、分岐ユニット１７０は分岐の結果
の正しいターゲットＰＣを命令キャッシュ１１６に送
る。分岐成立予測された分岐が予測誤りされれば、（予
測誤りされた分岐を含んでいる）先のキャッシュブロッ
クにおけるＮＳＥＱフィールドがリセットされる。他の
フィールド、ＢＢＩおよびサクセッサインデックスはＮ
ＳＥＱがリセットされると必ず無視され、順次アクセス
を示す（すなわち成立でないと予測された分岐）。負の
オフセットターゲットＰＣを参照し、予測誤りされてい
る（実際には分岐成立しない）分岐成立予測された分岐
は更新されず、分岐成立予測された分岐として維持され
る。
【００３２】ここで図５、６および７を参照して、図６
および７の組合せの態様が図５に示される。図６および
７に示される命令デコーダ１１８はバイトキュー１３５
からプリデコードされたｘ８６命令バイトを受取り、こ
れらをそれぞれのＲＯＰシーケンスに変換し、複数の発
行位置からＲＯＰを発行する。変換は、ほとんどの単純
な命令についてはハードワイヤード高速変換経路におい
て処理される。４つ以上のＲＯＰに変換される複雑な命
令および頻繁には用いられない命令は、マイクロコード
ＲＯＭ内に含まれるシーケンスによって処理される。
および７の組合せの態様が図５に示される。図６および
７に示される命令デコーダ１１８はバイトキュー１３５
からプリデコードされたｘ８６命令バイトを受取り、こ
れらをそれぞれのＲＯＰシーケンスに変換し、複数の発
行位置からＲＯＰを発行する。変換は、ほとんどの単純
な命令についてはハードワイヤード高速変換経路におい
て処理される。４つ以上のＲＯＰに変換される複雑な命
令および頻繁には用いられない命令は、マイクロコード
ＲＯＭ内に含まれるシーケンスによって処理される。
【００３３】ＲＯＰを変換するのに用いられる情報は、
機能ユニットタイプ、機能ユニットによって実行される
べきＲＩＳＣ的命令、ならびにソースおよび宛先ポイン
タの識別子を含む。命令デコーダ１１８は高速経路また
はマイクロコードＲＯＭからのＲＯＰ情報を選択し、こ
れを増し、機能ユニットによる実行のための完全なＲＯ
Ｐを供給する。
機能ユニットタイプ、機能ユニットによって実行される
べきＲＩＳＣ的命令、ならびにソースおよび宛先ポイン
タの識別子を含む。命令デコーダ１１８は高速経路また
はマイクロコードＲＯＭからのＲＯＰ情報を選択し、こ
れを増し、機能ユニットによる実行のための完全なＲＯ
Ｐを供給する。
【００３４】ＲＯＰマルチプレクサ３００はバイトキュ
ー１３５内の１つ以上のプリデコードされたｘ８６命令
を、バイトキュー１３５のヘッドにあるｘ８６命令か
ら、１つ以上の利用可能な発行位置に同時に送る。ＲＯ
Ｐ発行位置ＲＯＰ０、１、２および３（３１０、３２
０、３３０および３４０）はそれぞれの高速コンバータ
０、１、２および３（順に３１２、３２２、３３２およ
び３４２）と、それぞれの共通ステージ０、１、２およ
び３（３１４、３２４、３３４および３４４）と、それ
ぞれのマイクロコードＲＯＭ０、１、２および３（３１
６、３２６、３３６、および３４６）とを含む。各発行
位置は、共通ステージと、高速コンバータと、ＭＲＯＭ
とを含む。ＭＲＯＭ３１６、３２６、３３６、および３
４６は、マイクロコードＲＯＭ（ＭＲＯＭ）コントロー
ラ３６０によって制御される。
ー１３５内の１つ以上のプリデコードされたｘ８６命令
を、バイトキュー１３５のヘッドにあるｘ８６命令か
ら、１つ以上の利用可能な発行位置に同時に送る。ＲＯ
Ｐ発行位置ＲＯＰ０、１、２および３（３１０、３２
０、３３０および３４０）はそれぞれの高速コンバータ
０、１、２および３（順に３１２、３２２、３３２およ
び３４２）と、それぞれの共通ステージ０、１、２およ
び３（３１４、３２４、３３４および３４４）と、それ
ぞれのマイクロコードＲＯＭ０、１、２および３（３１
６、３２６、３３６、および３４６）とを含む。各発行
位置は、共通ステージと、高速コンバータと、ＭＲＯＭ
とを含む。ＭＲＯＭ３１６、３２６、３３６、および３
４６は、マイクロコードＲＯＭ（ＭＲＯＭ）コントロー
ラ３６０によって制御される。
【００３５】ＭＲＯＭは、ＣＡＬＬゲート命令、ＳＴＲ
ＩＮＧ移動命令、および超越浮動小数点ルーチン等の複
雑な対話型命令を含む、高速コンバータでは変換不可能
なｘ８６命令を処理するためのＲＯＭアレイである。Ｍ
ＲＯＭ経路命令については、ＭＲＯＭコントローラ３６
０はエントリポイントとして知られるマイクロコードＲ
ＯＭアドレスを形成し、そのエントリポイントに基づい
て、１サイクルにつき４つのＲＯＰの割合でＭＲＯＭ
０、１、２および３（３１６、３２６、３３６および３
４６）にストアされたマイクロコードＲＯＭ命令からＲ
ＯＰシーケンスを読出す。
ＩＮＧ移動命令、および超越浮動小数点ルーチン等の複
雑な対話型命令を含む、高速コンバータでは変換不可能
なｘ８６命令を処理するためのＲＯＭアレイである。Ｍ
ＲＯＭ経路命令については、ＭＲＯＭコントローラ３６
０はエントリポイントとして知られるマイクロコードＲ
ＯＭアドレスを形成し、そのエントリポイントに基づい
て、１サイクルにつき４つのＲＯＰの割合でＭＲＯＭ
０、１、２および３（３１６、３２６、３３６および３
４６）にストアされたマイクロコードＲＯＭ命令からＲ
ＯＰシーケンスを読出す。
【００３６】共通ステージは、高速経路およびマイクロ
コードＲＯＭ命令に共通したｘ８６命令変換動作を扱
う。各共通ステージは命令入力信号のあるビットを分離
し、宛先およびオペランドポインタをセットしレジスタ
を選択するためにこれらのビットをＲＯＰ選択に供給す
る。この信号はアドレスサイズ（３２または１６ビッ
ト）を選択し、倍長語または語のオペランドバイトサイ
ズを判断し、特殊レジスタを選択して、特定のアドレス
モードのためのオペランドを特定し、変位フィールドを
いかに処理するかを規定する。このように、高速経路お
よびマイクロコードマッピング経路に関するすべてのｘ
８６アドレスモードが共通して扱われる。
コードＲＯＭ命令に共通したｘ８６命令変換動作を扱
う。各共通ステージは命令入力信号のあるビットを分離
し、宛先およびオペランドポインタをセットしレジスタ
を選択するためにこれらのビットをＲＯＰ選択に供給す
る。この信号はアドレスサイズ（３２または１６ビッ
ト）を選択し、倍長語または語のオペランドバイトサイ
ズを判断し、特殊レジスタを選択して、特定のアドレス
モードのためのオペランドを特定し、変位フィールドを
いかに処理するかを規定する。このように、高速経路お
よびマイクロコードマッピング経路に関するすべてのｘ
８６アドレスモードが共通して扱われる。
【００３７】ＭＲＯＭコントローラ３６０は、命令タイ
プおよびオペコード情報の供給、発行ウィンドウを充満
するＲＯＰの数の予測、予測に鑑みてバイトキュー１３
５をいかにシフトするかを命令キャッシュ１１６に知ら
せること、バイトキュー１３５のヘッドにあるｘ８６命
令について発行するＲＯＰの数をＲＯＰマルチプレクサ
３００に知らせること、ならびにマイクロコードおよび
制御ＲＯＭのアクセス等の制御機能を行なう。
プおよびオペコード情報の供給、発行ウィンドウを充満
するＲＯＰの数の予測、予測に鑑みてバイトキュー１３
５をいかにシフトするかを命令キャッシュ１１６に知ら
せること、バイトキュー１３５のヘッドにあるｘ８６命
令について発行するＲＯＰの数をＲＯＰマルチプレクサ
３００に知らせること、ならびにマイクロコードおよび
制御ＲＯＭのアクセス等の制御機能を行なう。
【００３８】ＭＲＯＭコントローラ３６０は２つの技
術、すなわち命令レベルシーケンス制御およびマイクロ
分岐ＲＯＰを用いてＲＯＰの順序付けを制御する。命令
レベル分岐およびマイクロ分岐ＲＯＰのいずれも実行の
ために分岐ユニット１７０に発行され、予測誤りの際に
は訂正を受ける。命令レベルシーケンス制御フィールド
はいくつかの能力、すなわちマイクロコードサブルーチ
ンコール／リターン、ブロック整列されたＭＲＯＭ位置
への無条件分岐、プロセッサ状態ベースの条件分岐、シ
ーケンスの終了の識別等を与える。命令レベルシーケン
スＲＯＰが発行されると、（命令アドレスではなく）Ｍ
ＲＯＭアドレスがターゲットＰＣ形成または分岐訂正の
ために送られる。
術、すなわち命令レベルシーケンス制御およびマイクロ
分岐ＲＯＰを用いてＲＯＰの順序付けを制御する。命令
レベル分岐およびマイクロ分岐ＲＯＰのいずれも実行の
ために分岐ユニット１７０に発行され、予測誤りの際に
は訂正を受ける。命令レベルシーケンス制御フィールド
はいくつかの能力、すなわちマイクロコードサブルーチ
ンコール／リターン、ブロック整列されたＭＲＯＭ位置
への無条件分岐、プロセッサ状態ベースの条件分岐、シ
ーケンスの終了の識別等を与える。命令レベルシーケン
スＲＯＰが発行されると、（命令アドレスではなく）Ｍ
ＲＯＭアドレスがターゲットＰＣ形成または分岐訂正の
ために送られる。
【００３９】マイクロ分岐ＲＯＰは、ゼロ、非ゼロ、正
または負のレジスタ値に基づいて無条件分岐および条件
分岐を与える。マイクロ分岐ＲＯＰは実行のために分岐
ユニット１７０に発行され、遅延効果を有する。ＭＲＯ
Ｍコントローラ３６０は、分岐ユニット１７０内のマイ
クロ分岐予測誤り論理によって開始されたマイクロコー
ドＲＯＭエントリポイントを受入れる。分岐ユニット１
７０によって発生されたマイクロコードエントリポイン
トは、ターゲットｐｃバス１２２を介して命令デコーダ
１１８に渡される。マイクロ分岐訂正の際に、分岐ユニ
ット１７０はターゲットｐｃバス１２２を介して命令デ
コーダ１１８に、訂正アドレスがＰＣではなくＭＲＯＭ
アドレスであることを知らせる。
または負のレジスタ値に基づいて無条件分岐および条件
分岐を与える。マイクロ分岐ＲＯＰは実行のために分岐
ユニット１７０に発行され、遅延効果を有する。ＭＲＯ
Ｍコントローラ３６０は、分岐ユニット１７０内のマイ
クロ分岐予測誤り論理によって開始されたマイクロコー
ドＲＯＭエントリポイントを受入れる。分岐ユニット１
７０によって発生されたマイクロコードエントリポイン
トは、ターゲットｐｃバス１２２を介して命令デコーダ
１１８に渡される。マイクロ分岐訂正の際に、分岐ユニ
ット１７０はターゲットｐｃバス１２２を介して命令デ
コーダ１１８に、訂正アドレスがＰＣではなくＭＲＯＭ
アドレスであることを知らせる。
【００４０】ＲＯＰ選択０、１、２および３（３１８、
３２８、３３８および３４８）は、共通ステージの出力
と合せて、高速コンバータまたはＭＲＯＭの出力を選択
し、この情報をレジスタファイル１２４、リオーダバッ
ファ１２６および種々の機能ユニットに送る。発行され
た情報は、ＡおよびＢオペランド宛先ポインタ、命令タ
イプおよびオペコード、割込およびバックアップイネー
ブル、命令終了、ならびに機能ユニットに即値アドレス
または定数を送るための即値フィールド定数を含む。分
岐ユニット１７０に与えられる他の情報は、分岐ユニッ
ト１７０に分岐命令発行の際の予測を示す分岐成立予測
信号を含む。
３２８、３３８および３４８）は、共通ステージの出力
と合せて、高速コンバータまたはＭＲＯＭの出力を選択
し、この情報をレジスタファイル１２４、リオーダバッ
ファ１２６および種々の機能ユニットに送る。発行され
た情報は、ＡおよびＢオペランド宛先ポインタ、命令タ
イプおよびオペコード、割込およびバックアップイネー
ブル、命令終了、ならびに機能ユニットに即値アドレス
または定数を送るための即値フィールド定数を含む。分
岐ユニット１７０に与えられる他の情報は、分岐ユニッ
ト１７０に分岐命令発行の際の予測を示す分岐成立予測
信号を含む。
【００４１】ＲＯＰ共有３９０およびＲＯＰ選択０、
１、２および３（３１８、３２８、３３８および３４
８）は、すべての発行位置間で共有される資源が用いる
発行情報を発生するために種々の機能ユニットに発行さ
れる命令のためのオペランドを協働して選択する。ＲＯ
Ｐ共有３９０は、機能ユニットへの発行のためのオペコ
ード／タイプバス１５０にＲＯＰオペコード符号化を与
える。
１、２および３（３１８、３２８、３３８および３４
８）は、すべての発行位置間で共有される資源が用いる
発行情報を発生するために種々の機能ユニットに発行さ
れる命令のためのオペランドを協働して選択する。ＲＯ
Ｐ共有３９０は、機能ユニットへの発行のためのオペコ
ード／タイプバス１５０にＲＯＰオペコード符号化を与
える。
【００４２】分岐ユニット１７０は、オペコードを受取
るのに加えて、他のＲＯＰ共有３９０の出力、すなわち
１ビット交換アンダーフロー信号、２ビットキャッシュ
列選択識別子、１ビット分岐成立予測選択信号、１ビッ
トマイクロ分岐インジケータ、および分岐ユニット１７
０がターゲットｐｃバス１２２を介して分岐成立予測Ｆ
ＩＦＯ（図１５の９０６）に成立予測アドレスを書込む
べきかどうかを示す１ビット信号を含むこれらの出力を
受取る。さらに、整数フラグソースオペランドを識別す
る３ビット読出フラグポインタが、分岐ユニット１７０
にマッピングされる最初の未発行ＲＯＰの位置に基づい
てセットされる。分岐ユニット１７０にどのＲＯＰもマ
ッピングされていなければ、読出フラグポインタは０に
設定される。２ビット使用インジケータが、分岐ユニッ
ト１７０にマッピングされる最初の未発行ＲＯＰの発行
位置を設定するために符号化される。
るのに加えて、他のＲＯＰ共有３９０の出力、すなわち
１ビット交換アンダーフロー信号、２ビットキャッシュ
列選択識別子、１ビット分岐成立予測選択信号、１ビッ
トマイクロ分岐インジケータ、および分岐ユニット１７
０がターゲットｐｃバス１２２を介して分岐成立予測Ｆ
ＩＦＯ（図１５の９０６）に成立予測アドレスを書込む
べきかどうかを示す１ビット信号を含むこれらの出力を
受取る。さらに、整数フラグソースオペランドを識別す
る３ビット読出フラグポインタが、分岐ユニット１７０
にマッピングされる最初の未発行ＲＯＰの位置に基づい
てセットされる。分岐ユニット１７０にどのＲＯＰもマ
ッピングされていなければ、読出フラグポインタは０に
設定される。２ビット使用インジケータが、分岐ユニッ
ト１７０にマッピングされる最初の未発行ＲＯＰの発行
位置を設定するために符号化される。
【００４３】命令デコーダ１１８は、デコードＰＣブロ
ック３８２、デコーダ制御ブロック３８４およびデコー
ダスタック３８６を含む。デコーダ制御ブロック３８４
は、バイトキュー１３５におけるＲＯＰの数、ｘ８６命
令境界の位置、機能ユニットの状態（ライン３７０か
ら）およびリオーダバッファ１２６の状態（３７２か
ら）に基づいて、投入すべきＲＯＰの数を決定する。デ
コーダ制御ブロック３８４は、投入されるＲＯＰの数を
シフト制御ライン２７４を介してバイトキュー１３５に
伝え、バイトキュー１３５が完全に実行されたｘ８６命
令の数だけシフトし、バイトキュー１３５の始めが常に
次の完全なｘ８６命令の始めとなるようにする。例外ま
たは分岐予測誤りが起こると、デコーダ制御ブロック３
８４は、新しいフェッチＰＣが入るか、またはエントリ
ポイントが例外マイクロコードルーチンのためにＭＲＯ
Ｍに送られるまで、さらなるＲＯＰの投入を防ぐ。
ック３８２、デコーダ制御ブロック３８４およびデコー
ダスタック３８６を含む。デコーダ制御ブロック３８４
は、バイトキュー１３５におけるＲＯＰの数、ｘ８６命
令境界の位置、機能ユニットの状態（ライン３７０か
ら）およびリオーダバッファ１２６の状態（３７２か
ら）に基づいて、投入すべきＲＯＰの数を決定する。デ
コーダ制御ブロック３８４は、投入されるＲＯＰの数を
シフト制御ライン２７４を介してバイトキュー１３５に
伝え、バイトキュー１３５が完全に実行されたｘ８６命
令の数だけシフトし、バイトキュー１３５の始めが常に
次の完全なｘ８６命令の始めとなるようにする。例外ま
たは分岐予測誤りが起こると、デコーダ制御ブロック３
８４は、新しいフェッチＰＣが入るか、またはエントリ
ポイントが例外マイクロコードルーチンのためにＭＲＯ
Ｍに送られるまで、さらなるＲＯＰの投入を防ぐ。
【００４４】デコードＰＣブロック３８２は、バイトキ
ュー１３５から送られる各ｘ８６命令の論理プログラム
アドレス値を追跡する。バイトキュー１３５が非順次的
フェッチを検出すると、これは新しいアドレスを指定
し、それをデコードＰＣブロック３８２に送る。分岐に
続く順次的命令については、デコードＰＣブロック３８
２は断たれていないシーケンスの開始および終了位置間
のバイトキュー１３５におけるｘ８６バイトの数をカウ
ントし、この数を現在のＰＣに加えてシーケンスに続く
次のＰＣを決定する。デコードＰＣはＤＰＣバス２１３
を介して分岐ユニット１７０に送られる。
ュー１３５から送られる各ｘ８６命令の論理プログラム
アドレス値を追跡する。バイトキュー１３５が非順次的
フェッチを検出すると、これは新しいアドレスを指定
し、それをデコードＰＣブロック３８２に送る。分岐に
続く順次的命令については、デコードＰＣブロック３８
２は断たれていないシーケンスの開始および終了位置間
のバイトキュー１３５におけるｘ８６バイトの数をカウ
ントし、この数を現在のＰＣに加えてシーケンスに続く
次のＰＣを決定する。デコードＰＣはＤＰＣバス２１３
を介して分岐ユニット１７０に送られる。
【００４５】デコーダスタック３８６は、先見スタック
トップ（ＴＯＳ）ポインタ３０２、先見リマッピングア
レイ３０４および先見フル／空アレイ３０６を含む種々
の浮動小数点スタックポインタアレイおよびレジスタの
先見コピーを保持する。これらのアレイおよびポインタ
は、スタックに影響を与えるＲＯＰの推測による投入か
ら結果として生じる浮動小数点スタックの推測による変
更を処理し、これは分岐予測誤りまたは例外の際に正し
い状態に戻るようにスタックを処理することを含む。
トップ（ＴＯＳ）ポインタ３０２、先見リマッピングア
レイ３０４および先見フル／空アレイ３０６を含む種々
の浮動小数点スタックポインタアレイおよびレジスタの
先見コピーを保持する。これらのアレイおよびポインタ
は、スタックに影響を与えるＲＯＰの推測による投入か
ら結果として生じる浮動小数点スタックの推測による変
更を処理し、これは分岐予測誤りまたは例外の際に正し
い状態に戻るようにスタックを処理することを含む。
【００４６】先見リマッピングアレイ３０４はポインタ
のアレイであり、各々がスタックアレイのうちの１つの
レジスタを示す。スタックの例示的な実施例では、先見
リマッピングアレイ３０４は、８つの３ビットポインタ
のアレイであり、各々がレジスタファイル１２４内の浮
動小数点スタックアレイ５００（図９に示される）のエ
レメントを識別する。先見ＴＯＳ３０２は、先見リマッ
ピングアレイ３０４のポインタの１つを選択する３ビッ
トポインタである。先見フル／空アレイ３０６は、スタ
ック位置がフル（１）または空（０）のいずれかを示す
単一ビットのアレイである。
のアレイであり、各々がスタックアレイのうちの１つの
レジスタを示す。スタックの例示的な実施例では、先見
リマッピングアレイ３０４は、８つの３ビットポインタ
のアレイであり、各々がレジスタファイル１２４内の浮
動小数点スタックアレイ５００（図９に示される）のエ
レメントを識別する。先見ＴＯＳ３０２は、先見リマッ
ピングアレイ３０４のポインタの１つを選択する３ビッ
トポインタである。先見フル／空アレイ３０６は、スタ
ック位置がフル（１）または空（０）のいずれかを示す
単一ビットのアレイである。
【００４７】スーパースカラプロセッサでは、演算が発
行されることはこれが必ずしも実行されるべきであるこ
とを示すわけではない。分岐が予測され、その予測のう
ちのいくつかは不正確である。予測誤りされた分岐から
迅速にリカバーすることが有利である。先見リマッピン
グアレイ３０４、先見ＴＯＳ３０２および先見フル／空
アレイ３０６は、スタックの推測による状態のコピーを
セーブすることによって予測誤りのリカバリを速くす
る。浮動小数点スタックを変更する演算については、命
令デコーダ１１８は命令をデコードする際に浮動小数点
スタックアレイ５００の将来の状態を更新する。命令デ
コーダ１１８は、スタックポインタを増分または減分す
る命令をデコードすると、先見ＴＯＳ３０２を更新す
る。同様の態様で、命令デコーダ１１８は、浮動小数点
交換命令（ＦＸＣＨ）をデコードすると、ポインタを命
令によって特定されるように交換することによって先見
リマッピングアレイ３０４の将来の状態を調整する。ス
タックの状態は何らかの２つの分岐命令間で変り得るた
め、各分岐動作についてスタック情報が保持される。
行されることはこれが必ずしも実行されるべきであるこ
とを示すわけではない。分岐が予測され、その予測のう
ちのいくつかは不正確である。予測誤りされた分岐から
迅速にリカバーすることが有利である。先見リマッピン
グアレイ３０４、先見ＴＯＳ３０２および先見フル／空
アレイ３０６は、スタックの推測による状態のコピーを
セーブすることによって予測誤りのリカバリを速くす
る。浮動小数点スタックを変更する演算については、命
令デコーダ１１８は命令をデコードする際に浮動小数点
スタックアレイ５００の将来の状態を更新する。命令デ
コーダ１１８は、スタックポインタを増分または減分す
る命令をデコードすると、先見ＴＯＳ３０２を更新す
る。同様の態様で、命令デコーダ１１８は、浮動小数点
交換命令（ＦＸＣＨ）をデコードすると、ポインタを命
令によって特定されるように交換することによって先見
リマッピングアレイ３０４の将来の状態を調整する。ス
タックの状態は何らかの２つの分岐命令間で変り得るた
め、各分岐動作についてスタック情報が保持される。
【００４８】ここで図８を参照して、レジスタファイル
１２４は読出デコーダ４６０と、レジスタファイルアレ
イ４６２と、書込デコーダ４６４と、レジスタファイル
制御４６６と、レジスタファイルオペランドバスドライ
バ４６８とを含む。読出デコーダ４６０はＡおよびＢオ
ペランドポインタ１３６および１３７を受取り、４対の
６４ビットＡおよびＢオペランドアドレス信号ＲＡ０、
ＲＡ１、ＲＡ２、ＲＡ３、ＲＢ０、ＲＢ１、ＲＢ２およ
びＲＢ３を介してレジスタファイルアレイ４６２にアド
レスする。レジスタファイル制御４６６は、リオーダバ
ッファ１２６からＡオペランド無効ライン４５７および
Ｂオペランド無効ライン４５８を介して無効信号を受取
り、これらは次にレジスタファイル制御４６６からレジ
スタファイルオペランドバスドライバ４６８に送られ
る。
１２４は読出デコーダ４６０と、レジスタファイルアレ
イ４６２と、書込デコーダ４６４と、レジスタファイル
制御４６６と、レジスタファイルオペランドバスドライ
バ４６８とを含む。読出デコーダ４６０はＡおよびＢオ
ペランドポインタ１３６および１３７を受取り、４対の
６４ビットＡおよびＢオペランドアドレス信号ＲＡ０、
ＲＡ１、ＲＡ２、ＲＡ３、ＲＢ０、ＲＢ１、ＲＢ２およ
びＲＢ３を介してレジスタファイルアレイ４６２にアド
レスする。レジスタファイル制御４６６は、リオーダバ
ッファ１２６からＡオペランド無効ライン４５７および
Ｂオペランド無効ライン４５８を介して無効信号を受取
り、これらは次にレジスタファイル制御４６６からレジ
スタファイルオペランドバスドライバ４６８に送られ
る。
【００４９】レジスタファイルアレイ４６２は、ライト
バックバス１３４を介してリオーダバッファ１２６から
結果データを受取る。リオーダバッファエントリが３つ
までの他のリオーダバッファエントリと並列に回収され
ると、そのエントリに関する結果データがライトバック
バス１３４のうちの１つに置かれ、そのエントリのため
の宛先ポインタが、そのライトバックバスに対応する書
込ポインタ１３３に置かれる。ライトバックバス１３４
上のデータは、書込デコーダ４６４に与えられらる書込
ポインタ１３３上のアドレス信号に従ってレジスタファ
イルアレイ４６２内の指定されたレジスタに送られる。
バックバス１３４を介してリオーダバッファ１２６から
結果データを受取る。リオーダバッファエントリが３つ
までの他のリオーダバッファエントリと並列に回収され
ると、そのエントリに関する結果データがライトバック
バス１３４のうちの１つに置かれ、そのエントリのため
の宛先ポインタが、そのライトバックバスに対応する書
込ポインタ１３３に置かれる。ライトバックバス１３４
上のデータは、書込デコーダ４６４に与えられらる書込
ポインタ１３３上のアドレス信号に従ってレジスタファ
イルアレイ４６２内の指定されたレジスタに送られる。
【００５０】あるＲＯＰを回収する際に、リオーダバッ
ファ１２６はデータをレジスタファイル１２４内の種々
の浮動小数点スタックレジスタ、すなわち浮動小数点リ
マッピングアレイ４７４、浮動小数点スタックトップ
（ＴＯＳ）レジスタ４７２および浮動小数点フル／空ア
レイ４７６に送る。レジスタファイル１２４内に位置す
る浮動小数点スタックアレイ５００は、拡張実データを
ストアするための８つの８２ビット数値レジスタのアレ
イである。各レジスタは、１符号ビット、１９ビット指
数フィールド、６２ビット有効数字部フィールドを含
む。浮動小数点リマッピングアレイ４７４は、８つのポ
インタのアレイであり、その各々は浮動小数点スタック
アレイ５００のレジスタに対するポインタである。浮動
小数点ＴＯＳ４７２は、浮動小数点リマッピングアレイ
４７４へのポインタを示す３ビットポインタである。浮
動小数点フル／空アレイ４７６は、スタックアレイの位
置がフル（１）または空（０）のいずれであるかを示す
単一ビットのアレイであり、その各々が浮動小数点スタ
ックアレイ５００のエレメントに対応する。
ファ１２６はデータをレジスタファイル１２４内の種々
の浮動小数点スタックレジスタ、すなわち浮動小数点リ
マッピングアレイ４７４、浮動小数点スタックトップ
（ＴＯＳ）レジスタ４７２および浮動小数点フル／空ア
レイ４７６に送る。レジスタファイル１２４内に位置す
る浮動小数点スタックアレイ５００は、拡張実データを
ストアするための８つの８２ビット数値レジスタのアレ
イである。各レジスタは、１符号ビット、１９ビット指
数フィールド、６２ビット有効数字部フィールドを含
む。浮動小数点リマッピングアレイ４７４は、８つのポ
インタのアレイであり、その各々は浮動小数点スタック
アレイ５００のレジスタに対するポインタである。浮動
小数点ＴＯＳ４７２は、浮動小数点リマッピングアレイ
４７４へのポインタを示す３ビットポインタである。浮
動小数点フル／空アレイ４７６は、スタックアレイの位
置がフル（１）または空（０）のいずれであるかを示す
単一ビットのアレイであり、その各々が浮動小数点スタ
ックアレイ５００のエレメントに対応する。
【００５１】レジスタファイルアレイ４６２は、プロセ
ッサ機能ユニットによって演算され、これらによって発
生される結果をストアするための複数のアドレス可能レ
ジスタを含む。図９は、以下の４０のレジスタを備える
例示的なレジスタファイルアレイ４６２を示し、すなわ
ち、８つの３２ビット整数レジスタ（ＥＡＸ、ＥＢＸ、
ＥＣＸ、ＥＤＸ、ＥＳＰ、ＥＢＰ、ＥＳＩおよびＥＤ
Ｉ）と、８つの８２ビット浮動小数点レジスタＦＰ０な
いしＦＰ７と、１６の４１ビット一時整数レジスタＥＴ
ＭＰ０ないしＥＴＭＰ１５と、この実施例においては一
時整数レジスタＥＴＭＰ０ないしＥＴＭＰ１５と同じ物
理レジスタ位置にマッピングされる８つの８２ビット一
時浮動小数点レジスタＦＴＭＰ０ないしＦＴＭＰ７を含
む。浮動小数点レジスタＦＰ０ないしＦＰ７は、浮動小
数点スタックアレイ５００としてアドレスされ、これら
はレジスタファイル１２４内のレジスタおよびスタック
アレイ、浮動小数点リマッピングアレイ４７４、ＴＯＳ
レジスタ４７２およびフル／空アレイ４７６を用いてア
クセスされる。
ッサ機能ユニットによって演算され、これらによって発
生される結果をストアするための複数のアドレス可能レ
ジスタを含む。図９は、以下の４０のレジスタを備える
例示的なレジスタファイルアレイ４６２を示し、すなわ
ち、８つの３２ビット整数レジスタ（ＥＡＸ、ＥＢＸ、
ＥＣＸ、ＥＤＸ、ＥＳＰ、ＥＢＰ、ＥＳＩおよびＥＤ
Ｉ）と、８つの８２ビット浮動小数点レジスタＦＰ０な
いしＦＰ７と、１６の４１ビット一時整数レジスタＥＴ
ＭＰ０ないしＥＴＭＰ１５と、この実施例においては一
時整数レジスタＥＴＭＰ０ないしＥＴＭＰ１５と同じ物
理レジスタ位置にマッピングされる８つの８２ビット一
時浮動小数点レジスタＦＴＭＰ０ないしＦＴＭＰ７を含
む。浮動小数点レジスタＦＰ０ないしＦＰ７は、浮動小
数点スタックアレイ５００としてアドレスされ、これら
はレジスタファイル１２４内のレジスタおよびスタック
アレイ、浮動小数点リマッピングアレイ４７４、ＴＯＳ
レジスタ４７２およびフル／空アレイ４７６を用いてア
クセスされる。
【００５２】ここで図１０ないし１２を参照する。図１
０は、図１１および１２の組合せの態様を示す。図１１
および１２を参照して、リオーダバッファ１２６は、リ
オーダバッファ（ＲＯＢ）制御および状態ブロック６０
０と、ＲＯＢアレイ６０４と、ＲＯＢオペランドバスド
ライバ６０６と、ＥＩＰジェネレータ回路６３０とを含
む。ＲＯＰ制御および状態ブロック６００は、Ａおよび
Ｂオペランドポインタ１３６および１３７と宛先ポイン
タ（ＤＥＳＴ ＲＥＧ）バス１４３とに接続されて、Ｒ
ＯＰに関するソースおよび宛先オペランドを識別する入
力を受取る。ＲＯＢアレイ６０４は、ＲＯＢ制御および
状態ブロック６００によって制御されるメモリアレイで
ある。ＲＯＢアレイ６０４は結果バス１３２に接続され
て、機能ユニットからの結果を受取る。ヘッド６１６、
テイル６１８、Ａオペランド選択、Ｂオペランド選択、
および結果選択信号を含む制御信号が、ＲＯＢ制御およ
び状態６００からＲＯＢアレイ６０４に渡される。これ
らの制御信号は、結果バス１３２のデータから入力さ
れ、ライトバックバス１３４、書込ポインタ１３３、Ａ
およびＢオペランドバス１３０および１３１、ならびに
ＡおよびＢオペランドタグバス１４８および１４９に出
力されるＲＯＢアレイエレメントを選択する。各リオー
ダバッファアレイのエレメントにつき１つ与えられる１
６の宛先ポインタが、従属性チェックを行なうためにＲ
ＯＰアレイ６０４からＲＯＢ制御および状態６００に送
られる。
０は、図１１および１２の組合せの態様を示す。図１１
および１２を参照して、リオーダバッファ１２６は、リ
オーダバッファ（ＲＯＢ）制御および状態ブロック６０
０と、ＲＯＢアレイ６０４と、ＲＯＢオペランドバスド
ライバ６０６と、ＥＩＰジェネレータ回路６３０とを含
む。ＲＯＰ制御および状態ブロック６００は、Ａおよび
Ｂオペランドポインタ１３６および１３７と宛先ポイン
タ（ＤＥＳＴ ＲＥＧ）バス１４３とに接続されて、Ｒ
ＯＰに関するソースおよび宛先オペランドを識別する入
力を受取る。ＲＯＢアレイ６０４は、ＲＯＢ制御および
状態ブロック６００によって制御されるメモリアレイで
ある。ＲＯＢアレイ６０４は結果バス１３２に接続され
て、機能ユニットからの結果を受取る。ヘッド６１６、
テイル６１８、Ａオペランド選択、Ｂオペランド選択、
および結果選択信号を含む制御信号が、ＲＯＢ制御およ
び状態６００からＲＯＢアレイ６０４に渡される。これ
らの制御信号は、結果バス１３２のデータから入力さ
れ、ライトバックバス１３４、書込ポインタ１３３、Ａ
およびＢオペランドバス１３０および１３１、ならびに
ＡおよびＢオペランドタグバス１４８および１４９に出
力されるＲＯＢアレイエレメントを選択する。各リオー
ダバッファアレイのエレメントにつき１つ与えられる１
６の宛先ポインタが、従属性チェックを行なうためにＲ
ＯＰアレイ６０４からＲＯＢ制御および状態６００に送
られる。
【００５３】ＲＯＰ発行の際に、ＡまたはＢオペランド
ポインタ１３６および１３７のポインタが、ＲＯＢ制御
ブロック６００を介してＲＯＢアレイ６０４にアドレス
し、ＲＯＰオペランドバスドライバ６０６に与えるべき
オペランドデータを指定する。ＲＯＢ制御および状態６
００は、ＡおよびＢオペランドポインタ１３６および１
３７を介してオペランドポインタを、および宛先レジス
タ（ＤＥＳＴ ＲＥＧ）バス１４３を介して宛先ポイン
タを受取り、宛先ポインタをＲＯＢアレイ６０４の宛先
ポインタ（ＤＥＳＴ ＰＴＲ＜８：０＞）フィールドに
書込む。
ポインタ１３６および１３７のポインタが、ＲＯＢ制御
ブロック６００を介してＲＯＢアレイ６０４にアドレス
し、ＲＯＰオペランドバスドライバ６０６に与えるべき
オペランドデータを指定する。ＲＯＢ制御および状態６
００は、ＡおよびＢオペランドポインタ１３６および１
３７を介してオペランドポインタを、および宛先レジス
タ（ＤＥＳＴ ＲＥＧ）バス１４３を介して宛先ポイン
タを受取り、宛先ポインタをＲＯＢアレイ６０４の宛先
ポインタ（ＤＥＳＴ ＰＴＲ＜８：０＞）フィールドに
書込む。
【００５４】図１１および１２と関連して図１３は、１
６のエントリを含むリオーダバッファアレイ６０４の一
例を示し、これらエントリの各々は、４１ビット結果フ
ィールドと、９ビット宛先ポインタフィールドと、４ビ
ット下位プログラムカウンタフィールドと、１１ビット
浮動小数点演算コードフィールドと、１１ビット浮動小
数点フラグレジスタフィールドと、２４ビット制御およ
び状態フィールドとを含む。４１ビット結果フィールド
は、機能ユニットから受取られる結果をストアするため
に供給される。２つのリオーダバッファエントリが、浮
動小数点結果をストアするために用いられる。整数結果
は、４１ビットのうちの３２ビットにストアされ、残り
の９ビットは状態フラグを保持するために用いられる。
各ＲＯＢアレイ６０４のエントリの宛先ポインタフィー
ルド（ＤＥＳＴ ＰＴＲ＜８：０＞）は、レジスタファ
イル１２４内の宛先レジスタを指定する。浮動小数点演
算コードフィールドは、リオーダバッファエントリに割
当てられる命令に対応するｘ８６浮動小数点演算コード
のビットのサブセットをストアする。浮動小数点フラグ
レジスタフィールドは、浮動小数点演算から結果として
生じる浮動小数点フラグの状態をストアする。浮動小数
点フラグは、浮動小数点機能ユニット１７２によって検
出される無効オペランド、非正規化オペランドエラー、
ゼロ除算、オーバーフロー、アンダーフロー、精度に関
する情報をストアする。整数オペランドに関しては、対
応するフラグフィールドは必要ではない、というのは整
数演算から結果として生じるフラグは、４１ビット結果
フィールドの上位ビットに保持されるからである。制御
および状態フィールドは、ＲＯＢエントリの状態を示す
ビットを含み、たとえば、ALLOCATE（割当）ビット、BR
ANCH TAKEN（分岐成立）ビット、MISPREDICT（予測誤
り）ビット、VALID （有効）ビット、EXIT（出口）ビッ
ト、UPDATE EIP（ＥＩＰ更新）ビット、EXCEPTION （例
外）ビットである。ALLOCATEビットは、リオーダバッフ
ァエントリが割当てられているかどうかを示す。MISPRE
DICTビットは、分岐が誤って予測されたことを示す。EX
CEPTION ビットは、命令の実行が例外またはエラー条件
を引起こしたことを示す。VALID ビットは、結果が有効
であり命令が完了したことを示す。制御および状態フィ
ールドはまた、実行プログラムカウンタ値を発生するの
に用いられるビットを含む。これらのビットは、DECODE
PC CARRY ビットおよびEXITビットを含む。DECODE PCC
ARRY ビットは、デコードＰＣブロック３８２からのキ
ャリービットである。EXITビットは、ＲＯＰが特定のｘ
８６命令のＲＯＰシーケンスのうちの最後のＲＯＰであ
り、ＥＩＰレジスタ６２０の更新をトリガするのに用い
られることを特定する。ＥＩＰレジスタ６２０は、特定
のｘ８６命令に関するＲＯＰシーケンスが完了するとき
のみ更新される。
６のエントリを含むリオーダバッファアレイ６０４の一
例を示し、これらエントリの各々は、４１ビット結果フ
ィールドと、９ビット宛先ポインタフィールドと、４ビ
ット下位プログラムカウンタフィールドと、１１ビット
浮動小数点演算コードフィールドと、１１ビット浮動小
数点フラグレジスタフィールドと、２４ビット制御およ
び状態フィールドとを含む。４１ビット結果フィールド
は、機能ユニットから受取られる結果をストアするため
に供給される。２つのリオーダバッファエントリが、浮
動小数点結果をストアするために用いられる。整数結果
は、４１ビットのうちの３２ビットにストアされ、残り
の９ビットは状態フラグを保持するために用いられる。
各ＲＯＢアレイ６０４のエントリの宛先ポインタフィー
ルド（ＤＥＳＴ ＰＴＲ＜８：０＞）は、レジスタファ
イル１２４内の宛先レジスタを指定する。浮動小数点演
算コードフィールドは、リオーダバッファエントリに割
当てられる命令に対応するｘ８６浮動小数点演算コード
のビットのサブセットをストアする。浮動小数点フラグ
レジスタフィールドは、浮動小数点演算から結果として
生じる浮動小数点フラグの状態をストアする。浮動小数
点フラグは、浮動小数点機能ユニット１７２によって検
出される無効オペランド、非正規化オペランドエラー、
ゼロ除算、オーバーフロー、アンダーフロー、精度に関
する情報をストアする。整数オペランドに関しては、対
応するフラグフィールドは必要ではない、というのは整
数演算から結果として生じるフラグは、４１ビット結果
フィールドの上位ビットに保持されるからである。制御
および状態フィールドは、ＲＯＢエントリの状態を示す
ビットを含み、たとえば、ALLOCATE（割当）ビット、BR
ANCH TAKEN（分岐成立）ビット、MISPREDICT（予測誤
り）ビット、VALID （有効）ビット、EXIT（出口）ビッ
ト、UPDATE EIP（ＥＩＰ更新）ビット、EXCEPTION （例
外）ビットである。ALLOCATEビットは、リオーダバッフ
ァエントリが割当てられているかどうかを示す。MISPRE
DICTビットは、分岐が誤って予測されたことを示す。EX
CEPTION ビットは、命令の実行が例外またはエラー条件
を引起こしたことを示す。VALID ビットは、結果が有効
であり命令が完了したことを示す。制御および状態フィ
ールドはまた、実行プログラムカウンタ値を発生するの
に用いられるビットを含む。これらのビットは、DECODE
PC CARRY ビットおよびEXITビットを含む。DECODE PCC
ARRY ビットは、デコードＰＣブロック３８２からのキ
ャリービットである。EXITビットは、ＲＯＰが特定のｘ
８６命令のＲＯＰシーケンスのうちの最後のＲＯＰであ
り、ＥＩＰレジスタ６２０の更新をトリガするのに用い
られることを特定する。ＥＩＰレジスタ６２０は、特定
のｘ８６命令に関するＲＯＰシーケンスが完了するとき
のみ更新される。
【００５５】リオーダバッファ１２６は、ＥＩＰレジス
タ６２０を更新するためのアドレス値をコンパクトな形
態で保持する。４つの最下位ビット（ＬＳＢ）およびビ
ット増分指示のみがセーブされる。順次的なｘ８６バイ
トについては、加えられるバイト数は１５を上回ること
はなく、非順次的フェッチに関しては、分岐がうまく完
了すると新しい分岐ターゲットＰＣを結果バス１３２に
置く。これは、ＥＩＰレジスタ６２０の更新に関して命
令デコーダ１１８からリオーダバッファ１２６へのフェ
ッチＰＣの書込が必要でないこととなる。これは、下位
ＥＩＰジェネレータ回路６３２と、上位ＥＩＰジェネレ
ータ回路６３４とＥＩＰ制御回路６３６とを含むＥＩＰ
ジェネレータ回路６３０を用いて行なわれる。下位ＥＩ
Ｐジェネレータ回路６３２は、エントリマルチプレクサ
６４０と、分岐マルチプレクサ６４２と、ＥＩＰレジス
タ６２０の４つのＬＳＢを保持するＬＳＢ ＥＩＰレジ
スタ６２２とを含む。エントリマルチプレクサ６４０
は、ＲＯＢアレイ６０４のヘッド６１６にある４つのリ
オーダバッファ１２６エントリのデコードＰＣに対応す
る４つのアドレスＬＳＢを受取る。これらの４ビットフ
ィールドが、ＲＯＰの発行の際に割当てられ、セットさ
れて、ＲＯＢアレイ６０４の４つのエントリの下位ブロ
ックカウンタフィールドにストアされる。エントリマル
チプレクサ６４０は、４つの下位プログラムカウンタフ
ィールドのうちの１つを選択する。分岐マルチプレクサ
６４２は、ＲＯＢアレイ６０４のヘッド６１６にある４
つのリオーダバッファ１２６のエントリのターゲットＰ
Ｃに対応する４つのアドレスＬＳＢを受取る。これらの
４ビットフィールドは、分岐命令ＲＯＰに関してのみ規
定され、ＲＯＢアレイ６０４の４つのエントリの結果フ
ィールドにストアされる。４つのターゲットＰＣフィー
ルドに加えて、分岐マルチプレクサ６４２はまた、エン
トリマルチプレクサ６４０によって選択される下位プロ
グラムカウンタフィールドを受取る。ＥＩＰ制御回路６
３６は、実行すべき次の命令を指定する４ビット下位分
岐ターゲットを選択するためにエントリマルチプレクサ
６４０および分岐マルチプレクサ６４２に制御信号を与
える。この下位分岐ターゲットは、分岐マルチプレクサ
６４２からＬＳＢ ＥＩＰレジスタ６２２に渡され、次
のＥＩＰレジスタ６２０の４ビットＬＳＢである。
タ６２０を更新するためのアドレス値をコンパクトな形
態で保持する。４つの最下位ビット（ＬＳＢ）およびビ
ット増分指示のみがセーブされる。順次的なｘ８６バイ
トについては、加えられるバイト数は１５を上回ること
はなく、非順次的フェッチに関しては、分岐がうまく完
了すると新しい分岐ターゲットＰＣを結果バス１３２に
置く。これは、ＥＩＰレジスタ６２０の更新に関して命
令デコーダ１１８からリオーダバッファ１２６へのフェ
ッチＰＣの書込が必要でないこととなる。これは、下位
ＥＩＰジェネレータ回路６３２と、上位ＥＩＰジェネレ
ータ回路６３４とＥＩＰ制御回路６３６とを含むＥＩＰ
ジェネレータ回路６３０を用いて行なわれる。下位ＥＩ
Ｐジェネレータ回路６３２は、エントリマルチプレクサ
６４０と、分岐マルチプレクサ６４２と、ＥＩＰレジス
タ６２０の４つのＬＳＢを保持するＬＳＢ ＥＩＰレジ
スタ６２２とを含む。エントリマルチプレクサ６４０
は、ＲＯＢアレイ６０４のヘッド６１６にある４つのリ
オーダバッファ１２６エントリのデコードＰＣに対応す
る４つのアドレスＬＳＢを受取る。これらの４ビットフ
ィールドが、ＲＯＰの発行の際に割当てられ、セットさ
れて、ＲＯＢアレイ６０４の４つのエントリの下位ブロ
ックカウンタフィールドにストアされる。エントリマル
チプレクサ６４０は、４つの下位プログラムカウンタフ
ィールドのうちの１つを選択する。分岐マルチプレクサ
６４２は、ＲＯＢアレイ６０４のヘッド６１６にある４
つのリオーダバッファ１２６のエントリのターゲットＰ
Ｃに対応する４つのアドレスＬＳＢを受取る。これらの
４ビットフィールドは、分岐命令ＲＯＰに関してのみ規
定され、ＲＯＢアレイ６０４の４つのエントリの結果フ
ィールドにストアされる。４つのターゲットＰＣフィー
ルドに加えて、分岐マルチプレクサ６４２はまた、エン
トリマルチプレクサ６４０によって選択される下位プロ
グラムカウンタフィールドを受取る。ＥＩＰ制御回路６
３６は、実行すべき次の命令を指定する４ビット下位分
岐ターゲットを選択するためにエントリマルチプレクサ
６４０および分岐マルチプレクサ６４２に制御信号を与
える。この下位分岐ターゲットは、分岐マルチプレクサ
６４２からＬＳＢ ＥＩＰレジスタ６２２に渡され、次
のＥＩＰレジスタ６２０の４ビットＬＳＢである。
【００５６】上位ＥＩＰジェネレータ回路６３４は、エ
ントリマルチプレクサ６５０と、分岐マルチプレクサ６
５２と、発生上位増分回路６５４と、加算器回路６５６
と、ＥＩＰレジスタ６２０の最上位２８ビット（ＭＳ
Ｂ）を保持するＨＳＢ ＥＩＰレジスタ６２４とを含
む。エントリマルチプレクサ６５０は、ＲＯＢアレイ６
０４のヘッド６１６にある４つのリオーダバッファ１２
６エントリのターゲットＰＣに対応する２８のアドレス
ＭＳＢを受取る。これらの２８ビットフィールドは、分
岐命令ＲＯＰに関してのみ規定され、ＲＯＢアレイ６０
４の４つのエントリの結果フィールドにストアされる。
エントリマルチプレクサ６５０は、４つの２８ビットＨ
ＳＢターゲットＰＣのうちの１つを選択する。分岐マル
チプレクサ６５２は、エントリマルチプレクサ６５０に
よって選択される２８ビットＭＳＢターゲットＰＣを受
取り、さらにＭＳＢ ＥＩＰレジスタ６２４に保持され
る２８のＭＳＢを受取る。分岐マルチプレクサ６５２
は、ＥＩＰ制御回路６３６の制御下でＭＳＢターゲット
ＰＣとＨＳＢ ＥＩＰとの間で選択して、マルチプレク
スクプリリミナリＥＩＰと称する次の分岐ターゲット値
の２８ビット上位分岐ターゲット値を発生する。上位Ｅ
ＩＰジェネレータ回路６３４の発生上位増分回路６５４
は、増分信号を供給し、これは命令の発行の際に命令デ
コーダ１１８によってセットされ、分岐マルチプレクサ
６５２からマルチプレクスプリリミナリＥＩＰとともに
加算器回路６５６に与えられる。加算器回路６５６は、
増分信号によってマルチプレクスプリリミナリＥＩＰを
増分して上位ＥＩＰアドレスを供給し、これがＭＳＢ
ＥＩＰレジスタ６２４に書込まれて、クロック動作され
る上位２８ビットＥＩＰアドレスを発生する。ＥＩＰ制
御回路６３６は、実行すべき次の命令を指定する２８の
ＭＳＢ分岐ターゲットを選択するためにエントリマルチ
プレクサ６５０および分岐マルチプレクサ６５２に制御
信号を与える。この上位分岐ターゲットは、分岐マルチ
プレクサ６５２からＭＳＢ ＥＩＰレジスタ６２４に渡
され、次のＥＩＰレジスタ６２０の２８ビットＨＳＢで
ある。
ントリマルチプレクサ６５０と、分岐マルチプレクサ６
５２と、発生上位増分回路６５４と、加算器回路６５６
と、ＥＩＰレジスタ６２０の最上位２８ビット（ＭＳ
Ｂ）を保持するＨＳＢ ＥＩＰレジスタ６２４とを含
む。エントリマルチプレクサ６５０は、ＲＯＢアレイ６
０４のヘッド６１６にある４つのリオーダバッファ１２
６エントリのターゲットＰＣに対応する２８のアドレス
ＭＳＢを受取る。これらの２８ビットフィールドは、分
岐命令ＲＯＰに関してのみ規定され、ＲＯＢアレイ６０
４の４つのエントリの結果フィールドにストアされる。
エントリマルチプレクサ６５０は、４つの２８ビットＨ
ＳＢターゲットＰＣのうちの１つを選択する。分岐マル
チプレクサ６５２は、エントリマルチプレクサ６５０に
よって選択される２８ビットＭＳＢターゲットＰＣを受
取り、さらにＭＳＢ ＥＩＰレジスタ６２４に保持され
る２８のＭＳＢを受取る。分岐マルチプレクサ６５２
は、ＥＩＰ制御回路６３６の制御下でＭＳＢターゲット
ＰＣとＨＳＢ ＥＩＰとの間で選択して、マルチプレク
スクプリリミナリＥＩＰと称する次の分岐ターゲット値
の２８ビット上位分岐ターゲット値を発生する。上位Ｅ
ＩＰジェネレータ回路６３４の発生上位増分回路６５４
は、増分信号を供給し、これは命令の発行の際に命令デ
コーダ１１８によってセットされ、分岐マルチプレクサ
６５２からマルチプレクスプリリミナリＥＩＰとともに
加算器回路６５６に与えられる。加算器回路６５６は、
増分信号によってマルチプレクスプリリミナリＥＩＰを
増分して上位ＥＩＰアドレスを供給し、これがＭＳＢ
ＥＩＰレジスタ６２４に書込まれて、クロック動作され
る上位２８ビットＥＩＰアドレスを発生する。ＥＩＰ制
御回路６３６は、実行すべき次の命令を指定する２８の
ＭＳＢ分岐ターゲットを選択するためにエントリマルチ
プレクサ６５０および分岐マルチプレクサ６５２に制御
信号を与える。この上位分岐ターゲットは、分岐マルチ
プレクサ６５２からＭＳＢ ＥＩＰレジスタ６２４に渡
され、次のＥＩＰレジスタ６２０の２８ビットＨＳＢで
ある。
【００５７】ＥＩＰ制御回路６３６は、キューのヘッド
６１６にある４つのＲＯＢエントリの種々のビットフィ
ールドに保持された制御情報に基づいてＥＩＰレジスタ
６２０を設定する。この情報は、BRANCH TAKENビット、
UPDATE EIPビット、EXITビット、およびVALID ビットを
含む。ＥＩＰ制御回路６３６は、下位および上位ＥＩＰ
ジェネレータ回路６３２および６３４のそれぞれエント
リマルチプレクサ６４０および６５０、分岐マルチプレ
クサ６４２および６５２、ならびにレジスタ６２２およ
び６２４を制御する。UPDATE EIP信号は、新しいアドレ
スを決定するためにＥＩＰジェネレータ回路６３０を活
性化する。VALID ビットは、ＲＯＰが実行を完了したこ
とを示す。EXITビットは、ＲＯＰが特定のｘ８６命令の
ＲＯＰシーケンスにおける最後のＲＯＰであることを特
定する。EXITビットは、ＥＩＰレジスタ６２０の更新を
トリガする。ＥＩＰ制御回路６３６は、セットされたVA
LID ビットを有し、かつそれについてそのエントリとヘ
ッドエントリとの間のすべてのＲＯＢエントリがセット
されたVALID ビットを有するＲＯＢエントリのみのＭＳ
ＢおよびＬＳＢ対を選択するようにマルチプレクサを制
御する。VALID ビットは、ＲＯＰの結果が回収されるべ
きかどうかを決定する。エントリマルチプレクサ６４０
は、４つの下位プログラムカウンタフィールドのうちの
１つを選択する。選択された下位プログラムカウンタフ
ィールドは、４つのＲＯＰのうちの回収されるべきＲＯ
Ｐに対応し、これは、キューのヘッド６１６にあるＲＯ
Ｐを含むすべての介在するＲＯＰもまた回収されるべき
である限り、キューのヘッド６１６から最も遠くにあ
る。BRANCH TAKENビットは、BRANCH TAKENビットがセッ
トされるときに分岐に基づいてＥＩＰレジスタ６２０が
更新されるべきであることを特定する。４つのリオーダ
バッファ１２６のエントリのうちの１つが、EXITおよび
VALID ビットによって回収されるべきであると特定され
た分岐命令ＲＯＰに対応し、かつそのBRANCH TAKENビッ
トがセットされていれば、ＥＩＰ制御回路６３６は、Ｅ
ＩＰレジスタ６２０をセットするために分岐のターゲッ
トＰＣを選択する。
６１６にある４つのＲＯＢエントリの種々のビットフィ
ールドに保持された制御情報に基づいてＥＩＰレジスタ
６２０を設定する。この情報は、BRANCH TAKENビット、
UPDATE EIPビット、EXITビット、およびVALID ビットを
含む。ＥＩＰ制御回路６３６は、下位および上位ＥＩＰ
ジェネレータ回路６３２および６３４のそれぞれエント
リマルチプレクサ６４０および６５０、分岐マルチプレ
クサ６４２および６５２、ならびにレジスタ６２２およ
び６２４を制御する。UPDATE EIP信号は、新しいアドレ
スを決定するためにＥＩＰジェネレータ回路６３０を活
性化する。VALID ビットは、ＲＯＰが実行を完了したこ
とを示す。EXITビットは、ＲＯＰが特定のｘ８６命令の
ＲＯＰシーケンスにおける最後のＲＯＰであることを特
定する。EXITビットは、ＥＩＰレジスタ６２０の更新を
トリガする。ＥＩＰ制御回路６３６は、セットされたVA
LID ビットを有し、かつそれについてそのエントリとヘ
ッドエントリとの間のすべてのＲＯＢエントリがセット
されたVALID ビットを有するＲＯＢエントリのみのＭＳ
ＢおよびＬＳＢ対を選択するようにマルチプレクサを制
御する。VALID ビットは、ＲＯＰの結果が回収されるべ
きかどうかを決定する。エントリマルチプレクサ６４０
は、４つの下位プログラムカウンタフィールドのうちの
１つを選択する。選択された下位プログラムカウンタフ
ィールドは、４つのＲＯＰのうちの回収されるべきＲＯ
Ｐに対応し、これは、キューのヘッド６１６にあるＲＯ
Ｐを含むすべての介在するＲＯＰもまた回収されるべき
である限り、キューのヘッド６１６から最も遠くにあ
る。BRANCH TAKENビットは、BRANCH TAKENビットがセッ
トされるときに分岐に基づいてＥＩＰレジスタ６２０が
更新されるべきであることを特定する。４つのリオーダ
バッファ１２６のエントリのうちの１つが、EXITおよび
VALID ビットによって回収されるべきであると特定され
た分岐命令ＲＯＰに対応し、かつそのBRANCH TAKENビッ
トがセットされていれば、ＥＩＰ制御回路６３６は、Ｅ
ＩＰレジスタ６２０をセットするために分岐のターゲッ
トＰＣを選択する。
【００５８】ＲＯＢ制御および状態ブロック６００は、
ＲＯＢアレイ６０４内にストアされた結果オペランドの
回収を制御する。ＲＯＢアレイ６０４内の結果がもはや
推測によるものではない場合には、ＲＯＢ制御および状
態ブロック６００は、キューのヘッド６１６に最も近い
４つのリオーダバッファエントリのALLOCATEビット、VA
LID ビット、EXCEPTION ビットを同時にテストする。さ
らに、ＲＯＢ制御および状態ブロック６００は、成立分
岐と、ストアと、ロードミスとを検出するために４つの
エントリをテストする。ＲＯＢ制御および状態ブロック
６００は、割当てられたＲＯＰエントリのうちのどれが
有効な結果を有するかを判断する。４つのテストされた
ＲＯＰの結果は、キューのヘッド６１６から回収される
べき結果を有するＲＯＰまでのすべてのＲＯＰのVALID
ビットがアサートされる限り、回収される。ＲＯＢ制御
および状態６００はＲＯＰを回収し、ＲＯＢアレイ６０
４のエレメントの結果フィールドをライトバックバス１
３４のうちの１つに置いて宛先ポインタを用いてライト
バックバスに対応する書込ポインタ１３３を駆動するこ
とによって、レジスタファイル１２４に結果を送る。書
込ポインタ１３３は、回収された結果を受取るべきレジ
スタファイル１２４内のレジスタアドレスを指定する。
整数データのライトバックについては、結果の下位ビッ
ト＜３１：０＞が整数データを保持し、一方、上位ビッ
ト＜３７：３２＞は状態フラグレジスタ１２５を更新す
るフラグＥＦＬＡＧＳ１４５である。浮動小数点データ
については、別個のＦＰフラグバス１３８がフラグをリ
オーダバッファ１２６に送り、ここでフラグは、浮動小
数点ＲＯＰが回収されるときに浮動小数点状態レジスタ
（図示せず）にこれらが送られるまで、ストアされる。
ＲＯＢアレイ６０４内にストアされた結果オペランドの
回収を制御する。ＲＯＢアレイ６０４内の結果がもはや
推測によるものではない場合には、ＲＯＢ制御および状
態ブロック６００は、キューのヘッド６１６に最も近い
４つのリオーダバッファエントリのALLOCATEビット、VA
LID ビット、EXCEPTION ビットを同時にテストする。さ
らに、ＲＯＢ制御および状態ブロック６００は、成立分
岐と、ストアと、ロードミスとを検出するために４つの
エントリをテストする。ＲＯＢ制御および状態ブロック
６００は、割当てられたＲＯＰエントリのうちのどれが
有効な結果を有するかを判断する。４つのテストされた
ＲＯＰの結果は、キューのヘッド６１６から回収される
べき結果を有するＲＯＰまでのすべてのＲＯＰのVALID
ビットがアサートされる限り、回収される。ＲＯＢ制御
および状態６００はＲＯＰを回収し、ＲＯＢアレイ６０
４のエレメントの結果フィールドをライトバックバス１
３４のうちの１つに置いて宛先ポインタを用いてライト
バックバスに対応する書込ポインタ１３３を駆動するこ
とによって、レジスタファイル１２４に結果を送る。書
込ポインタ１３３は、回収された結果を受取るべきレジ
スタファイル１２４内のレジスタアドレスを指定する。
整数データのライトバックについては、結果の下位ビッ
ト＜３１：０＞が整数データを保持し、一方、上位ビッ
ト＜３７：３２＞は状態フラグレジスタ１２５を更新す
るフラグＥＦＬＡＧＳ１４５である。浮動小数点データ
については、別個のＦＰフラグバス１３８がフラグをリ
オーダバッファ１２６に送り、ここでフラグは、浮動小
数点ＲＯＰが回収されるときに浮動小数点状態レジスタ
（図示せず）にこれらが送られるまで、ストアされる。
【００５９】キューのテイル６１８は、次に発行される
ＲＯＰに割当てられるべきリオーダバッファエントリを
指す。キューのヘッド６１６は、回収すべき次の結果を
特定する。ＲＯＢアレイ６０４内のエントリの相対位置
は、推測によるプログラムの実行の順序に対応する。リ
オーダバッファ１２６においてそのリネームされたもの
に対応するエントリを有する特定のレジスタにアクセス
するには、その最も新しいものが、ＲＯＢアレイ６０４
内の最も新しく割当てられた対応するリネームレジスタ
の相対位置によって決定される。リオーダバッファ１２
６は、リオーダバッファエントリの総数（この特定的な
実施例では１６）まで、レジスタファイル１２４内のい
かなるレジスタの複数のリネームされたものをも更新で
きる。
ＲＯＰに割当てられるべきリオーダバッファエントリを
指す。キューのヘッド６１６は、回収すべき次の結果を
特定する。ＲＯＢアレイ６０４内のエントリの相対位置
は、推測によるプログラムの実行の順序に対応する。リ
オーダバッファ１２６においてそのリネームされたもの
に対応するエントリを有する特定のレジスタにアクセス
するには、その最も新しいものが、ＲＯＢアレイ６０４
内の最も新しく割当てられた対応するリネームレジスタ
の相対位置によって決定される。リオーダバッファ１２
６は、リオーダバッファエントリの総数（この特定的な
実施例では１６）まで、レジスタファイル１２４内のい
かなるレジスタの複数のリネームされたものをも更新で
きる。
【００６０】リオーダバッファ１２６は、推測によるＲ
ＯＰ実行の際に起こる例外およびトラップを扱う。機能
ユニットがＲＯＰを実行する際に例外またはトラップを
検出すると、状態バス１４１を介してその事象を示すフ
ラグを送る。フラグは、ＲＯＰに割当てられるリオーダ
バッファ１２６のエントリ、特定的には制御状態フィー
ルド内に保持される。この結果を回収しようとすると、
例外の告知がリオーダバッファ１２６から機能ユニット
に例外ライン１６０を介して送られる。機能ユニット
は、それらのリザベーションステーションをフラッシュ
することによってこの例外に応答する。すべての推測に
よるリオーダバッファエントリは無効である。命令によ
って、例外またはトラップに対応するリオーダバッファ
エントリが、推測による状態をクリアする前に回収され
るものと、エントリがクリアされて回収されないものが
ある。推測による状態は、ヘッド６１６およびテイル６
１８のポインタを０に設定することによって１クロック
サイクル内にクリアされる。これによってリオーダバッ
ファ１２６が、例外またはトラップがとられた後フェッ
チされる正しいシーケンス内のＲＯＰにエントリを自由
に割当てることを可能にする。
ＯＰ実行の際に起こる例外およびトラップを扱う。機能
ユニットがＲＯＰを実行する際に例外またはトラップを
検出すると、状態バス１４１を介してその事象を示すフ
ラグを送る。フラグは、ＲＯＰに割当てられるリオーダ
バッファ１２６のエントリ、特定的には制御状態フィー
ルド内に保持される。この結果を回収しようとすると、
例外の告知がリオーダバッファ１２６から機能ユニット
に例外ライン１６０を介して送られる。機能ユニット
は、それらのリザベーションステーションをフラッシュ
することによってこの例外に応答する。すべての推測に
よるリオーダバッファエントリは無効である。命令によ
って、例外またはトラップに対応するリオーダバッファ
エントリが、推測による状態をクリアする前に回収され
るものと、エントリがクリアされて回収されないものが
ある。推測による状態は、ヘッド６１６およびテイル６
１８のポインタを０に設定することによって１クロック
サイクル内にクリアされる。これによってリオーダバッ
ファ１２６が、例外またはトラップがとられた後フェッ
チされる正しいシーケンス内のＲＯＰにエントリを自由
に割当てることを可能にする。
【００６１】さらに、リオーダバッファ１２６は推測に
よるＲＯＰ実行からの結果として生じるデータを扱う。
成立分岐に関しては、分岐ＲＯＰに割当てられるリオー
ダバッファ１２６のエントリは分岐のターゲットＰＣを
保持する。予測誤りされた分岐については、リオーダバ
ッファ１２６はCANCELビットをセットして、予測誤りさ
れた分岐からキューのテイル６１８までのすべてのリオ
ーダバッファ１２６のエントリを含む、分岐を超えた推
測によるＲＯＰを無効にする。リオーダバッファ１２６
は、無効エントリの各々についてＲＯＢアレイ６０４状
態および制御フィールド＜２３：０＞におけるCANCELビ
ットをセットすることによってこの無効性を記録する。
無効エントリが回収されると、それらの結果は廃棄さ
れ、レジスタファイル１２４等のプロセッサ資源は更新
されない。アサートされたCANCELビットを有するリオー
ダバッファのエントリが回収されるとき、レジスタファ
イル１２４への結果の書込およびＥＩＰレジスタ６２０
の更新が禁じられる。しかしながら、キューのヘッド６
１６は、CANCELビットがアサートされないときと同様に
通常どおり増分されて、リオーダバッファのエントリが
割当てから外され、新しいＲＯＰのために利用可能とな
る。機能ユニットのリザベーションステーションはフラ
ッシュされない。
よるＲＯＰ実行からの結果として生じるデータを扱う。
成立分岐に関しては、分岐ＲＯＰに割当てられるリオー
ダバッファ１２６のエントリは分岐のターゲットＰＣを
保持する。予測誤りされた分岐については、リオーダバ
ッファ１２６はCANCELビットをセットして、予測誤りさ
れた分岐からキューのテイル６１８までのすべてのリオ
ーダバッファ１２６のエントリを含む、分岐を超えた推
測によるＲＯＰを無効にする。リオーダバッファ１２６
は、無効エントリの各々についてＲＯＢアレイ６０４状
態および制御フィールド＜２３：０＞におけるCANCELビ
ットをセットすることによってこの無効性を記録する。
無効エントリが回収されると、それらの結果は廃棄さ
れ、レジスタファイル１２４等のプロセッサ資源は更新
されない。アサートされたCANCELビットを有するリオー
ダバッファのエントリが回収されるとき、レジスタファ
イル１２４への結果の書込およびＥＩＰレジスタ６２０
の更新が禁じられる。しかしながら、キューのヘッド６
１６は、CANCELビットがアサートされないときと同様に
通常どおり増分されて、リオーダバッファのエントリが
割当てから外され、新しいＲＯＰのために利用可能とな
る。機能ユニットのリザベーションステーションはフラ
ッシュされない。
【００６２】リオーダバッファ１２６はレジスタを管理
するだけでなく、リネーム可能な資源として状態フラグ
の処理も行なう。状態フラグ１２５内の指定されたビッ
トおよびビットフィールドは、種々の動作を制御しプロ
セッサ１１０の状態を示すために用いられる。状態フラ
グ１２５は、キャリーフラグＣＦ（ビット０）、パリテ
ィフラグＰＦ（ビット２）、補助キャリーフラグＡＦ
（ビット４）、ゼロフラグＺＦ（ビット６）、符号フラ
グＳＦ（ビット７）、トラップフラグＴＦ（ビット
８）、割込イネーブルフラグＩＦ（ビット９）、方向フ
ラグＤＦ（ビット１０）、オーバーフローフラグＯＦ
（ビット１１）、および再開フラグＲＦ（ビット１６）
を含む。これらのフラグのうち、６つの主な状態フラグ
（ＯＦ、ＳＦ、ＺＦ、ＡＦ、ＰＦおよびＣＦ）はほとん
どの整数演算の結果として更新され、条件分岐命令のた
めの条件を発生するために用いられる。条件分岐命令
は、Ｊｃｃ、すなわち条件コードｃｃでのジャンプの形
態であることが多い。ここでｃｃはフラグすなわち条件
コードを表わす。たとえば、分岐命令ＪＮＺとは、ゼロ
フラグ（ＺＦ）がゼロの場合に予め定められたアドレス
にジャンプすることを意味する。
するだけでなく、リネーム可能な資源として状態フラグ
の処理も行なう。状態フラグ１２５内の指定されたビッ
トおよびビットフィールドは、種々の動作を制御しプロ
セッサ１１０の状態を示すために用いられる。状態フラ
グ１２５は、キャリーフラグＣＦ（ビット０）、パリテ
ィフラグＰＦ（ビット２）、補助キャリーフラグＡＦ
（ビット４）、ゼロフラグＺＦ（ビット６）、符号フラ
グＳＦ（ビット７）、トラップフラグＴＦ（ビット
８）、割込イネーブルフラグＩＦ（ビット９）、方向フ
ラグＤＦ（ビット１０）、オーバーフローフラグＯＦ
（ビット１１）、および再開フラグＲＦ（ビット１６）
を含む。これらのフラグのうち、６つの主な状態フラグ
（ＯＦ、ＳＦ、ＺＦ、ＡＦ、ＰＦおよびＣＦ）はほとん
どの整数演算の結果として更新され、条件分岐命令のた
めの条件を発生するために用いられる。条件分岐命令
は、Ｊｃｃ、すなわち条件コードｃｃでのジャンプの形
態であることが多い。ここでｃｃはフラグすなわち条件
コードを表わす。たとえば、分岐命令ＪＮＺとは、ゼロ
フラグ（ＺＦ）がゼロの場合に予め定められたアドレス
にジャンプすることを意味する。
【００６３】スーパースカラプロセッサ１１０では、発
行されたＲＯＰが実行を完了していないものもあるし、
実行は完了しているが推測的状態にあるもの、さらに推
測によらない状態となったものもある。リオーダバッフ
ァ１２６は未実行および推測によるＲＯＰのための結果
データを扱う。レジスタファイル１２４は、非推測的Ｒ
ＯＰに関する回収された結果データを保持する。結果デ
ータを生成する命令があるのと同じように、種々の命令
がフラグを生成し、これも同様に利用不可能、推測的、
および非推測的状態を有する。フラグを扱うための種々
のレジスタ、回路および接続は、エス・エィ・ホワイト
（S.A.White ）、ディ・エス・クリスティ（D.S.Christ
ie）およびエム・ディ・ゴダードの「フラグオペランド
リネームおよび転送装置を含むスーパースカラマイクロ
プロセッサ」（Super Scalar Microprocessor includin
g Flag Operand Renaming and Forwarding Apparatus）
と題する１９９４年６月１日出願の米国特許連続番号第
号により詳細に説明されるように設けられ、その
全体をここに引用によって援用する。状態フラグ１２５
は、非推測的となったフラグを保持する機能を果たす。
リオーダバッファ１２６は、フラグの推測による状態を
処理するための回路を含む。
行されたＲＯＰが実行を完了していないものもあるし、
実行は完了しているが推測的状態にあるもの、さらに推
測によらない状態となったものもある。リオーダバッフ
ァ１２６は未実行および推測によるＲＯＰのための結果
データを扱う。レジスタファイル１２４は、非推測的Ｒ
ＯＰに関する回収された結果データを保持する。結果デ
ータを生成する命令があるのと同じように、種々の命令
がフラグを生成し、これも同様に利用不可能、推測的、
および非推測的状態を有する。フラグを扱うための種々
のレジスタ、回路および接続は、エス・エィ・ホワイト
（S.A.White ）、ディ・エス・クリスティ（D.S.Christ
ie）およびエム・ディ・ゴダードの「フラグオペランド
リネームおよび転送装置を含むスーパースカラマイクロ
プロセッサ」（Super Scalar Microprocessor includin
g Flag Operand Renaming and Forwarding Apparatus）
と題する１９９４年６月１日出願の米国特許連続番号第
号により詳細に説明されるように設けられ、その
全体をここに引用によって援用する。状態フラグ１２５
は、非推測的となったフラグを保持する機能を果たす。
リオーダバッファ１２６は、フラグの推測による状態を
処理するための回路を含む。
【００６４】状態フラグ１２５の６つの状態ビットすな
わちフラグＯＦ、ＳＦ、ＺＦ、ＡＦ、ＰＦおよびＣＦ
は、分岐ユニット１７０の使用のためのリネーム可能な
資源として与えられる。リオーダバッファ１２６は１６
のエレメントのリオーダバッファアレイ６０４を含み、
その各エレメントは４１ビット結果フィールドおよび１
１ビット浮動小数点フラグレジスタフィールドを含む。
浮動小数点ＲＯＰが実行された後、浮動小数点結果が結
果フィールドに書込まれ、浮動小数点フラグがリオーダ
バッファアレイ６０４のエントリの浮動小数点フラグレ
ジスタフィールドに書込まれる。フラグをセットした整
数ＲＯＰが実行された後、整数結果が結果フィールドの
ビット＜３１：０＞に書込まれ、整数フラグがリオーダ
バッファアレイ６０４の結果フィールドのビット＜３
７：３２＞に書込まれる。この態様で、リオーダバッフ
ァ１２６はレジスタのリネームおよびフラグのリネーム
を達成する。
わちフラグＯＦ、ＳＦ、ＺＦ、ＡＦ、ＰＦおよびＣＦ
は、分岐ユニット１７０の使用のためのリネーム可能な
資源として与えられる。リオーダバッファ１２６は１６
のエレメントのリオーダバッファアレイ６０４を含み、
その各エレメントは４１ビット結果フィールドおよび１
１ビット浮動小数点フラグレジスタフィールドを含む。
浮動小数点ＲＯＰが実行された後、浮動小数点結果が結
果フィールドに書込まれ、浮動小数点フラグがリオーダ
バッファアレイ６０４のエントリの浮動小数点フラグレ
ジスタフィールドに書込まれる。フラグをセットした整
数ＲＯＰが実行された後、整数結果が結果フィールドの
ビット＜３１：０＞に書込まれ、整数フラグがリオーダ
バッファアレイ６０４の結果フィールドのビット＜３
７：３２＞に書込まれる。この態様で、リオーダバッフ
ァ１２６はレジスタのリネームおよびフラグのリネーム
を達成する。
【００６５】リオーダバッファ１２６は、エントリを割
当て、オペランドタグを割当てる際に、ＲＯＰによって
影響されるフラグにタグ値も割当てる。命令デコーダ１
１８が、ソースフラグオペランドとしてこれらのフラグ
値を要求する分岐命令ＲＯＰ等の後続のＲＯＰを発行す
ると、リオーダバッファ１２６は、利用可能であれば対
応するフラグ値を送り、または分岐ユニット１７０にタ
グバス（図示せず）を介して対応するフラグタグを送
る。分岐ユニット１７０は、分岐の実行の準備ができる
まで、分岐リザベーションステーション９０２にフラグ
値またはフラグタグを保持する。フラグタグが分岐ユニ
ット１７０に送られれば、分岐リザベーションステーシ
ョン（図１５の９０２）は、これらのフラグが更新され
ることを引起こすＲＯＰを実行するＡＬＵ０またはＡＬ
Ｕ１等の整数機能ユニットによるＲＯＰ実行の結果とし
て４つの汎用結果バス１３２のビット＜３７：３２＞に
フラグ値が送られるまで待つ。
当て、オペランドタグを割当てる際に、ＲＯＰによって
影響されるフラグにタグ値も割当てる。命令デコーダ１
１８が、ソースフラグオペランドとしてこれらのフラグ
値を要求する分岐命令ＲＯＰ等の後続のＲＯＰを発行す
ると、リオーダバッファ１２６は、利用可能であれば対
応するフラグ値を送り、または分岐ユニット１７０にタ
グバス（図示せず）を介して対応するフラグタグを送
る。分岐ユニット１７０は、分岐の実行の準備ができる
まで、分岐リザベーションステーション９０２にフラグ
値またはフラグタグを保持する。フラグタグが分岐ユニ
ット１７０に送られれば、分岐リザベーションステーシ
ョン（図１５の９０２）は、これらのフラグが更新され
ることを引起こすＲＯＰを実行するＡＬＵ０またはＡＬ
Ｕ１等の整数機能ユニットによるＲＯＰ実行の結果とし
て４つの汎用結果バス１３２のビット＜３７：３２＞に
フラグ値が送られるまで待つ。
【００６６】結果バス上の整数フラグ値もまたリオーダ
バッファアレイ６０４に書込まれる。結果の回収の際
に、ＲＯＰと関連するフラグ値がもはや推測によるもの
ではなくなると、回収されるＲＯＰに対応するフラグも
同様にリオーダバッファアレイ６０４から状態フラグ１
２５に回収される。
バッファアレイ６０４に書込まれる。結果の回収の際
に、ＲＯＰと関連するフラグ値がもはや推測によるもの
ではなくなると、回収されるＲＯＰに対応するフラグも
同様にリオーダバッファアレイ６０４から状態フラグ１
２５に回収される。
【００６７】１つ以上のフラグオペランドを必要とする
分岐ＲＯＰが命令デコーダ１１８によって分岐ユニット
１７０に発行され、必要とされるオペランドフラグに対
応するフラグエントリまたはフラグタグがリオーダバッ
ファアレイ６０４内になければ、必要とされるフラグオ
ペランドが状態フラグ１２５から検索され、フラグオペ
ランドバス（図示せず）によって分岐ユニット１７０に
送られる。
分岐ＲＯＰが命令デコーダ１１８によって分岐ユニット
１７０に発行され、必要とされるオペランドフラグに対
応するフラグエントリまたはフラグタグがリオーダバッ
ファアレイ６０４内になければ、必要とされるフラグオ
ペランドが状態フラグ１２５から検索され、フラグオペ
ランドバス（図示せず）によって分岐ユニット１７０に
送られる。
【００６８】結果データオペランドおよびフラグの従属
性チェックは、リオーダバッファ１２６内の従属性チェ
ック回路（図示せず）を用いて行なわれる。別個の従属
性チェック回路がリオーダバッファ１２６内の各リネー
ム可能な資源について供給されて、そのためすべての従
属性が同時にテストされることとなる。３つのフラグ群
がリネーム可能な資源であり、そのため３つの従属性論
理回路がフラグのリネームのために用いられる。適切な
従属性チェック回路は、１９９４年４月２６日出願の米
国特許出願連続番号 号（スコット・エィ・ホワイ
トの「環状桁上げ先見を用いる範囲発見回路」（“A Ra
nge-Finding Circuit using Circular Carry Look ahea
d ”））に詳細に説明され、ここに引用によって援用す
る。あるフラグ、特にＳＦ、ＺＦ、ＡＦおよびＰＦビッ
トは相互依存しており、そのためビットのうちの１つを
評価するＲＯＰは他のすべてをも評価する。これらの相
互依存フラグは、単一のリネーム可能な資源として分類
され、供給される従属性回路を１つにする。
性チェックは、リオーダバッファ１２６内の従属性チェ
ック回路（図示せず）を用いて行なわれる。別個の従属
性チェック回路がリオーダバッファ１２６内の各リネー
ム可能な資源について供給されて、そのためすべての従
属性が同時にテストされることとなる。３つのフラグ群
がリネーム可能な資源であり、そのため３つの従属性論
理回路がフラグのリネームのために用いられる。適切な
従属性チェック回路は、１９９４年４月２６日出願の米
国特許出願連続番号 号（スコット・エィ・ホワイ
トの「環状桁上げ先見を用いる範囲発見回路」（“A Ra
nge-Finding Circuit using Circular Carry Look ahea
d ”））に詳細に説明され、ここに引用によって援用す
る。あるフラグ、特にＳＦ、ＺＦ、ＡＦおよびＰＦビッ
トは相互依存しており、そのためビットのうちの１つを
評価するＲＯＰは他のすべてをも評価する。これらの相
互依存フラグは、単一のリネーム可能な資源として分類
され、供給される従属性回路を１つにする。
【００６９】フラグのリネームは、フラグオペランドが
利用可能になるとすぐに条件分岐を実行することを可能
にし、それによってスーパースカラプロセッサ１１０の
性能を向上する。特定的には、分岐命令ＲＯＰが分岐ユ
ニット１７０に発行され、条件分岐が従属する条件フラ
グの値をＡＬＵ１７５等の他の機能ユニットが決定する
前にフラグへの更新がスケジュールに組まれる。ここで
発生する１つの問題は、左および右ローテートおよびシ
フト動作を含む、ＡＬＵ１７５によって行なわれる命令
のいくつかは、可変でありかつ他の命令の結果に従属す
るローテートまたはシフトカウントを用いることであ
る。シフトまたはローテートカウントはゼロになる可能
性があり、これは後続の分岐命令ＲＯＰの発行の際には
判断することができない。ゼロのシフトまたはローテー
トカウントに関して、ｘ８６命令はフラグの更新を抑
え、そのためフラグは更新がキャンセルされた後にも変
わらないままである。ＡＬＵ１７５は出力オペランドと
してフラグを供給するが、これらを入力パラメータとし
ては受取らず、そのためフラグ更新がキャンセルされた
際に、ＡＬＵは次の最も新しいフラグ値を供給すること
ができない。分岐ユニット１７０は、キャリーフラグの
更新がキャンセルされたことを検出することができな
い。さらに、分岐ユニット１７０はキャンセルされたシ
フト動作に続く誤ったフラグオペランドの転送をキャン
セルするように指示され得ず、これはフラグの最も新し
い有効なリネームされたコピーを示すポインタがないた
めである。
利用可能になるとすぐに条件分岐を実行することを可能
にし、それによってスーパースカラプロセッサ１１０の
性能を向上する。特定的には、分岐命令ＲＯＰが分岐ユ
ニット１７０に発行され、条件分岐が従属する条件フラ
グの値をＡＬＵ１７５等の他の機能ユニットが決定する
前にフラグへの更新がスケジュールに組まれる。ここで
発生する１つの問題は、左および右ローテートおよびシ
フト動作を含む、ＡＬＵ１７５によって行なわれる命令
のいくつかは、可変でありかつ他の命令の結果に従属す
るローテートまたはシフトカウントを用いることであ
る。シフトまたはローテートカウントはゼロになる可能
性があり、これは後続の分岐命令ＲＯＰの発行の際には
判断することができない。ゼロのシフトまたはローテー
トカウントに関して、ｘ８６命令はフラグの更新を抑
え、そのためフラグは更新がキャンセルされた後にも変
わらないままである。ＡＬＵ１７５は出力オペランドと
してフラグを供給するが、これらを入力パラメータとし
ては受取らず、そのためフラグ更新がキャンセルされた
際に、ＡＬＵは次の最も新しいフラグ値を供給すること
ができない。分岐ユニット１７０は、キャリーフラグの
更新がキャンセルされたことを検出することができな
い。さらに、分岐ユニット１７０はキャンセルされたシ
フト動作に続く誤ったフラグオペランドの転送をキャン
セルするように指示され得ず、これはフラグの最も新し
い有効なリネームされたコピーを示すポインタがないた
めである。
【００７０】プロセッサ１１０は、再同期化応答を起こ
すことによってキャンセルされたフラグ更新を扱う。フ
ラグ更新がキャンセルされると、ＡＬＵ１７５は状態バ
ス１４１を介して更新キャンセルコードをアサートす
る。更新キャンセルコードは、ＲＯＰに与えられたリオ
ーダバッファ１２６のエントリ、特定的には状態／制御
＜２３：０＞フィールド内に保持される。キャンセルさ
れたシフトまたローテートＲＯＰが回収されるとき、リ
オーダバッファ１２６は命令のキャンセルを認め、その
ため状態フラグ１２５へのフラグの書込がキャンセルさ
れる。リオーダバッファ１２６はさらに、再同期化応答
を起こすことによってキャンセルされたシフトまたロー
テート命令を認める。キャンセルされたフラグ条件の結
果として起こる再同期化のリクエストは、例外ライン１
６０を介してリオーダバッファ１２６から機能ユニット
に伝えられ、すべてのプロセッサ１１０の動作を再同期
化する再同期化応答が始められる。再同期化はゼロによ
るシフトＲＯＰが回収されるときにのみ起こるので、ゼ
ロによるシフトが予測誤りされた分岐から起こる場合、
またはシフトＲＯＰが回収される前に割込または例外が
起こる場合には再同期化は避けられる。
すことによってキャンセルされたフラグ更新を扱う。フ
ラグ更新がキャンセルされると、ＡＬＵ１７５は状態バ
ス１４１を介して更新キャンセルコードをアサートす
る。更新キャンセルコードは、ＲＯＰに与えられたリオ
ーダバッファ１２６のエントリ、特定的には状態／制御
＜２３：０＞フィールド内に保持される。キャンセルさ
れたシフトまたローテートＲＯＰが回収されるとき、リ
オーダバッファ１２６は命令のキャンセルを認め、その
ため状態フラグ１２５へのフラグの書込がキャンセルさ
れる。リオーダバッファ１２６はさらに、再同期化応答
を起こすことによってキャンセルされたシフトまたロー
テート命令を認める。キャンセルされたフラグ条件の結
果として起こる再同期化のリクエストは、例外ライン１
６０を介してリオーダバッファ１２６から機能ユニット
に伝えられ、すべてのプロセッサ１１０の動作を再同期
化する再同期化応答が始められる。再同期化はゼロによ
るシフトＲＯＰが回収されるときにのみ起こるので、ゼ
ロによるシフトが予測誤りされた分岐から起こる場合、
またはシフトＲＯＰが回収される前に割込または例外が
起こる場合には再同期化は避けられる。
【００７１】再同期化は、キャンセルされたシフト命令
に従属するいかなる分岐命令ＲＯＰエントリをも含む推
測によるＲＯＰをキャンセルする。再同期化に続いて、
実行はキャンセルされたシフトＲＯＰに続くＲＯＰから
始まる。推測によるフラグ値のすべてがフラッシュされ
る。キャンセルされたシフト動作に対する従属性を有す
るいかなる分岐命令ＲＯＰも、状態フラグ１２５からの
非推測的フラグオペランドを用いて適切に実行する。
に従属するいかなる分岐命令ＲＯＰエントリをも含む推
測によるＲＯＰをキャンセルする。再同期化に続いて、
実行はキャンセルされたシフトＲＯＰに続くＲＯＰから
始まる。推測によるフラグ値のすべてがフラッシュされ
る。キャンセルされたシフト動作に対する従属性を有す
るいかなる分岐命令ＲＯＰも、状態フラグ１２５からの
非推測的フラグオペランドを用いて適切に実行する。
【００７２】図１４は、命令パイプラインにおけるプロ
グラム命令のシーケンス、およびパイプライン内の命令
に対する種々の命令ポインタを示す。図示される命令シ
ーケンスは分岐命令を含む。命令（ＩＮＳＴ ｊおよび
ＩＮＳＴ ｊ＋１）は、ＲＯＰ（ＲＯＰ ｉ＋９）にデ
コードされ、発行され、実行されて回収される（ＲＯＰ
ｉ）。ＲＯＰ ｉ＋１ないしｉ＋９は、推測によるＲ
ＯＰである。ＲＯＰｉ−１およびｉ−２は回収され、も
う動作パイプラインには存在しない。
グラム命令のシーケンス、およびパイプライン内の命令
に対する種々の命令ポインタを示す。図示される命令シ
ーケンスは分岐命令を含む。命令（ＩＮＳＴ ｊおよび
ＩＮＳＴ ｊ＋１）は、ＲＯＰ（ＲＯＰ ｉ＋９）にデ
コードされ、発行され、実行されて回収される（ＲＯＰ
ｉ）。ＲＯＰ ｉ＋１ないしｉ＋９は、推測によるＲ
ＯＰである。ＲＯＰｉ−１およびｉ−２は回収され、も
う動作パイプラインには存在しない。
【００７３】ここで図２ないし７、図１１および１２、
ならびに図１５とともに図１４を参照して、プロセッサ
はプログラムカウンタまたは命令ポインタを用いて実行
すべき命令を指定する。スーパースカラプロセッサは複
数のステージの複数の命令を並列して実行するので、様
々な目的のためにいくつかのプログラムカウンタが有用
である。プロセッサ１１０は、種々の機能を行なう４つ
のプログラムカウンタ、すなわちフェッチプログラムカ
ウンタ（フェッチＰＣ）２１０、デコードプログラムカ
ウンタ３８２（デコードＰＣ）、ターゲットプログラム
カウンタ１２２（ターゲットＰＣ）および拡張命令ポイ
ンタ６２０（ＥＩＰ）を含む。
ならびに図１５とともに図１４を参照して、プロセッサ
はプログラムカウンタまたは命令ポインタを用いて実行
すべき命令を指定する。スーパースカラプロセッサは複
数のステージの複数の命令を並列して実行するので、様
々な目的のためにいくつかのプログラムカウンタが有用
である。プロセッサ１１０は、種々の機能を行なう４つ
のプログラムカウンタ、すなわちフェッチプログラムカ
ウンタ（フェッチＰＣ）２１０、デコードプログラムカ
ウンタ３８２（デコードＰＣ）、ターゲットプログラム
カウンタ１２２（ターゲットＰＣ）および拡張命令ポイ
ンタ６２０（ＥＩＰ）を含む。
【００７４】フェッチＰＣ２１０はパイプラインの始め
に維持されて、命令または命令のグループがフェッチさ
れる、命令キャッシュ１１６の命令ストアアレイ２５０
内のアドレスを指定する。フェッチＰＣはパイプライン
に入る命令（ＩＮＳＴ ｊ）を指す。命令がパイプライ
ンステージに沿って伝播するＲＯＰに変換される際に、
後続の命令（ＩＮＳＴ ｊ＋１）がフェッチされ、パイ
プライン内に置かれる。このように、フェッチＰＣは処
理の第１のステージであるフェッチステージにある命令
のみを示す。命令のストリームの実行を止める問題のほ
とんどは、パイプラインのより後のステージで検出され
る。フェッチＰＣ２１０は命令キャッシュ１１６内に置
かれ、命令キャッシュ１１６および外部メモリ１１４の
順次的および非順次的アクセスの間にフェッチされるべ
きｘ８６命令を識別する。フェッチＰＣ２１０は、キャ
ッシュミスの後適切な命令アドレスをリカバーするのに
有用である。命令キャッシュ１１６は、同じアドレスを
維持し、またはそのアドレスを次のキャッシュエントリ
に増分し、または内部アドレス／データバス１１１を介
してアドレス受取り、またはアドレスをターゲットｐｃ
バス１２２からロードすることによって、あるサイクル
から次のサイクルへとフェッチＰＣ２１０を更新する。
に維持されて、命令または命令のグループがフェッチさ
れる、命令キャッシュ１１６の命令ストアアレイ２５０
内のアドレスを指定する。フェッチＰＣはパイプライン
に入る命令（ＩＮＳＴ ｊ）を指す。命令がパイプライ
ンステージに沿って伝播するＲＯＰに変換される際に、
後続の命令（ＩＮＳＴ ｊ＋１）がフェッチされ、パイ
プライン内に置かれる。このように、フェッチＰＣは処
理の第１のステージであるフェッチステージにある命令
のみを示す。命令のストリームの実行を止める問題のほ
とんどは、パイプラインのより後のステージで検出され
る。フェッチＰＣ２１０は命令キャッシュ１１６内に置
かれ、命令キャッシュ１１６および外部メモリ１１４の
順次的および非順次的アクセスの間にフェッチされるべ
きｘ８６命令を識別する。フェッチＰＣ２１０は、キャ
ッシュミスの後適切な命令アドレスをリカバーするのに
有用である。命令キャッシュ１１６は、同じアドレスを
維持し、またはそのアドレスを次のキャッシュエントリ
に増分し、または内部アドレス／データバス１１１を介
してアドレス受取り、またはアドレスをターゲットｐｃ
バス１２２からロードすることによって、あるサイクル
から次のサイクルへとフェッチＰＣ２１０を更新する。
【００７５】命令デコーダ１１８は、バイトキュー１３
５から送られる各ｘ８６命令の論理命令アドレスを追跡
するデコードＰＣブロック３８２を含む。命令キャッシ
ュ１１６は線形アドレス指定に基づいて命令にアクセス
する。フェッチＰＣは、アドレスｊおよびｊ＋１として
示されるこれらの線形アドレスを識別する。しかしなが
ら、リオーダバッファ１２６内のＥＩＰレジスタ６２０
は、ＲＯＰアドレスｉ−２ないしｉ＋９として示される
ように論理ｘ８６アドレスを維持する。命令デコーダ１
１８は、フェッチＰＣの線形アドレスを論理アドレス
に、ＥＩＰレジスタ６２０の更新のために変換する。命
令キャッシュ１１６は、論理アドレスを導出するために
線形アドレスからセグメントベースポインタを減ずるこ
とによってこの変換を補助する。この３２ビット論理ア
ドレスは、デコードＰＣを発生して論理ＲＯＰアドレス
を示す命令デコーダ１１８のデコードＰＣブロック３８
２に送られる。
５から送られる各ｘ８６命令の論理命令アドレスを追跡
するデコードＰＣブロック３８２を含む。命令キャッシ
ュ１１６は線形アドレス指定に基づいて命令にアクセス
する。フェッチＰＣは、アドレスｊおよびｊ＋１として
示されるこれらの線形アドレスを識別する。しかしなが
ら、リオーダバッファ１２６内のＥＩＰレジスタ６２０
は、ＲＯＰアドレスｉ−２ないしｉ＋９として示される
ように論理ｘ８６アドレスを維持する。命令デコーダ１
１８は、フェッチＰＣの線形アドレスを論理アドレス
に、ＥＩＰレジスタ６２０の更新のために変換する。命
令キャッシュ１１６は、論理アドレスを導出するために
線形アドレスからセグメントベースポインタを減ずるこ
とによってこの変換を補助する。この３２ビット論理ア
ドレスは、デコードＰＣを発生して論理ＲＯＰアドレス
を示す命令デコーダ１１８のデコードＰＣブロック３８
２に送られる。
【００７６】バイトキュー１３５が非順次的フェッチを
検知すると、成立分岐から起こるプログラムカウンタお
よびこのプログラムカウンタ内の特定のバイトに対する
ポインタを示し、この情報をデコードＰＣブロック３８
２に送る。デコードＰＣブロック３８２は、命令キャッ
シュ１１６によって供給される各ＲＯＰについてのデコ
ードＰＣ値を発生する。図１４に示されるデコードＰＣ
は、ＲＯＰｉ＋９を示す。命令デコーダ１１８は、命令
バイトが発行される際に現在のデコードＰＣからバイト
を増分し、分岐命令の第１のバイトがバイトキュー１３
５から命令デコーダ１１８にロードされるときに新しい
分岐ＰＣをロードすることによって、デコードＰＣを導
出する。分岐に続く順次的命令に関しては、デコードＰ
Ｃブロック３８２は、分断されていないシーケンスの開
始位置と終了位置との間のバイトキュー１３５内のｘ８
６バイトの数をカウントし、この数を現在のデコードＰ
Ｃに加えて、シーケンスの後の次のデコードＰＣを決定
する。命令デコーダ１１８は、分岐命令ＲＯＰを分岐ユ
ニット１７０に発行する際に、デコードｐｃバス２１３
を介してデコードＰＣを送る。
検知すると、成立分岐から起こるプログラムカウンタお
よびこのプログラムカウンタ内の特定のバイトに対する
ポインタを示し、この情報をデコードＰＣブロック３８
２に送る。デコードＰＣブロック３８２は、命令キャッ
シュ１１６によって供給される各ＲＯＰについてのデコ
ードＰＣ値を発生する。図１４に示されるデコードＰＣ
は、ＲＯＰｉ＋９を示す。命令デコーダ１１８は、命令
バイトが発行される際に現在のデコードＰＣからバイト
を増分し、分岐命令の第１のバイトがバイトキュー１３
５から命令デコーダ１１８にロードされるときに新しい
分岐ＰＣをロードすることによって、デコードＰＣを導
出する。分岐に続く順次的命令に関しては、デコードＰ
Ｃブロック３８２は、分断されていないシーケンスの開
始位置と終了位置との間のバイトキュー１３５内のｘ８
６バイトの数をカウントし、この数を現在のデコードＰ
Ｃに加えて、シーケンスの後の次のデコードＰＣを決定
する。命令デコーダ１１８は、分岐命令ＲＯＰを分岐ユ
ニット１７０に発行する際に、デコードｐｃバス２１３
を介してデコードＰＣを送る。
【００７７】デコードＰＣは、ＤＰＣバス２１３を介し
て分岐ユニット１７０に送られる。分岐ユニット１７０
は、ターゲットＰＣの計算のため、および更新されたタ
ーゲットＰＣを予測されたターゲットＰＣと比較して分
岐が正しく予測されたかどうかを判断するために、送ら
れたデコードＰＣをベースアドレスとして用いる。
て分岐ユニット１７０に送られる。分岐ユニット１７０
は、ターゲットＰＣの計算のため、および更新されたタ
ーゲットＰＣを予測されたターゲットＰＣと比較して分
岐が正しく予測されたかどうかを判断するために、送ら
れたデコードＰＣをベースアドレスとして用いる。
【００７８】分岐ユニット１７０は第３のプログラムカ
ウンタであるターゲットＰＣを発生し、条件分岐命令の
予測誤りに続く命令のフェッチの再指定を与える。分岐
ユニット１７０は、オフセット（たとえば＋１）および
分岐命令（たとえばＲＯＰｉ＋３）のアドレスに基づい
て、ＲＯＰによって指定されるようにターゲットＰＣを
導出する。分岐ユニット１７０は、図１５に示されるよ
うに加算器９１０またはインクリメンタ９１２を用い
て、分岐命令ＲＯＰおよびそのオペランドの特定に従っ
てターゲットＰＣを変更する。たとえば、加算器９１０
を用いて、オペランドバス１３０および１３１を介して
オペランドとして供給されるオフセットパラメータ（＋
１）および分岐命令ＲＯＰ（たとえばＲＯＰ ｉ＋３）
のデコードＰＣ値から新しいターゲットＰＣ（たとえば
ＲＯＰ ｉ＋４）を計算する。更新されたターゲットＰ
Ｃ（ＲＯＰ ｉ＋４）と命令デコーダ１１８によって与
えられた情報を用いて計算されたターゲットＰＣとの間
で一致が起これば、分岐ユニット１７０は結果バス１３
２を介してリオーダバッファ１２６に結果を送る。結果
は、一致を示す状態コードおよびターゲットＰＣ（ＲＯ
Ｐ ｉ＋４）を含む。分岐が予測誤りされていれば、正
しいターゲットＰＣ（ＲＯＰ ｉ＋６）が命令キャッシ
ュ１１６に送られ、フェッチアドレスを再指定する。分
岐ユニット１７０は、再指定ターゲットＰＣをターゲッ
トｐｃバス１２２を介して命令キャッシュ１１６に戻す
ことによって、命令キャッシュ１１６に再び指示を与え
る。ターゲットＰＣは、フェッチを始めるべきアドレス
を示す。フェッチＰＣ２１０は、命令ストリームをター
ゲットＰＣアドレスに指定し、バイトキュー１３５のリ
フィルを始める。
ウンタであるターゲットＰＣを発生し、条件分岐命令の
予測誤りに続く命令のフェッチの再指定を与える。分岐
ユニット１７０は、オフセット（たとえば＋１）および
分岐命令（たとえばＲＯＰｉ＋３）のアドレスに基づい
て、ＲＯＰによって指定されるようにターゲットＰＣを
導出する。分岐ユニット１７０は、図１５に示されるよ
うに加算器９１０またはインクリメンタ９１２を用い
て、分岐命令ＲＯＰおよびそのオペランドの特定に従っ
てターゲットＰＣを変更する。たとえば、加算器９１０
を用いて、オペランドバス１３０および１３１を介して
オペランドとして供給されるオフセットパラメータ（＋
１）および分岐命令ＲＯＰ（たとえばＲＯＰ ｉ＋３）
のデコードＰＣ値から新しいターゲットＰＣ（たとえば
ＲＯＰ ｉ＋４）を計算する。更新されたターゲットＰ
Ｃ（ＲＯＰ ｉ＋４）と命令デコーダ１１８によって与
えられた情報を用いて計算されたターゲットＰＣとの間
で一致が起これば、分岐ユニット１７０は結果バス１３
２を介してリオーダバッファ１２６に結果を送る。結果
は、一致を示す状態コードおよびターゲットＰＣ（ＲＯ
Ｐ ｉ＋４）を含む。分岐が予測誤りされていれば、正
しいターゲットＰＣ（ＲＯＰ ｉ＋６）が命令キャッシ
ュ１１６に送られ、フェッチアドレスを再指定する。分
岐ユニット１７０は、再指定ターゲットＰＣをターゲッ
トｐｃバス１２２を介して命令キャッシュ１１６に戻す
ことによって、命令キャッシュ１１６に再び指示を与え
る。ターゲットＰＣは、フェッチを始めるべきアドレス
を示す。フェッチＰＣ２１０は、命令ストリームをター
ゲットＰＣアドレスに指定し、バイトキュー１３５のリ
フィルを始める。
【００７９】リオーダバッファ１２６内のＥＩＰレジス
タ６２０は第４のプログラムカウンタとして機能し、実
行された命令のアドレスを追跡し、実行を完了する次の
命令を示し、その結果を回収させる（たとえばＲＯＰ
ｉ）。結果の回収が起こると、ＥＩＰは前進して、回収
された結果を有する命令のうちの最後のものの直後の命
令のアドレスを反映する。このように、ＥＩＰレジスタ
６２０は、推測によって実行しているＲＯＰから非推測
的データを発生しているＲＯＰを識別するポインタとし
て暗に機能する。ＥＩＰレジスタ６２０のポインタは、
ジャンプ、リターンおよびコールを含む制御移行命令
と、例外と、割込とによって暗に制御される。ＥＩＰレ
ジスタ６２０はある命令の境界から次の境界へと前進さ
せられる。命令のプリフェッチのために、これはプロセ
ッサに命令をロードするバスアクティビティのおおむね
の指示にすぎない。
タ６２０は第４のプログラムカウンタとして機能し、実
行された命令のアドレスを追跡し、実行を完了する次の
命令を示し、その結果を回収させる（たとえばＲＯＰ
ｉ）。結果の回収が起こると、ＥＩＰは前進して、回収
された結果を有する命令のうちの最後のものの直後の命
令のアドレスを反映する。このように、ＥＩＰレジスタ
６２０は、推測によって実行しているＲＯＰから非推測
的データを発生しているＲＯＰを識別するポインタとし
て暗に機能する。ＥＩＰレジスタ６２０のポインタは、
ジャンプ、リターンおよびコールを含む制御移行命令
と、例外と、割込とによって暗に制御される。ＥＩＰレ
ジスタ６２０はある命令の境界から次の境界へと前進さ
せられる。命令のプリフェッチのために、これはプロセ
ッサに命令をロードするバスアクティビティのおおむね
の指示にすぎない。
【００８０】例外またはトラップ等の、命令ストリーム
の実行を停止する問題に遭遇する命令のアドレスを識別
するために、ＥＩＰレジスタ６２０が有用である。ＥＩ
Ｐはしたがって、訂正する動作が行なわれた後の命令ス
トリームの実行の継続、またはデバッギングに有用であ
る。
の実行を停止する問題に遭遇する命令のアドレスを識別
するために、ＥＩＰレジスタ６２０が有用である。ＥＩ
Ｐはしたがって、訂正する動作が行なわれた後の命令ス
トリームの実行の継続、またはデバッギングに有用であ
る。
【００８１】図１５に示される分岐ユニット１７０は、
ジャンプおよびコール動作ならびにリターンマイクロル
ーチンを含む、順次的なプログラム順序に従わない命令
のフェッチを制御する。分岐ユニット１７０は分岐予測
を検証し、予測誤り信号を発生する。分岐ユニット１７
０は分岐リザベーションステーション９０２を含み、こ
れは加算器９１０、インクリメンタ９１２、分岐予測比
較論理９０８および分岐リマッピングアレイ９０４に接
続される。分岐リマッピングアレイ９０４は、浮動小数
点スタックの一部である。分岐ユニット１７０はさら
に、「成立予測」された分岐を追跡する分岐予測成立Ｆ
ＩＦＯ９０６をさらに含む。分岐予測成立ＦＩＦＯ９０
６は、成立予測された分岐のＰＣを保持し、このＰＣを
分岐予測比較論理９０６に与える。加算器９１０および
インクリメンタ９１２は、分岐命令ＲＯＰのアドレスに
関して分岐に関するターゲットアドレスを計算する。非
順次的フェッチが命令キャッシュ１１６によって予測さ
れると、その非順次的アドレス（分岐動作の結果）が分
岐成立予測ＦＩＦＯ９０６に送られ、分岐のＰＣととも
にラッチされる。対応する分岐が後にデコードされ、投
入されると、分岐ユニット１７０は、加算器９１０また
はインクリメンタ９１２を用いて、ＲＯＰによって指示
されるように分岐命令のアドレスに基づいてターゲット
ＰＣを導出することによって分岐ＲＯＰを実行する。た
とえば、加算器９１０は、オペランドバス１３０および
１３１を介してオペランドとして与えられるオフセット
パラメータおよび分岐命令ＲＯＰのデコードＰＣ値から
新しいターゲットＰＣを計算するために用いられる。更
新されたターゲットＰＣと命令デコーダ１１８から与え
られたデコードＰＣとの間に一致が起これば、分岐ユニ
ット１７０はその結果を結果バス１３２を介してリオー
ダバッファ１２６に送る。結果は、一致を示す状態コー
ドおよびターゲットＰＣを含む。分岐が予測誤りされて
いれば、分岐ユニット１７０は正しいターゲットＰＣを
命令キャッシュ１１６にターゲットＰＣバス１２２を介
して、およびリオーダバッファ１２６に結果バス１３２
を介して送る。ターゲットＰＣは命令キャッシュ１１６
に送られて、訂正された経路での命令のフェッチを直ち
に始める。ターゲットＰＣはリオーダバッファ１２６に
送られて、予測誤りされた分岐に含まれる後続のＲＯＰ
をキャンセルする。この態様で、実行は正しいターゲッ
トＰＣから再スタートされ、実行プロセスの誤りがこの
ように防がれる。
ジャンプおよびコール動作ならびにリターンマイクロル
ーチンを含む、順次的なプログラム順序に従わない命令
のフェッチを制御する。分岐ユニット１７０は分岐予測
を検証し、予測誤り信号を発生する。分岐ユニット１７
０は分岐リザベーションステーション９０２を含み、こ
れは加算器９１０、インクリメンタ９１２、分岐予測比
較論理９０８および分岐リマッピングアレイ９０４に接
続される。分岐リマッピングアレイ９０４は、浮動小数
点スタックの一部である。分岐ユニット１７０はさら
に、「成立予測」された分岐を追跡する分岐予測成立Ｆ
ＩＦＯ９０６をさらに含む。分岐予測成立ＦＩＦＯ９０
６は、成立予測された分岐のＰＣを保持し、このＰＣを
分岐予測比較論理９０６に与える。加算器９１０および
インクリメンタ９１２は、分岐命令ＲＯＰのアドレスに
関して分岐に関するターゲットアドレスを計算する。非
順次的フェッチが命令キャッシュ１１６によって予測さ
れると、その非順次的アドレス（分岐動作の結果）が分
岐成立予測ＦＩＦＯ９０６に送られ、分岐のＰＣととも
にラッチされる。対応する分岐が後にデコードされ、投
入されると、分岐ユニット１７０は、加算器９１０また
はインクリメンタ９１２を用いて、ＲＯＰによって指示
されるように分岐命令のアドレスに基づいてターゲット
ＰＣを導出することによって分岐ＲＯＰを実行する。た
とえば、加算器９１０は、オペランドバス１３０および
１３１を介してオペランドとして与えられるオフセット
パラメータおよび分岐命令ＲＯＰのデコードＰＣ値から
新しいターゲットＰＣを計算するために用いられる。更
新されたターゲットＰＣと命令デコーダ１１８から与え
られたデコードＰＣとの間に一致が起これば、分岐ユニ
ット１７０はその結果を結果バス１３２を介してリオー
ダバッファ１２６に送る。結果は、一致を示す状態コー
ドおよびターゲットＰＣを含む。分岐が予測誤りされて
いれば、分岐ユニット１７０は正しいターゲットＰＣを
命令キャッシュ１１６にターゲットＰＣバス１２２を介
して、およびリオーダバッファ１２６に結果バス１３２
を介して送る。ターゲットＰＣは命令キャッシュ１１６
に送られて、訂正された経路での命令のフェッチを直ち
に始める。ターゲットＰＣはリオーダバッファ１２６に
送られて、予測誤りされた分岐に含まれる後続のＲＯＰ
をキャンセルする。この態様で、実行は正しいターゲッ
トＰＣから再スタートされ、実行プロセスの誤りがこの
ように防がれる。
【００８２】分岐リザベーションステーション９０２
は、オペコード／タイプバス１５０を介して命令デコー
ダ１１８からＲＯＰオペコードと、ＡおよびＢオペラン
ドバス１３０および１３１を介してレジスタファイル１
２４およびリオーダバッファ１２６から、ならびに結果
バス１３２からオペランドおよび結果データとを受取る
複数エレメントＦＩＦＯアレイである。各リザベーショ
ンステーションエレメントは、１つの分岐命令ＲＯＰに
関するオペコード情報をストアする。複数分岐命令ＲＯ
Ｐがそのキュー内に保持され得る。分岐リザベーション
ステーション９０２によって受取られた情報は、デコー
ドＰＣ、分岐予測および分岐オフセットを含む。デコー
ドＰＣはデコードＰＣバス２１３を介して伝えられる。
分岐予測は、分岐予測ラインを介して送られる。オフセ
ットは、ＡおよびＢオペランドバス１３０および１３１
を介し、リオーダバッファ１２６を介して分岐ユニット
１７０に送られる。
は、オペコード／タイプバス１５０を介して命令デコー
ダ１１８からＲＯＰオペコードと、ＡおよびＢオペラン
ドバス１３０および１３１を介してレジスタファイル１
２４およびリオーダバッファ１２６から、ならびに結果
バス１３２からオペランドおよび結果データとを受取る
複数エレメントＦＩＦＯアレイである。各リザベーショ
ンステーションエレメントは、１つの分岐命令ＲＯＰに
関するオペコード情報をストアする。複数分岐命令ＲＯ
Ｐがそのキュー内に保持され得る。分岐リザベーション
ステーション９０２によって受取られた情報は、デコー
ドＰＣ、分岐予測および分岐オフセットを含む。デコー
ドＰＣはデコードＰＣバス２１３を介して伝えられる。
分岐予測は、分岐予測ラインを介して送られる。オフセ
ットは、ＡおよびＢオペランドバス１３０および１３１
を介し、リオーダバッファ１２６を介して分岐ユニット
１７０に送られる。
【００８３】命令デコーダ１１８は、分岐命令ＲＯＰを
分岐ユニット１７０に発行すると、先見ＴＯＳ３０２お
よび先見フル／空アレイ３０６を伝え、これらは分岐リ
ザベーションステーション９０２内にストアされる。先
見ＴＯＳは、命令デコーダ１１８以外の機能ブロック内
で実現され得る。好ましくは、先見リマッピングアレイ
３０４、先見フル／空アレイ３０６、および先見ＴＯＳ
３０２が、分岐ユニット１７０による処理のために利用
可能であって、そのためプロセッサは予測が正しいとき
に動作する態様と予測誤りのときに動作する態様とが異
なることとなる。
分岐ユニット１７０に発行すると、先見ＴＯＳ３０２お
よび先見フル／空アレイ３０６を伝え、これらは分岐リ
ザベーションステーション９０２内にストアされる。先
見ＴＯＳは、命令デコーダ１１８以外の機能ブロック内
で実現され得る。好ましくは、先見リマッピングアレイ
３０４、先見フル／空アレイ３０６、および先見ＴＯＳ
３０２が、分岐ユニット１７０による処理のために利用
可能であって、そのためプロセッサは予測が正しいとき
に動作する態様と予測誤りのときに動作する態様とが異
なることとなる。
【００８４】予測された分岐命令ＲＯＰがデコードさ
れ、投入されると、デコードＰＣ、オフセットおよび予
測が発行され、分岐ユニット１７０のリザベーションス
テーション９０２内に保持される。予測されたターゲッ
トＰＣがデコードＰＣと一致すると、分岐は正しく予測
されており、正しい予測を反映する結果情報がリオーダ
バッファ１２６に正しく戻される。この情報は、一致が
達成されたことを示す状態コードおよびターゲットＰＣ
を含む。分岐が予測誤りされれば、分岐ユニット１７０
は正しいターゲットＰＣを命令キャッシュ１１６とリオ
ーダバッファ１２６との両方に送り、命令ブロックイン
デックスを命令キャッシュ１１６に渡す。インデックス
は、分岐成立予測ＦＩＦＯ９０６を更新するために用い
られる予測情報を表わす。リオーダバッファ１２６は、
後続のＲＯＰ動作をキャンセルすることによって、予測
誤りされた分岐に応答する。
れ、投入されると、デコードＰＣ、オフセットおよび予
測が発行され、分岐ユニット１７０のリザベーションス
テーション９０２内に保持される。予測されたターゲッ
トＰＣがデコードＰＣと一致すると、分岐は正しく予測
されており、正しい予測を反映する結果情報がリオーダ
バッファ１２６に正しく戻される。この情報は、一致が
達成されたことを示す状態コードおよびターゲットＰＣ
を含む。分岐が予測誤りされれば、分岐ユニット１７０
は正しいターゲットＰＣを命令キャッシュ１１６とリオ
ーダバッファ１２６との両方に送り、命令ブロックイン
デックスを命令キャッシュ１１６に渡す。インデックス
は、分岐成立予測ＦＩＦＯ９０６を更新するために用い
られる予測情報を表わす。リオーダバッファ１２６は、
後続のＲＯＰ動作をキャンセルすることによって、予測
誤りされた分岐に応答する。
【００８５】分岐ユニット１７０はまた、予測誤りの際
に命令デコーダ１１８からの論理アドレスを線形アドレ
スに変換する。これを行なうために、コードセグメント
ベースポインタのローカルコピーが、命令キャッシュ１
１６のコードセグメントブロック２１６によって分岐ユ
ニット１７０に与えられる。
に命令デコーダ１１８からの論理アドレスを線形アドレ
スに変換する。これを行なうために、コードセグメント
ベースポインタのローカルコピーが、命令キャッシュ１
１６のコードセグメントブロック２１６によって分岐ユ
ニット１７０に与えられる。
【００８６】分岐ユニット１７０は、浮動小数点ＴＯＳ
４７２、浮動小数点リマッピングアレイ４７４および浮
動小数点フル／空アレイ４７６を含む浮動小数点スタッ
クブロックの推測による更新を管理して、浮動小数点交
換命令（ＦＸＣＨ）を実現し、浮動小数点演算を加速す
る。分岐ユニット１７０はこれらの目的を、推測による
分岐が起こると必ず現在のスタック状態のコピーを保存
することによって達成する。分岐リマッピングアレイ９
０４は、各ＦＸＣＨ命令とともに発行される先見リマッ
ピングアレイ３０４（図６および７を参照）からコピー
される。分岐リマッピングアレイ９０４は、先見リマッ
ピングアレイ３０４と同じ情報をストアするので、絶対
に必要なわけではない。しかしながら、各分岐命令ＲＯ
Ｐについてではなく必要なときにのみ先見リマッピング
アレイ３０４を発行することが望ましい。先見リマッピ
ングアレイ３０４はＦＸＣＨ命令に応答してのみ変化す
るので、ＦＸＣＨリクエストに対してのみこれが分岐ユ
ニット１７０に送られる。
４７２、浮動小数点リマッピングアレイ４７４および浮
動小数点フル／空アレイ４７６を含む浮動小数点スタッ
クブロックの推測による更新を管理して、浮動小数点交
換命令（ＦＸＣＨ）を実現し、浮動小数点演算を加速す
る。分岐ユニット１７０はこれらの目的を、推測による
分岐が起こると必ず現在のスタック状態のコピーを保存
することによって達成する。分岐リマッピングアレイ９
０４は、各ＦＸＣＨ命令とともに発行される先見リマッ
ピングアレイ３０４（図６および７を参照）からコピー
される。分岐リマッピングアレイ９０４は、先見リマッ
ピングアレイ３０４と同じ情報をストアするので、絶対
に必要なわけではない。しかしながら、各分岐命令ＲＯ
Ｐについてではなく必要なときにのみ先見リマッピング
アレイ３０４を発行することが望ましい。先見リマッピ
ングアレイ３０４はＦＸＣＨ命令に応答してのみ変化す
るので、ＦＸＣＨリクエストに対してのみこれが分岐ユ
ニット１７０に送られる。
【００８７】分岐ユニット１７０は、スタックポイン
タ、リマッピングアレイおよびフル／空アレイの正しい
コピーを最後の成功した分岐後に存在した状態にストア
することによって予測誤りに応答する。分岐ＲＯＰの完
了時に、分岐ユニット１７０は分岐タグ９００を結果バ
ス１３２のうちの１つへと送り、分岐予測結果を送る。
分岐タグ９００は、分岐命令のＲＯＰを保持するリオー
ダバッファエントリに対応し、これを識別する宛先タグ
である。リオーダバッファ１２６は、予測誤りされた分
岐命令ＲＯＰにプログラム順に後続する、発行されたＲ
ＯＰのすべてをはさむ分岐タグ９００およびテイル６１
８を受取る。
タ、リマッピングアレイおよびフル／空アレイの正しい
コピーを最後の成功した分岐後に存在した状態にストア
することによって予測誤りに応答する。分岐ＲＯＰの完
了時に、分岐ユニット１７０は分岐タグ９００を結果バ
ス１３２のうちの１つへと送り、分岐予測結果を送る。
分岐タグ９００は、分岐命令のＲＯＰを保持するリオー
ダバッファエントリに対応し、これを識別する宛先タグ
である。リオーダバッファ１２６は、予測誤りされた分
岐命令ＲＯＰにプログラム順に後続する、発行されたＲ
ＯＰのすべてをはさむ分岐タグ９００およびテイル６１
８を受取る。
【００８８】分岐が正しく予測されると、浮動小数点Ｔ
ＯＳ４７２、浮動小数点リマッピングアレイ４７４、お
よび浮動小数点フル／空アレイ４７６が変更なくセーブ
される。
ＯＳ４７２、浮動小数点リマッピングアレイ４７４、お
よび浮動小数点フル／空アレイ４７６が変更なくセーブ
される。
【００８９】分岐が予測誤りされると、予測誤りされた
分岐に関してリザベーションステーション９０２内にス
トアされたフル／空アレイおよびスタックトップポイン
タおよび分岐リマッピングアレイ９０４は、予測誤りさ
れた分岐の前のスタックの状態を表わす。分岐ユニット
１７０は局所的にストアされたリマッピングおよびＴＯ
Ｓ値を命令デコーダ１１８内の先見ＴＯＳ３０２および
先見リマッピングアレイ３０４に書込み、スタックの状
態を事実上予測誤りされた分岐の前のものに戻す。分岐
ユニット１７０だけが予測誤りを検出するので、別のユ
ニットではなく分岐機能ユニットがスタックをテスト
し、リカバーするのが好ましい。
分岐に関してリザベーションステーション９０２内にス
トアされたフル／空アレイおよびスタックトップポイン
タおよび分岐リマッピングアレイ９０４は、予測誤りさ
れた分岐の前のスタックの状態を表わす。分岐ユニット
１７０は局所的にストアされたリマッピングおよびＴＯ
Ｓ値を命令デコーダ１１８内の先見ＴＯＳ３０２および
先見リマッピングアレイ３０４に書込み、スタックの状
態を事実上予測誤りされた分岐の前のものに戻す。分岐
ユニット１７０だけが予測誤りを検出するので、別のユ
ニットではなく分岐機能ユニットがスタックをテスト
し、リカバーするのが好ましい。
【００９０】プロセッサ１１０内の機能ユニットが例外
条件を検出すると、これはコードをリオーダバッファ１
２６に戻す。リオーダバッファ１２６は、既知の状態で
実行を再開するように、そのエントリをフラッシュする
ことよってリカバリを達成する。リオーダバッファ制御
ブロック６７０は、スタックに関して同様のリカバリ動
作を実行する。例外の際に、リオーダバッファ１２６は
浮動小数点リマッピングアレイ４７４を先見リマッピン
グアレイ３０４に、浮動小数点ＴＯＳ４７２を先見ＴＯ
Ｓ３０２に、さらに浮動小数点フル／空アレイ４７６を
先見フル／空アレイ３０６に書込む。
条件を検出すると、これはコードをリオーダバッファ１
２６に戻す。リオーダバッファ１２６は、既知の状態で
実行を再開するように、そのエントリをフラッシュする
ことよってリカバリを達成する。リオーダバッファ制御
ブロック６７０は、スタックに関して同様のリカバリ動
作を実行する。例外の際に、リオーダバッファ１２６は
浮動小数点リマッピングアレイ４７４を先見リマッピン
グアレイ３０４に、浮動小数点ＴＯＳ４７２を先見ＴＯ
Ｓ３０２に、さらに浮動小数点フル／空アレイ４７６を
先見フル／空アレイ３０６に書込む。
【００９１】プロセッサ１１０は、浮動小数点算術命令
と並行して浮動小数点交換を実行することができるが、
これは浮動小数点スタックがＦＰＵの外部に実現される
からである。この理由のため、浮動小数点スタック構成
要素ブロックは、浮動小数点ユニット以外のユニットに
組込まれる。したがって、先見リマッピングアレイ３０
４および先見ＴＯＳ３０２は命令デコーダ１１８に組込
まれる。浮動小数点ＴＯＳ４７２、浮動小数点リマッピ
ングアレイ４７４および浮動小数点スタックアレイ５０
０はリオーダバッファ１２６内に置かれる。分岐ユニッ
ト１７０は分岐リマッピングアレイ９０４を供給する。
同様に、ＦＸＣＨ命令は、並列した命令処理を促進する
ように浮動小数点ユニットではなく分岐ユニット１７０
内で実行される。
と並行して浮動小数点交換を実行することができるが、
これは浮動小数点スタックがＦＰＵの外部に実現される
からである。この理由のため、浮動小数点スタック構成
要素ブロックは、浮動小数点ユニット以外のユニットに
組込まれる。したがって、先見リマッピングアレイ３０
４および先見ＴＯＳ３０２は命令デコーダ１１８に組込
まれる。浮動小数点ＴＯＳ４７２、浮動小数点リマッピ
ングアレイ４７４および浮動小数点スタックアレイ５０
０はリオーダバッファ１２６内に置かれる。分岐ユニッ
ト１７０は分岐リマッピングアレイ９０４を供給する。
同様に、ＦＸＣＨ命令は、並列した命令処理を促進する
ように浮動小数点ユニットではなく分岐ユニット１７０
内で実行される。
【００９２】浮動小数点交換命令が分岐予測誤り、例
外、割込またはトラップなく通常どおり実行されると、
分岐ユニット１７０は、命令デコーダ１１８によって送
られた先見リマッピングアレイ３０４をストアする。Ｆ
ＸＣＨの実行の完了時に、分岐ユニット１７０は先見リ
マッピングアレイ３０４の値を結果バス１３２に書込
む。リオーダバッファ１２６は、回収時に先見リマッピ
ングアレイを浮動小数点リマッピングアレイ４７４に書
込むことによって、レジスタの交換を行なう。
外、割込またはトラップなく通常どおり実行されると、
分岐ユニット１７０は、命令デコーダ１１８によって送
られた先見リマッピングアレイ３０４をストアする。Ｆ
ＸＣＨの実行の完了時に、分岐ユニット１７０は先見リ
マッピングアレイ３０４の値を結果バス１３２に書込
む。リオーダバッファ１２６は、回収時に先見リマッピ
ングアレイを浮動小数点リマッピングアレイ４７４に書
込むことによって、レジスタの交換を行なう。
【００９３】分岐ユニット１７０は、ＦＸＣＨ命令ＲＯ
Ｐを実行するに先立ってスタックエラーについてチェッ
クする。これらのエラーは、スタックオーバーフローお
よびアンダーフロー条件を含む。スタックアンダーフロ
ーおよびオーバーフロー条件の検出は、エム・ディ・ゴ
ダードおよびエス・エィ・ホワイトによる「浮動小数点
スタックおよび交換命令」（Floating Point Stack and
Exchange Instruction ）と題する米国特許出願連続番
号第 号により詳細に説明され、その全体をここに
引用によって援用する。スタックアンダーフローエラー
が検出されると、分岐ユニット１７０はエラー告知コー
ドをリオーダバッファ１２６に状態バス１４１を介して
戻し、これによってリオーダバッファ１２６は再同期化
応答を始めることとなる。これによってＦＸＣＨ命令で
プロセッサが再始動する。しかしながら、スタックアン
ダーフロー条件に続く再同期化の際に起こったＦＸＣＨ
命令は、他のＦＸＣＨ命令とは異なる。特に、非再同期
化ＦＸＣＨ命令は、単一のＦＸＣＨ ＲＯＰを含む。再
同期化ＦＸＣＨ命令は、２対の浮動小数点加算（ＦＡＤ
Ｄ）ＲＯＰおよび単一のＦＸＣＨ ＲＯＰを含む５つの
ＲＯＰを含む。２対のＦＡＤＤ ＲＯＰは、ＦＸＣＨ命
令において交換される２つの浮動小数点レジスタにそれ
ぞれゼロを加える。スタックアンダーフローエラーは、
空のスタック位置からオペランドを読出そうとして起こ
る。浮動小数点ユニット１７２は、レジスタが空である
かフルであるかを、先見フル／空レジスタ３０６に従っ
て判断する。交換された浮動小数点レジスタが有効なデ
ータを含んでいれば、ゼロを加えてもデータの値は変わ
らない。そうでなければ、浮動小数点ユニット１７２が
ＦＡＤＤ ＲＯＰを実行し、かつ交換された浮動小数点
レジスタが空であれば、浮動小数点ユニット１７２は、
トラッピングがマスクされていなければトラップ応答を
始めることによって、またはクワイエット非数字（ＱＮ
ａＮ）コードをレジスタにロードすることによって応答
する。
Ｐを実行するに先立ってスタックエラーについてチェッ
クする。これらのエラーは、スタックオーバーフローお
よびアンダーフロー条件を含む。スタックアンダーフロ
ーおよびオーバーフロー条件の検出は、エム・ディ・ゴ
ダードおよびエス・エィ・ホワイトによる「浮動小数点
スタックおよび交換命令」（Floating Point Stack and
Exchange Instruction ）と題する米国特許出願連続番
号第 号により詳細に説明され、その全体をここに
引用によって援用する。スタックアンダーフローエラー
が検出されると、分岐ユニット１７０はエラー告知コー
ドをリオーダバッファ１２６に状態バス１４１を介して
戻し、これによってリオーダバッファ１２６は再同期化
応答を始めることとなる。これによってＦＸＣＨ命令で
プロセッサが再始動する。しかしながら、スタックアン
ダーフロー条件に続く再同期化の際に起こったＦＸＣＨ
命令は、他のＦＸＣＨ命令とは異なる。特に、非再同期
化ＦＸＣＨ命令は、単一のＦＸＣＨ ＲＯＰを含む。再
同期化ＦＸＣＨ命令は、２対の浮動小数点加算（ＦＡＤ
Ｄ）ＲＯＰおよび単一のＦＸＣＨ ＲＯＰを含む５つの
ＲＯＰを含む。２対のＦＡＤＤ ＲＯＰは、ＦＸＣＨ命
令において交換される２つの浮動小数点レジスタにそれ
ぞれゼロを加える。スタックアンダーフローエラーは、
空のスタック位置からオペランドを読出そうとして起こ
る。浮動小数点ユニット１７２は、レジスタが空である
かフルであるかを、先見フル／空レジスタ３０６に従っ
て判断する。交換された浮動小数点レジスタが有効なデ
ータを含んでいれば、ゼロを加えてもデータの値は変わ
らない。そうでなければ、浮動小数点ユニット１７２が
ＦＡＤＤ ＲＯＰを実行し、かつ交換された浮動小数点
レジスタが空であれば、浮動小数点ユニット１７２は、
トラッピングがマスクされていなければトラップ応答を
始めることによって、またはクワイエット非数字（ＱＮ
ａＮ）コードをレジスタにロードすることによって応答
する。
【００９４】スタックアンダーフローの後の再同期化に
よって、プロセッサ１１０はＦＸＣＨ命令に戻り、有効
データまたはＱＮａＮコードのいずれかの既知の状態に
データを置き、無効データを用いて実行されるいかなる
命令をも含む、ＦＸＣＨに続く命令を再試行する。
よって、プロセッサ１１０はＦＸＣＨ命令に戻り、有効
データまたはＱＮａＮコードのいずれかの既知の状態に
データを置き、無効データを用いて実行されるいかなる
命令をも含む、ＦＸＣＨに続く命令を再試行する。
【００９５】どの浮動小数点命令も、８２ビット浮動小
数点データを収容するための４１ビットオペランドバス
１３０および１３１ならびに４１ビット結果バス１３２
に関する少なくとも１対のＲＯＰを含むことに注目され
たい。
数点データを収容するための４１ビットオペランドバス
１３０および１３１ならびに４１ビット結果バス１３２
に関する少なくとも１対のＲＯＰを含むことに注目され
たい。
【００９６】機能ユニットはＲＯＰを実行しながら例外
およびトラップを検出し、EXCEPTION 状態コードを状態
バス１４１を介してリオーダバッファ１２６に送ること
によって応答する。図１６は、例外およびトラップに応
答する手順を示すフロー図である。この手順は５１０な
いし５５２と符号を付されるステップを含み、これらは
機能ユニットステップ５１０、リオーダバッファステッ
プ５２０、分岐機能ユニットステップ５４０および命令
キャッシュステップ５５０を含む。機能ユニットは種々
の再同期化動作５１０を行なう。機能ユニットうちの特
定のものが再同期化条件５１２を検出し、このような検
出に応答して、EXCEPTION 状態コードをリオーダバッフ
ァ１２６に送る（５１４）。
およびトラップを検出し、EXCEPTION 状態コードを状態
バス１４１を介してリオーダバッファ１２６に送ること
によって応答する。図１６は、例外およびトラップに応
答する手順を示すフロー図である。この手順は５１０な
いし５５２と符号を付されるステップを含み、これらは
機能ユニットステップ５１０、リオーダバッファステッ
プ５２０、分岐機能ユニットステップ５４０および命令
キャッシュステップ５５０を含む。機能ユニットは種々
の再同期化動作５１０を行なう。機能ユニットうちの特
定のものが再同期化条件５１２を検出し、このような検
出に応答して、EXCEPTION 状態コードをリオーダバッフ
ァ１２６に送る（５１４）。
【００９７】動作５２０において、リオーダバッファ１
２６は、推測によるＲＯＰ実行の間に起こる例外および
トラップに対するプロセッサ１１０の応答を制御する。
EXCEPTION コードは、ＲＯＰと関連するリオーダバッフ
ァ１２６のエントリ内に保持される（５２２）。ＲＯＰ
が回収されると（５２４）、ＥＩＰジェネレータ回路６
３０は、EXCEPTION ビットを含む種々の状態ビットをテ
ストする。EXCEPTIONビットがアサートされると、トラ
ップベクトルフェッチリクエスト５２６が、ＲＯＰエン
トリ内にストアされた例外状態情報で形成される。例外
の告知がリオーダバッファ１２６から例外ライン１６０
を介して機能ユニットに送られる。リオーダバッファ１
２６は、グローバルなEXCEPTION 信号５２８をすべての
機能ユニットと命令デコーダ１１８および命令キャッシ
ュ１１６を含む他のユニットとにリレーする。機能ユニ
ットおよびプロセッサの他の機能ブロックは次に、「例
外応答」を行ない、リザベーションステーションがフラ
ッシュされ（５１６）、他の何らかの初期化タイプの手
順が行なわれる。例外またはトラップの後のすべての推
測によるリオーダバッファのエントリが無効にされる
（５３０）。推測による状態は、ヘッド６１６ポインタ
およびテイル６１８ポインタをゼロに設定することによ
って１クロックサイクル内にクリアされる。これによっ
て、リオーダバッファ１２６は、例外が行なわれてから
フェッチされる正しいシーケンスにおけるＲＯＰの割当
てを自由に行うことができる。
２６は、推測によるＲＯＰ実行の間に起こる例外および
トラップに対するプロセッサ１１０の応答を制御する。
EXCEPTION コードは、ＲＯＰと関連するリオーダバッフ
ァ１２６のエントリ内に保持される（５２２）。ＲＯＰ
が回収されると（５２４）、ＥＩＰジェネレータ回路６
３０は、EXCEPTION ビットを含む種々の状態ビットをテ
ストする。EXCEPTIONビットがアサートされると、トラ
ップベクトルフェッチリクエスト５２６が、ＲＯＰエン
トリ内にストアされた例外状態情報で形成される。例外
の告知がリオーダバッファ１２６から例外ライン１６０
を介して機能ユニットに送られる。リオーダバッファ１
２６は、グローバルなEXCEPTION 信号５２８をすべての
機能ユニットと命令デコーダ１１８および命令キャッシ
ュ１１６を含む他のユニットとにリレーする。機能ユニ
ットおよびプロセッサの他の機能ブロックは次に、「例
外応答」を行ない、リザベーションステーションがフラ
ッシュされ（５１６）、他の何らかの初期化タイプの手
順が行なわれる。例外またはトラップの後のすべての推
測によるリオーダバッファのエントリが無効にされる
（５３０）。推測による状態は、ヘッド６１６ポインタ
およびテイル６１８ポインタをゼロに設定することによ
って１クロックサイクル内にクリアされる。これによっ
て、リオーダバッファ１２６は、例外が行なわれてから
フェッチされる正しいシーケンスにおけるＲＯＰの割当
てを自由に行うことができる。
【００９８】典型的にはリオーダバッファ１２６が例外
ライン１６０を介してEXCEPTIOIN信号を実質的にプロセ
ッサ１１０全体にグローバルに送ってから１サイクル後
に、リオーダバッファ１２６は、reqtrap ライン１６２
を介してREQTRAP 信号５３２を分岐ユニット１７０だけ
に送り、分岐ユニットは再同期化動作を行なう（５４
０）。REQTRAP 信号は、例外もしくはトラップ応答、ま
たは同様に再同期化応答をリクエストし、一方XRES4B＜
３１：０＞がリオーダバッファ１２６から分岐ユニット
１７０に送られて、例外の後に命令がそこからフェッチ
されるべきフェッチＰＣを分岐ユニット１７０に知らせ
る。例外の場合には、XRES4B＜３１：０＞が２つの方法
のうちの１つでセットされる。第１の方法は、例外を検
出する機能ユニットが、命令キャッシュ１１６による命
令フェッチの再指定のためのマイクロコードエントリを
特定し得るというものである。機能ユニットはこのマイ
クロコードＲＯＭエントリポイントを結果バス１３２の
うちの１つに置く。代替的に、例外のうちのあるものに
関しては、機能ユニットは結果バス１３２を用いて結果
をリオーダバッファ１２６に戻して、結果バス１３２が
マイクロコードエントリポイントのやり取りのために利
用不可能とする。第２の方法は、リオーダバッファ１２
６がマイクロコードＲＯＭエントリポイントを局所的に
発生するというものである。いずれの場合にも、リオー
ダバッファ１２６はマイクロコードＲＯＭエントリポイ
ントをXRES4B＜３１：０＞に送る。
ライン１６０を介してEXCEPTIOIN信号を実質的にプロセ
ッサ１１０全体にグローバルに送ってから１サイクル後
に、リオーダバッファ１２６は、reqtrap ライン１６２
を介してREQTRAP 信号５３２を分岐ユニット１７０だけ
に送り、分岐ユニットは再同期化動作を行なう（５４
０）。REQTRAP 信号は、例外もしくはトラップ応答、ま
たは同様に再同期化応答をリクエストし、一方XRES4B＜
３１：０＞がリオーダバッファ１２６から分岐ユニット
１７０に送られて、例外の後に命令がそこからフェッチ
されるべきフェッチＰＣを分岐ユニット１７０に知らせ
る。例外の場合には、XRES4B＜３１：０＞が２つの方法
のうちの１つでセットされる。第１の方法は、例外を検
出する機能ユニットが、命令キャッシュ１１６による命
令フェッチの再指定のためのマイクロコードエントリを
特定し得るというものである。機能ユニットはこのマイ
クロコードＲＯＭエントリポイントを結果バス１３２の
うちの１つに置く。代替的に、例外のうちのあるものに
関しては、機能ユニットは結果バス１３２を用いて結果
をリオーダバッファ１２６に戻して、結果バス１３２が
マイクロコードエントリポイントのやり取りのために利
用不可能とする。第２の方法は、リオーダバッファ１２
６がマイクロコードＲＯＭエントリポイントを局所的に
発生するというものである。いずれの場合にも、リオー
ダバッファ１２６はマイクロコードＲＯＭエントリポイ
ントをXRES4B＜３１：０＞に送る。
【００９９】プロセッサ１１０はマイクロコードＲＯＭ
エントリポイントから、または再同期化に関しては命令
ＰＣから実行を始める。ＳＹＮＣ信号もまたリオーダバ
ッファ１２６から分岐ユニット１７０に送られる。ＳＹ
ＮＣは、REQTRAP を識別、すなわちXRES4B＜３１：０＞
上の情報を識別するのに用いられる。スタックアンダー
フローの際の再同期化に関しては、EXCHANGE SYNC 信号
もリオーダバッファ１２６から分岐ユニット１７０に送
られる。分岐ユニット１７０は再同期化ＦＸＣＨ ＲＯ
Ｐシーケンスを起こす。
エントリポイントから、または再同期化に関しては命令
ＰＣから実行を始める。ＳＹＮＣ信号もまたリオーダバ
ッファ１２６から分岐ユニット１７０に送られる。ＳＹ
ＮＣは、REQTRAP を識別、すなわちXRES4B＜３１：０＞
上の情報を識別するのに用いられる。スタックアンダー
フローの際の再同期化に関しては、EXCHANGE SYNC 信号
もリオーダバッファ１２６から分岐ユニット１７０に送
られる。分岐ユニット１７０は再同期化ＦＸＣＨ ＲＯ
Ｐシーケンスを起こす。
【０１００】分岐ユニット１７０は命令キャッシュ１１
６に信号を送ることによって実行のための命令を再指定
し（５４２）、命令キャッシュ１１６は再同期化動作を
行なう（５５０）。UPDFPCがセットされてＥＩＰレジス
タ６２０を再指定する。ＦＰＣＴＹＰが分岐ユニット１
７０から命令キャッシュ１１６に送られて、プロセッサ
１１０がＭＲＯＭまたは命令メモリ１１２のいずれから
動作を始めるべきかを示す。分岐ユニット１７０は、XT
ARGET を命令キャッシュ１１６に送って、フェッチＰＣ
を設定するためにキャッシュのためのポインタを与え、
再指定されたアドレス５５２で命令のフェッチを始め
る。
６に信号を送ることによって実行のための命令を再指定
し（５４２）、命令キャッシュ１１６は再同期化動作を
行なう（５５０）。UPDFPCがセットされてＥＩＰレジス
タ６２０を再指定する。ＦＰＣＴＹＰが分岐ユニット１
７０から命令キャッシュ１１６に送られて、プロセッサ
１１０がＭＲＯＭまたは命令メモリ１１２のいずれから
動作を始めるべきかを示す。分岐ユニット１７０は、XT
ARGET を命令キャッシュ１１６に送って、フェッチＰＣ
を設定するためにキャッシュのためのポインタを与え、
再指定されたアドレス５５２で命令のフェッチを始め
る。
【０１０１】図１７は、浮動小数点ユニット１７２の概
略のブロック図を示し、これは３つのパイプラインを用
いて算術計算を行なう。第１のパイプラインは、２つの
加算器ステージ９２２および９２３ならびに正規化シフ
タステージ９３３を含む加算／減算パイプラインであ
る。第２のパイプラインは、２つの乗算ステージ９２４
および９２５を有する乗算パイプラインである。第３の
パイプラインは、単一の除算ステージ９２６を有する除
算／平方根パイプラインである。浮動小数点機能ユニッ
ト１７２はまた、共有浮動小数点丸め装置９２７、検出
ブロック９３２、およびＦＰＵ結果ドライバ９３１を含
む。浮動小数点リザベーションステーション９２１は、
オペコード／タイプバス１５０、ＡおよびＢオペランド
バス１３０および１３１、結果バス１３２、結果タグバ
ス１３９、ＡおよびＢオペランドタグバス１４８および
１４９、ならびに宛先タグバス１４０からの入力を受取
るように接続される。リザベーションステーション９２
１は２つのエントリを保持し、その各々が、８２ビット
Ａオペランドおよび８２ビットＢオペランド、宛先結果
タグ、例外処理のための８ビットオペコード、４ビット
Ａオペランドタグ、４ビットＢオペランドタグ、ならび
に浮動小数点スタックにスタックオーバーフローおよび
アンダーフロー条件を示す状態ビットのための記憶場所
を含む。浮動小数点スタックが浮動小数点機能ユニット
１７２の内部にはなく、一般にこれから構造的に分離さ
れていることに注目されたい。リザベーションステーシ
ョン９２１は、１クロックサイクルにつき２つのＲＯＰ
の形で浮動小数点演算を１つ受入れることができる。リ
ザベーションステーション９２１は８５ビット浮動小数
点ＡおよびＢオペランドバス９３４および９３５を駆動
し、各々が８２ビットオペランドおよび３つの浮動小数
点計算制御ビットを含む。
略のブロック図を示し、これは３つのパイプラインを用
いて算術計算を行なう。第１のパイプラインは、２つの
加算器ステージ９２２および９２３ならびに正規化シフ
タステージ９３３を含む加算／減算パイプラインであ
る。第２のパイプラインは、２つの乗算ステージ９２４
および９２５を有する乗算パイプラインである。第３の
パイプラインは、単一の除算ステージ９２６を有する除
算／平方根パイプラインである。浮動小数点機能ユニッ
ト１７２はまた、共有浮動小数点丸め装置９２７、検出
ブロック９３２、およびＦＰＵ結果ドライバ９３１を含
む。浮動小数点リザベーションステーション９２１は、
オペコード／タイプバス１５０、ＡおよびＢオペランド
バス１３０および１３１、結果バス１３２、結果タグバ
ス１３９、ＡおよびＢオペランドタグバス１４８および
１４９、ならびに宛先タグバス１４０からの入力を受取
るように接続される。リザベーションステーション９２
１は２つのエントリを保持し、その各々が、８２ビット
Ａオペランドおよび８２ビットＢオペランド、宛先結果
タグ、例外処理のための８ビットオペコード、４ビット
Ａオペランドタグ、４ビットＢオペランドタグ、ならび
に浮動小数点スタックにスタックオーバーフローおよび
アンダーフロー条件を示す状態ビットのための記憶場所
を含む。浮動小数点スタックが浮動小数点機能ユニット
１７２の内部にはなく、一般にこれから構造的に分離さ
れていることに注目されたい。リザベーションステーシ
ョン９２１は、１クロックサイクルにつき２つのＲＯＰ
の形で浮動小数点演算を１つ受入れることができる。リ
ザベーションステーション９２１は８５ビット浮動小数
点ＡおよびＢオペランドバス９３４および９３５を駆動
し、各々が８２ビットオペランドおよび３つの浮動小数
点計算制御ビットを含む。
【０１０２】検出ブロック９３２は、浮動小数点ユニッ
ト１７２への入力が規定された無効性のある条件を満た
すときに、EXCEPTION 状態コードを発生する。浮動小数
点スタックオーバーフローまたはアンダーフロー信号が
セットされるか、除算演算の分母オペランドがゼロに等
しいか、または命令の発生された結果がゼロまたは無限
になるような値をソースオペランドの値が有する場合に
は、無効条件が起こる。浮動小数点機能ユニット１７２
への入力によって例外が発生されると、ユニットは演算
の残りのステージをキャンセルし、EXCEPTION 状態コー
ドを状態バス１４１に置いて、リオーダバッファ１２６
がプロセッサ１１０全体で例外応答を始めるようにす
る。
ト１７２への入力が規定された無効性のある条件を満た
すときに、EXCEPTION 状態コードを発生する。浮動小数
点スタックオーバーフローまたはアンダーフロー信号が
セットされるか、除算演算の分母オペランドがゼロに等
しいか、または命令の発生された結果がゼロまたは無限
になるような値をソースオペランドの値が有する場合に
は、無効条件が起こる。浮動小数点機能ユニット１７２
への入力によって例外が発生されると、ユニットは演算
の残りのステージをキャンセルし、EXCEPTION 状態コー
ドを状態バス１４１に置いて、リオーダバッファ１２６
がプロセッサ１１０全体で例外応答を始めるようにす
る。
【０１０３】浮動小数点丸め装置９２７は、浮動小数点
ＲＯＰの実行の結果として生じる例外を検出する。これ
らの例外は、浮動小数点指数値のオーバーフローまたは
アンダーフロー、または丸める際に起こる不正確なエラ
ーを含む。これらのエラーはリザベーションステーショ
ン９２１に知らされる。
ＲＯＰの実行の結果として生じる例外を検出する。これ
らの例外は、浮動小数点指数値のオーバーフローまたは
アンダーフロー、または丸める際に起こる不正確なエラ
ーを含む。これらのエラーはリザベーションステーショ
ン９２１に知らされる。
【０１０４】リオーダバッファ１２６は推測によるＲＯ
Ｐから結果として生じるすべてのデータへのアクセスを
管理する。浮動小数点ユニット１７２等の機能ユニット
は、このようなデータ管理のタスクを行なわない。機能
ユニットは、オペランドバス１３０および１３１を介し
てリオーダバッファ１２６によって供給されたデータに
対して算術演算を行なう。リオーダバッファ１２６は、
浮動小数点スタック内のデータを含むすべての推測によ
るデータが、プロセッサ１１０内の種々のブロック間の
協働によって一貫した態様ではあるようにデータの管理
を制御するが、一般に浮動小数点機能ユニット１７２の
動作には依存しないで処理される。リオーダバッファ１
２６のみに従属性の決定を含むデータフロー制御を与え
ることによって、ＦＰＵ１７２を含む他の処理ブロック
は簡略化される。浮動小数点ユニット１７２によって用
いられる制御情報は、スタックオーバーフローまたはア
ンダーフロー条件を示すビット等のスタック状態ビット
に限られる。この情報は命令デコーダ１１８によって発
生され、動作の発行の際に浮動小数点ユニット１７２に
渡される。ＦＰＵ１７２がオーバーフローまたはアンダ
ーフロートラップを受取ると、これはEXCEPTION 状態コ
ードを発生する。
Ｐから結果として生じるすべてのデータへのアクセスを
管理する。浮動小数点ユニット１７２等の機能ユニット
は、このようなデータ管理のタスクを行なわない。機能
ユニットは、オペランドバス１３０および１３１を介し
てリオーダバッファ１２６によって供給されたデータに
対して算術演算を行なう。リオーダバッファ１２６は、
浮動小数点スタック内のデータを含むすべての推測によ
るデータが、プロセッサ１１０内の種々のブロック間の
協働によって一貫した態様ではあるようにデータの管理
を制御するが、一般に浮動小数点機能ユニット１７２の
動作には依存しないで処理される。リオーダバッファ１
２６のみに従属性の決定を含むデータフロー制御を与え
ることによって、ＦＰＵ１７２を含む他の処理ブロック
は簡略化される。浮動小数点ユニット１７２によって用
いられる制御情報は、スタックオーバーフローまたはア
ンダーフロー条件を示すビット等のスタック状態ビット
に限られる。この情報は命令デコーダ１１８によって発
生され、動作の発行の際に浮動小数点ユニット１７２に
渡される。ＦＰＵ１７２がオーバーフローまたはアンダ
ーフロートラップを受取ると、これはEXCEPTION 状態コ
ードを発生する。
【０１０５】浮動小数点機能ユニット１７２は、プロセ
ッサ１１０が再同期化応答を起こす２つの条件を検出す
る。第１の再同期化条件は、ＣＲ０制御レジスタのＮＥ
（数値エラー）ビット（ビット５）がゼロに設定され、
ＩＧＧＮＥ／（本明細書中、否定、相補および反転等を
表わすバー記号に代えて／を用いる）ピンがゼロに設定
された状態での浮動小数点例外の発生である。第２の再
同期化条件は、早い浮動小数点の出力に関して起こる。
ッサ１１０が再同期化応答を起こす２つの条件を検出す
る。第１の再同期化条件は、ＣＲ０制御レジスタのＮＥ
（数値エラー）ビット（ビット５）がゼロに設定され、
ＩＧＧＮＥ／（本明細書中、否定、相補および反転等を
表わすバー記号に代えて／を用いる）ピンがゼロに設定
された状態での浮動小数点例外の発生である。第２の再
同期化条件は、早い浮動小数点の出力に関して起こる。
【０１０６】ＣＲ０制御レジスタのＮＥビットは、プロ
セッサ１１０の例外処理を制御する。特定的には、ＣＲ
０制御レジスタのＮＥビットの値に依存して、例外ハン
ドラが、割込ベクトル１６を介してか（ＮＥ＝１）、ま
たは外部割込を介して（ＮＥ＝０）呼び出される。ＮＥ
ビットは、セットされると浮動小数点数値エラーを報告
するための標準的な手順を可能化する。ＮＥがクリアさ
れており、ＩＧＮＮＥ／入力がアクティブ（ロー）であ
れば、数値エラーは無視される。ＮＥビットがクリアさ
れており、かつＩＧＮＮＥ／入力がイナクティブ（ハ
イ）であれば、数値エラーによってプロセッサは停止
し、割込を待つこととなる。この割込は、入力を割込コ
ントローラに送るためにＦＥＲＲ／ピンを用いることに
よって発生される。ＮＥビット、ＩＧＮＮＥ／ピン、お
よびＦＥＲＲ／ピンは、浮動小数点エラーに対するプロ
セッサ１１０の応答を特定するために用いられる。再同
期化は、プロセッサ１１０がエラーを無視することを可
能にするために用いられる。ＮＥビット、ＩＧＮＮＥ／
ピン、およびＦＥＲＲ／ピンは、外部論理とともに用い
られてＰＣスタイルのエラーの報告を実現する。ＣＲ０
制御レジスタならびにＩＧＮＮＥ／およびＦＥＲＲ／ピ
ンは、１９９２年カリフォルニア州サンタクララ（Sant
a Clara ）のインテル社（Intel Corporation ）の出版
物「インテル４８６マイクロプロセッサファミリ：プロ
グラマーの手引書」（Intel 486 TM Microprocessor Fa
mily: Programmer´s Reference Manual ）の補遺Ｅに
より詳細に述べられ、その全体をここに引用によって援
用する。
セッサ１１０の例外処理を制御する。特定的には、ＣＲ
０制御レジスタのＮＥビットの値に依存して、例外ハン
ドラが、割込ベクトル１６を介してか（ＮＥ＝１）、ま
たは外部割込を介して（ＮＥ＝０）呼び出される。ＮＥ
ビットは、セットされると浮動小数点数値エラーを報告
するための標準的な手順を可能化する。ＮＥがクリアさ
れており、ＩＧＮＮＥ／入力がアクティブ（ロー）であ
れば、数値エラーは無視される。ＮＥビットがクリアさ
れており、かつＩＧＮＮＥ／入力がイナクティブ（ハ
イ）であれば、数値エラーによってプロセッサは停止
し、割込を待つこととなる。この割込は、入力を割込コ
ントローラに送るためにＦＥＲＲ／ピンを用いることに
よって発生される。ＮＥビット、ＩＧＮＮＥ／ピン、お
よびＦＥＲＲ／ピンは、浮動小数点エラーに対するプロ
セッサ１１０の応答を特定するために用いられる。再同
期化は、プロセッサ１１０がエラーを無視することを可
能にするために用いられる。ＮＥビット、ＩＧＮＮＥ／
ピン、およびＦＥＲＲ／ピンは、外部論理とともに用い
られてＰＣスタイルのエラーの報告を実現する。ＣＲ０
制御レジスタならびにＩＧＮＮＥ／およびＦＥＲＲ／ピ
ンは、１９９２年カリフォルニア州サンタクララ（Sant
a Clara ）のインテル社（Intel Corporation ）の出版
物「インテル４８６マイクロプロセッサファミリ：プロ
グラマーの手引書」（Intel 486 TM Microprocessor Fa
mily: Programmer´s Reference Manual ）の補遺Ｅに
より詳細に述べられ、その全体をここに引用によって援
用する。
【０１０７】第２の再同期化条件は、早い浮動小数点の
出力に関して起こる。ｘ８６浮動小数点命令は、複数の
浮動小数点ＲＯＰのシーケンスの形で実行され得る。浮
動小数点エラー条件等の種々の条件下で、浮動小数点Ｒ
ＯＰは、もはや後続の浮動小数点ＲＯＰを実行するのに
意味がないか、または望ましくないという条件または結
果をもたらし得る。これらのＲＯＰは命令ストリームに
関して無意味であると考えられる。たとえば、検出ブロ
ック９３２は、無効演算（ＦＰスタックアンダーフロー
またはオーバーフロー等）、ゼロ除算、ゼロになる結
果、ソースオペランドに基づく無限等の無効条件を検出
する。ゼロ除算の条件は、後続の浮動小数点ＲＯＰがオ
ーバーフローエラーしかもたらさないことを示し得る。
このような条件下では、最初の意味のあるＲＯＰに基づ
いてフラグを含む浮動小数点結果を生成し、後続の不適
切なＲＯＰをキャンセルすることが効率的である。早い
浮動小数点の出力応答の際、入力の例外によって動作の
残りのステージ（さらなるＲＯＰ）のキャンセルを起こ
し、浮動小数点の出力が早いという状態の指示とともに
宛先コードを結果バスを介して送る。
出力に関して起こる。ｘ８６浮動小数点命令は、複数の
浮動小数点ＲＯＰのシーケンスの形で実行され得る。浮
動小数点エラー条件等の種々の条件下で、浮動小数点Ｒ
ＯＰは、もはや後続の浮動小数点ＲＯＰを実行するのに
意味がないか、または望ましくないという条件または結
果をもたらし得る。これらのＲＯＰは命令ストリームに
関して無意味であると考えられる。たとえば、検出ブロ
ック９３２は、無効演算（ＦＰスタックアンダーフロー
またはオーバーフロー等）、ゼロ除算、ゼロになる結
果、ソースオペランドに基づく無限等の無効条件を検出
する。ゼロ除算の条件は、後続の浮動小数点ＲＯＰがオ
ーバーフローエラーしかもたらさないことを示し得る。
このような条件下では、最初の意味のあるＲＯＰに基づ
いてフラグを含む浮動小数点結果を生成し、後続の不適
切なＲＯＰをキャンセルすることが効率的である。早い
浮動小数点の出力応答の際、入力の例外によって動作の
残りのステージ（さらなるＲＯＰ）のキャンセルを起こ
し、浮動小数点の出力が早いという状態の指示とともに
宛先コードを結果バスを介して送る。
【０１０８】一般に、出力条件を検出してリオーダバッ
ファ１２６に条件コードを送るＲＯＰは再同期化応答を
始め、リオーダバッファ１２６および機能ユニットリザ
ベーションステーションをフラッシュし、浮動小数点Ｒ
ＯＰのシーケンスを超えるフェッチＰＣを再指定する。
再同期化動作は、シーケンスにおける最終の浮動小数点
ＲＯＰに続いて始められる。
ファ１２６に条件コードを送るＲＯＰは再同期化応答を
始め、リオーダバッファ１２６および機能ユニットリザ
ベーションステーションをフラッシュし、浮動小数点Ｒ
ＯＰのシーケンスを超えるフェッチＰＣを再指定する。
再同期化動作は、シーケンスにおける最終の浮動小数点
ＲＯＰに続いて始められる。
【０１０９】図１８を参照して、ロード／ストア機能ユ
ニット１７３は、ロードおよびストア命令を実行し、デ
ータキャッシュ１８０と相互作用する。ロード／ストア
機能ユニット１７３は、デュアルポートリザベーション
ステーション９４５と、４エントリストアバッファ９４
４と、ロード／ストア結果バスドライバ９４７とを含
む。各ポートはストアバッファ９４４およびデータキャ
ッシュ１８０にチャネルによって接続され、これは４０
のデータビットと適切な数のアドレスビットとを含む。
リザベーションステーション９４５は、マルチプレクサ
９４１と、ロードストアコントローラ９４３と、マージ
回路９５０と、４つまでのＲＯＰを待ち行列に入れるた
めのＦＩＦＯ９４２とを含む。
ニット１７３は、ロードおよびストア命令を実行し、デ
ータキャッシュ１８０と相互作用する。ロード／ストア
機能ユニット１７３は、デュアルポートリザベーション
ステーション９４５と、４エントリストアバッファ９４
４と、ロード／ストア結果バスドライバ９４７とを含
む。各ポートはストアバッファ９４４およびデータキャ
ッシュ１８０にチャネルによって接続され、これは４０
のデータビットと適切な数のアドレスビットとを含む。
リザベーションステーション９４５は、マルチプレクサ
９４１と、ロードストアコントローラ９４３と、マージ
回路９５０と、４つまでのＲＯＰを待ち行列に入れるた
めのＦＩＦＯ９４２とを含む。
【０１１０】マルチプレクサ９４１は、ＡおよびＢオペ
ランドならびにタグバス１３０、１３１、１４８および
１４９に接続される４：１マルチプレクサを含む。リザ
ベーションステーション９４５内の各ＦＩＦＯエントリ
は、ロードまたはストア動作を実行するのに必要な情報
フィールドのすべてを保持する。１プロセッサクロック
サイクル中に、２つまでのＲＯＰが投入され、２つまで
のＦＩＦＯエントリが回収される。ロード／ストアリサ
ベーションステーション９４５は、その入力で、４つの
ＡおよびＢオペランドバス１３０および１３１と、４つ
のＡおよびＢオペランドタグバス１４８および１４９
と、５つの結果バス１３２と、４つの宛先タグバス１４
０および４つのオペコード／タイプバス１５０とに接続
される。リザベーションステーション９４５はまた、デ
ータキャッシュ１８０のポートＡおよびＢのデータ部分
に接続される。リザベーションステーション９４５は、
ＡおよびＢポートリザベーションステーションデータバ
スそれぞれRSDATA AおよびRSDATA Bと、ＡおよびＢポー
トリザベーションステーションアドレスバスRSADDR Aお
よびRSADDR Bを用いてストアバッファ９４４に接続さ
れ、これらはまたデータキャッシュ１８０のポートＡお
よびＢのアドレスラインに接続される。リザベーション
ステーション９４５は、リザベーションステーションロ
ードバスRSLOADおよびリザベーションステーションシフ
トバスRSHIFTを用いてコントローラ９４３に接続され
る。ストアバッファ９４４は、ロード／ストア結果バス
ドライバ９４７と、アドレス／データバス１１１と、ロ
ードストアコントローラ９４３とに、ストアバッファロ
ードバスSBLOADおよびストアバッファシフトバスSBSHIF
T を用いて接続される。リザベーションステーション９
４５およびストアバッファ９４４との接続に加えて、ロ
ードストアコントローラ９４３はデータキャッシュ１８
０およびリオーダバッファ１２６にも接続される。スト
アバッファ９４４への接続に加えて、ロード／ストア結
果バスドライバはデータキャッシュ１８０と、５つの結
果バス１３２および５つの結果タグバス１３９とにも接
続する。
ランドならびにタグバス１３０、１３１、１４８および
１４９に接続される４：１マルチプレクサを含む。リザ
ベーションステーション９４５内の各ＦＩＦＯエントリ
は、ロードまたはストア動作を実行するのに必要な情報
フィールドのすべてを保持する。１プロセッサクロック
サイクル中に、２つまでのＲＯＰが投入され、２つまで
のＦＩＦＯエントリが回収される。ロード／ストアリサ
ベーションステーション９４５は、その入力で、４つの
ＡおよびＢオペランドバス１３０および１３１と、４つ
のＡおよびＢオペランドタグバス１４８および１４９
と、５つの結果バス１３２と、４つの宛先タグバス１４
０および４つのオペコード／タイプバス１５０とに接続
される。リザベーションステーション９４５はまた、デ
ータキャッシュ１８０のポートＡおよびＢのデータ部分
に接続される。リザベーションステーション９４５は、
ＡおよびＢポートリザベーションステーションデータバ
スそれぞれRSDATA AおよびRSDATA Bと、ＡおよびＢポー
トリザベーションステーションアドレスバスRSADDR Aお
よびRSADDR Bを用いてストアバッファ９４４に接続さ
れ、これらはまたデータキャッシュ１８０のポートＡお
よびＢのアドレスラインに接続される。リザベーション
ステーション９４５は、リザベーションステーションロ
ードバスRSLOADおよびリザベーションステーションシフ
トバスRSHIFTを用いてコントローラ９４３に接続され
る。ストアバッファ９４４は、ロード／ストア結果バス
ドライバ９４７と、アドレス／データバス１１１と、ロ
ードストアコントローラ９４３とに、ストアバッファロ
ードバスSBLOADおよびストアバッファシフトバスSBSHIF
T を用いて接続される。リザベーションステーション９
４５およびストアバッファ９４４との接続に加えて、ロ
ードストアコントローラ９４３はデータキャッシュ１８
０およびリオーダバッファ１２６にも接続される。スト
アバッファ９４４への接続に加えて、ロード／ストア結
果バスドライバはデータキャッシュ１８０と、５つの結
果バス１３２および５つの結果タグバス１３９とにも接
続する。
【０１１１】データキャッシュ１８０は、１クロックサ
イクルにつき２つの動作をサポートする、線形にアドレ
スされる４ウェイインタリーブ８Ｋバイト４ウェイセッ
トアソシアティブキャッシュである。データキャッシュ
１８０は、１２８の１６バイトラインまたはブロックと
して構成される。各１６バイトエントリは、４つの個々
にアドレスされる３２ビットバンクのラインにストアさ
れる。アドレス（ＡＤＤＲ）およびデータ（ＤＡＴＡ）
ラインは、図示のとおりデータキャッシュ１８０をロー
ド／ストア機能ユニット１７３に接続する。より特定的
には、データキャッシュ１８０は、データキャッシュ１
８０とロード／ストアユニット１７３との間に２組のア
ドレスおよびデータ経路を含み、ロード／ストア機能ユ
ニット１７３からの２つの同時アクセスを可能にする。
個々にアドレスされるバンクによって、データキャッシ
ュ１８０は、デュアルポーティングと関係するオーバー
ヘッドを避けながら、２つの同時ロード動作等の２つの
ＲＯＰによる同時アクセスを可能とする。これらの２つ
のアクセスは、１６バイトデータキャッシュラインサイ
ズに整列される８ないし３２ビットロードまたはストア
アクセスであり得る。
イクルにつき２つの動作をサポートする、線形にアドレ
スされる４ウェイインタリーブ８Ｋバイト４ウェイセッ
トアソシアティブキャッシュである。データキャッシュ
１８０は、１２８の１６バイトラインまたはブロックと
して構成される。各１６バイトエントリは、４つの個々
にアドレスされる３２ビットバンクのラインにストアさ
れる。アドレス（ＡＤＤＲ）およびデータ（ＤＡＴＡ）
ラインは、図示のとおりデータキャッシュ１８０をロー
ド／ストア機能ユニット１７３に接続する。より特定的
には、データキャッシュ１８０は、データキャッシュ１
８０とロード／ストアユニット１７３との間に２組のア
ドレスおよびデータ経路を含み、ロード／ストア機能ユ
ニット１７３からの２つの同時アクセスを可能にする。
個々にアドレスされるバンクによって、データキャッシ
ュ１８０は、デュアルポーティングと関係するオーバー
ヘッドを避けながら、２つの同時ロード動作等の２つの
ＲＯＰによる同時アクセスを可能とする。これらの２つ
のアクセスは、１６バイトデータキャッシュラインサイ
ズに整列される８ないし３２ビットロードまたはストア
アクセスであり得る。
【０１１２】ロード動作は、データキャッシュ１８０か
らデータを読出す。ロード動作の間に、リザベーション
ステーション９４５はアドレスをデータキャッシュ１８
０に供給する。アドレスがキャッシュヒットを発生する
と、データキャッシュ１８０は、リザベーションステー
ション９４５にデータキャッシュ１８０のストアアレイ
（図示せず）の対応するバンクおよびブロックにストア
されるデータを供給する。倍長語がデータキャッシュ１
８０からロード／ストア結果バスドライバ９４７に転送
される。ロード／ストア命令オペコードの上位２ビット
が、生成されるべき結果のサイズを特定する。結果のタ
イプは、倍長語、語、上位バイトまたは下位バイトであ
る。未使用のバイトはゼロにセットされる。上位バイト
については、ＲＯＰを実行することによって生成される
結果は、ロード／ストア結果バスドライバ９４７によっ
て結果が結果バス１３２へと送られる前に中位ビットフ
ィールドにリマッピングされる。上位ビットは常にオペ
ランドの中位ビットフィールドから読出される。ロード
／ストア結果バスドライバ９４７は、倍長語読出動作に
よって読出されるデータの未使用の部分をマスクする。
AHBYTE信号がセットされれば、ロード／ストア結果バス
ドライバ９４７は下位フィールドデータビット＜７：０
＞を中位フィールドビット＜１５：８＞に再マッピング
する。バスドライバ９４７は結果を結果バス１３２のう
ちの１つに送る。アドレスがポートＡを介してデータキ
ャッシュ１８０に供給されたのであれば、データはポー
トＡを介してリザベーションステーション回路９４５に
与えられる。そうではなく、アドレスがポートＢを用い
てデータキャッシュ１８０に与えられた場合には、デー
タがリザベーションステーション９４５にポートＢを介
して伝えられる。アドレスはデータキャッシュ１８０に
送られ、データはポートＡおよびＢを用いて同時にデー
タキャッシュ１８０から受取られる。ロード／ストア結
果バスドライバ９４７は結果を結果バス１３２のうちの
１つへと送る際に、結果タグバス１３９のうちの対応す
る１つをも駆動する。
らデータを読出す。ロード動作の間に、リザベーション
ステーション９４５はアドレスをデータキャッシュ１８
０に供給する。アドレスがキャッシュヒットを発生する
と、データキャッシュ１８０は、リザベーションステー
ション９４５にデータキャッシュ１８０のストアアレイ
（図示せず）の対応するバンクおよびブロックにストア
されるデータを供給する。倍長語がデータキャッシュ１
８０からロード／ストア結果バスドライバ９４７に転送
される。ロード／ストア命令オペコードの上位２ビット
が、生成されるべき結果のサイズを特定する。結果のタ
イプは、倍長語、語、上位バイトまたは下位バイトであ
る。未使用のバイトはゼロにセットされる。上位バイト
については、ＲＯＰを実行することによって生成される
結果は、ロード／ストア結果バスドライバ９４７によっ
て結果が結果バス１３２へと送られる前に中位ビットフ
ィールドにリマッピングされる。上位ビットは常にオペ
ランドの中位ビットフィールドから読出される。ロード
／ストア結果バスドライバ９４７は、倍長語読出動作に
よって読出されるデータの未使用の部分をマスクする。
AHBYTE信号がセットされれば、ロード／ストア結果バス
ドライバ９４７は下位フィールドデータビット＜７：０
＞を中位フィールドビット＜１５：８＞に再マッピング
する。バスドライバ９４７は結果を結果バス１３２のう
ちの１つに送る。アドレスがポートＡを介してデータキ
ャッシュ１８０に供給されたのであれば、データはポー
トＡを介してリザベーションステーション回路９４５に
与えられる。そうではなく、アドレスがポートＢを用い
てデータキャッシュ１８０に与えられた場合には、デー
タがリザベーションステーション９４５にポートＢを介
して伝えられる。アドレスはデータキャッシュ１８０に
送られ、データはポートＡおよびＢを用いて同時にデー
タキャッシュ１８０から受取られる。ロード／ストア結
果バスドライバ９４７は結果を結果バス１３２のうちの
１つへと送る際に、結果タグバス１３９のうちの対応す
る１つをも駆動する。
【０１１３】ストア動作は、データキャッシュ１８０か
らの倍長語読出動作であり、キャッシュ１８０への倍長
語ライトバックがこれに続く。ストア動作の間、アドレ
スされた倍長語がまずデータキャッシュ１８０からスト
アバッファ９４４に転送される。次にデータがリザベー
ションステーション９４５からストアバッファ９４４に
送られる。ストアデータの幅が３２ビット以上であれ
ば、データキャッシュ１８０から読出された倍長語にデ
ータがとって代わる。ストアデータの幅が３２ビット未
満であれば、マージ回路９５０が適用可能なデータフィ
ールドを、データキャッシュ１８０から読出された倍長
語にマージする。ストアデータの一部が利用可能でなけ
れば、利用不可能なデータに代わるオペランドタグが用
いられる。結果バスから欠けているデータのすべてのビ
ットフィールドが送られるまで、データおよびタグの混
ったものがストアバッファに保持される。すべてのフィ
ールドが利用可能となるまでストアバッファ９４４に部
分データを保持することによって、フルの倍長語のみが
キャッシュ１８０に書込まれる。個々の８ビットバイト
の書込は必要ではない。マージされたデータはロード／
ストア結果バスドライバ９４７によってデータキャッシ
ュ１８０に戻される。幅が３２ビットを上回るストアデ
ータのロードおよびストア動作は、データキャッシュ１
８０への複数のアクセスを行ない、データキャッシュ１
８０にライトバックする前にストアバッファ９４４にお
いてデータを構成する。ストア動作が解放されると、デ
ータおよび対応するアドレスがデータキャッシュ１８０
にアドレス／データバス１１１を用いて伝えられる。
らの倍長語読出動作であり、キャッシュ１８０への倍長
語ライトバックがこれに続く。ストア動作の間、アドレ
スされた倍長語がまずデータキャッシュ１８０からスト
アバッファ９４４に転送される。次にデータがリザベー
ションステーション９４５からストアバッファ９４４に
送られる。ストアデータの幅が３２ビット以上であれ
ば、データキャッシュ１８０から読出された倍長語にデ
ータがとって代わる。ストアデータの幅が３２ビット未
満であれば、マージ回路９５０が適用可能なデータフィ
ールドを、データキャッシュ１８０から読出された倍長
語にマージする。ストアデータの一部が利用可能でなけ
れば、利用不可能なデータに代わるオペランドタグが用
いられる。結果バスから欠けているデータのすべてのビ
ットフィールドが送られるまで、データおよびタグの混
ったものがストアバッファに保持される。すべてのフィ
ールドが利用可能となるまでストアバッファ９４４に部
分データを保持することによって、フルの倍長語のみが
キャッシュ１８０に書込まれる。個々の８ビットバイト
の書込は必要ではない。マージされたデータはロード／
ストア結果バスドライバ９４７によってデータキャッシ
ュ１８０に戻される。幅が３２ビットを上回るストアデ
ータのロードおよびストア動作は、データキャッシュ１
８０への複数のアクセスを行ない、データキャッシュ１
８０にライトバックする前にストアバッファ９４４にお
いてデータを構成する。ストア動作が解放されると、デ
ータおよび対応するアドレスがデータキャッシュ１８０
にアドレス／データバス１１１を用いて伝えられる。
【０１１４】適切なロード／ストア機能ユニットは、ウ
ィリアム・エム・ジョンソン、デイビッド・ビィ・ウィ
ットおよびミュラリ・チナコンダによる「マイクロプロ
セッサのロード／ストア機能ユニットおよび情報処理用
装置」と題する１９９４年１０月２５日出願の特願平６
−２６０６９９号（米国では１９９３年１０月２９日に
出願された米国特許出願連続番号第０８／１４６，３７
６号）に開示され、その全体をここに引用によって援用
する。
ィリアム・エム・ジョンソン、デイビッド・ビィ・ウィ
ットおよびミュラリ・チナコンダによる「マイクロプロ
セッサのロード／ストア機能ユニットおよび情報処理用
装置」と題する１９９４年１０月２５日出願の特願平６
−２６０６９９号（米国では１９９３年１０月２９日に
出願された米国特許出願連続番号第０８／１４６，３７
６号）に開示され、その全体をここに引用によって援用
する。
【０１１５】ここで図２０および２１を参照して、デー
タキャッシュ１８０はデータキャッシュコントローラ７
００とデータキャッシュアレイ７０２とを含む。なお、
図１９は、図２０および２１の組合せの態様を示す。デ
ータキャッシュコントローラ７００は、データキャッシ
ュ１８０の種々の動作を制御する。データキャッシュコ
ントローラ７００は、ロード／ストア機能ユニット１７
３およびＩＡＤバス１１１からの制御信号（CONTROL ）
を受取り、制御信号をデータキャッシュアレイ７０２に
発生する。データキャッシュアレイ７０２はデータをブ
ロックの形でストアし、ブロックのアドレス指定の際に
データブロックへのアクセスを供給する。データキャッ
シュアレイ７０２はロード／ストア機能ユニット１７３
からアドレス信号およびデータ信号を受取り、ＩＡＤバ
ス１１１とやり取りする。データキャッシュ１８０は４
ウェイアソシアティブであり、２つの線形アドレスをと
り、単一のクロックサイクルの第１の段階でその４つの
バンクにアクセスする。結果としてのロード動作はサイ
クルの第２の段階で完了し、結果バス１３２のうちの１
つを駆動し得る。結果バス１３２に対する機能ユニット
によるリクエストは、他の機能ユニットからのリクエス
トと調停される。
タキャッシュ１８０はデータキャッシュコントローラ７
００とデータキャッシュアレイ７０２とを含む。なお、
図１９は、図２０および２１の組合せの態様を示す。デ
ータキャッシュコントローラ７００は、データキャッシ
ュ１８０の種々の動作を制御する。データキャッシュコ
ントローラ７００は、ロード／ストア機能ユニット１７
３およびＩＡＤバス１１１からの制御信号（CONTROL ）
を受取り、制御信号をデータキャッシュアレイ７０２に
発生する。データキャッシュアレイ７０２はデータをブ
ロックの形でストアし、ブロックのアドレス指定の際に
データブロックへのアクセスを供給する。データキャッ
シュアレイ７０２はロード／ストア機能ユニット１７３
からアドレス信号およびデータ信号を受取り、ＩＡＤバ
ス１１１とやり取りする。データキャッシュ１８０は４
ウェイアソシアティブであり、２つの線形アドレスをと
り、単一のクロックサイクルの第１の段階でその４つの
バンクにアクセスする。結果としてのロード動作はサイ
クルの第２の段階で完了し、結果バス１３２のうちの１
つを駆動し得る。結果バス１３２に対する機能ユニット
によるリクエストは、他の機能ユニットからのリクエス
トと調停される。
【０１１６】データキャッシュアレイ７０２は２つのア
レイ、すなわちデータストアアレイ７０４とデータ線形
タグアレイ７０６とを含む。データキャッシュアレイ７
０４は２つのデータ信号（DATA A、DATA B）を受取り、
これらをロード／ストア機能ユニット１７３に与える。
ロード／ストア機能ユニット１７３は、２つの線形アド
レスADDR AおよびADDR Bを用いてデータ線形タグ回路７
０２とデータストアアレイ７０４とにアドレスする。し
たがって、データキャッシュアレイ７０２はデュアルポ
ートメモリアレイであり、両方のポートがロード／スト
ア機能ユニット１７３に接続されて、２つのデータ値が
同時に書込または読出されるのを可能にする。データス
トアアレイ７０４はまた、線形タグアレイ７０６から制
御信号を受取る。
レイ、すなわちデータストアアレイ７０４とデータ線形
タグアレイ７０６とを含む。データキャッシュアレイ７
０４は２つのデータ信号（DATA A、DATA B）を受取り、
これらをロード／ストア機能ユニット１７３に与える。
ロード／ストア機能ユニット１７３は、２つの線形アド
レスADDR AおよびADDR Bを用いてデータ線形タグ回路７
０２とデータストアアレイ７０４とにアドレスする。し
たがって、データキャッシュアレイ７０２はデュアルポ
ートメモリアレイであり、両方のポートがロード／スト
ア機能ユニット１７３に接続されて、２つのデータ値が
同時に書込または読出されるのを可能にする。データス
トアアレイ７０４はまた、線形タグアレイ７０６から制
御信号を受取る。
【０１１７】データキャッシュコントローラ７００は、
データキャッシュアレイ７０２に線形アドレス信号を含
む制御信号を発生する。線形アドレス信号の中位ビット
は、データ線形タグアレイ７０６の各列内のブロックに
アドレスし、かつデータストアアレイ７０４からエント
リを検索するためのキャッシュブロックインデックスを
供給する。各線形アドレスの上位ビットは、線形タグア
レイ７０６の各列の線形データタグと比較され、キャッ
シュブロックインデックスによってアクセスされる列の
うちの１つを選択する。各線形アドレスの下位ビット
は、線形アドレスによってアドレスされるバイトにアク
セスするために検索されたエントリへのオフセットを与
える。
データキャッシュアレイ７０２に線形アドレス信号を含
む制御信号を発生する。線形アドレス信号の中位ビット
は、データ線形タグアレイ７０６の各列内のブロックに
アドレスし、かつデータストアアレイ７０４からエント
リを検索するためのキャッシュブロックインデックスを
供給する。各線形アドレスの上位ビットは、線形タグア
レイ７０６の各列の線形データタグと比較され、キャッ
シュブロックインデックスによってアクセスされる列の
うちの１つを選択する。各線形アドレスの下位ビット
は、線形アドレスによってアドレスされるバイトにアク
セスするために検索されたエントリへのオフセットを与
える。
【０１１８】データストアアレイ７０４内のエントリ
は、１６バイトのデータブロックを含む。データ線形タ
グアレイ７０６内のエントリは、データ線形タグ値と、
線形タグ有効ビットと、データ有効ビットと、ダーティ
ビットと、有効物理変換ビットとを含む。線形アドレス
の上位２１ビットに対応するデータ線形タグ値は、対応
するデータストアアレイ７０４のエントリにストアされ
るブロックの線形ブロックフレームアドレスを示す。線
形タグ有効ビットは、線形タグが有効であるかどうかを
示す。データ有効ビットは、ストアアレイ内の対応する
エントリが有効であるかどうかを示す。ダーティビット
は、キャッシュラインが変更されたことを示し、アクセ
スされたラインが以前に変更されたときにデータキャッ
シュストアアレイ７０４に示すために用いられる。有効
物理変換ビットは、エントリが成功した物理タグヒット
に対応するかどうかを示す。
は、１６バイトのデータブロックを含む。データ線形タ
グアレイ７０６内のエントリは、データ線形タグ値と、
線形タグ有効ビットと、データ有効ビットと、ダーティ
ビットと、有効物理変換ビットとを含む。線形アドレス
の上位２１ビットに対応するデータ線形タグ値は、対応
するデータストアアレイ７０４のエントリにストアされ
るブロックの線形ブロックフレームアドレスを示す。線
形タグ有効ビットは、線形タグが有効であるかどうかを
示す。データ有効ビットは、ストアアレイ内の対応する
エントリが有効であるかどうかを示す。ダーティビット
は、キャッシュラインが変更されたことを示し、アクセ
スされたラインが以前に変更されたときにデータキャッ
シュストアアレイ７０４に示すために用いられる。有効
物理変換ビットは、エントリが成功した物理タグヒット
に対応するかどうかを示す。
【０１１９】データキャッシュ１８０は、４つの２Ｋバ
イト列またはバンクに構成され、これらは、データキャ
ッシュ内のラインの１つが４つのバンクの各々において
４バイトを有するように構成される。したがって、２つ
のアクセスのビット［３：２］の線形アドレスが同じで
ない限り、２つのアクセスは同時にデータキャッシュ１
８０内のデータアレイにアクセスできる。データ線形タ
グアレイ７０６およびデータキャッシュストアアレイ７
０４は、命令キャッシュ１１６のアドレスタグアレイ２
５２および命令ストアアレイ２５０と同様の態様で構成
される。しかしながら、データキャッシュ１８０は、デ
ータ線形タグアレイ７０６が２つの線形アドレス（ADDR
A、ADDR B）を同時に受取り、データストアアレイ７０
４が２つのデータ信号（DATA A、DATA B）を同時に受取
りかつこれらを供給するデュアルポートデータキャッシ
ュとして機能する。データストアアレイ７０４は、４つ
の別個のデータストアアレイ、列０、１、２および３、
それぞれ７１０、７１２、７１４および７１６とマルチ
プレクサ回路７１８とを含む。マルチプレクサ７１８
は、それぞれの線形タグアレイにストアされた線形タグ
値との一致があるかどうかを示す制御信号をデータ線形
タグアレイ７０６から受取る。マルチプレクサ７１８は
データを受取り、これをストアアレイ７１０、７１２、
７１４および７１６に供給する。マルチプレクサ７１８
はまたデータを受取り、これをＩＡＤバス１１１および
ロードストア機能ユニット１７３に供給する。
イト列またはバンクに構成され、これらは、データキャ
ッシュ内のラインの１つが４つのバンクの各々において
４バイトを有するように構成される。したがって、２つ
のアクセスのビット［３：２］の線形アドレスが同じで
ない限り、２つのアクセスは同時にデータキャッシュ１
８０内のデータアレイにアクセスできる。データ線形タ
グアレイ７０６およびデータキャッシュストアアレイ７
０４は、命令キャッシュ１１６のアドレスタグアレイ２
５２および命令ストアアレイ２５０と同様の態様で構成
される。しかしながら、データキャッシュ１８０は、デ
ータ線形タグアレイ７０６が２つの線形アドレス（ADDR
A、ADDR B）を同時に受取り、データストアアレイ７０
４が２つのデータ信号（DATA A、DATA B）を同時に受取
りかつこれらを供給するデュアルポートデータキャッシ
ュとして機能する。データストアアレイ７０４は、４つ
の別個のデータストアアレイ、列０、１、２および３、
それぞれ７１０、７１２、７１４および７１６とマルチ
プレクサ回路７１８とを含む。マルチプレクサ７１８
は、それぞれの線形タグアレイにストアされた線形タグ
値との一致があるかどうかを示す制御信号をデータ線形
タグアレイ７０６から受取る。マルチプレクサ７１８は
データを受取り、これをストアアレイ７１０、７１２、
７１４および７１６に供給する。マルチプレクサ７１８
はまたデータを受取り、これをＩＡＤバス１１１および
ロードストア機能ユニット１７３に供給する。
【０１２０】線形タグアレイ７０６は、線形タグアレイ
列０、１、２および３、それぞれ７２０、７２２、７２
４および７２６を含み、これらの各々は対応する比較回
路７３０、７３２、７３４および７３６と接続される。
データキャッシュ１８０の各列は、ストアアレイと、線
形タグアレイと比較回路とを含み、これらのすべてがロ
ード／ストア機能ユニット１７３から線形アドレスADDR
A、ADDR Bを受取る。
列０、１、２および３、それぞれ７２０、７２２、７２
４および７２６を含み、これらの各々は対応する比較回
路７３０、７３２、７３４および７３６と接続される。
データキャッシュ１８０の各列は、ストアアレイと、線
形タグアレイと比較回路とを含み、これらのすべてがロ
ード／ストア機能ユニット１７３から線形アドレスADDR
A、ADDR Bを受取る。
【０１２１】ここで図２２を参照して、物理Ｉ／Ｄタグ
ブロック１８６は、命令物理タグアレイ部分７５０とデ
ータ物理タグアレイ部分７５２とを含む。命令物理タグ
アレイ部分７５０は、いくつかの命令物理タグアレイ７
６０、７６２、７６４および７６６と、いくつかの命令
比較回路７７０、７７２、７７４および７７６を含む。
データ物理タグアレイ部分７５２は、いくつかのデータ
物理タグアレイ７８０、７８２、７８４および７８６
と、いくつかの対応するデータ比較回路７９０、７９
２、７９４および７９６とを含む。命令物理タグアレイ
７６０、７６２、７６４および７６６は、命令キャッシ
ュ１１６の列０、１、２および３に対応する。データ物
理タグアレイ７８０、７８２、７８４および７８６は、
データキャッシュ１８０の列０、１、２および３に対応
する。
ブロック１８６は、命令物理タグアレイ部分７５０とデ
ータ物理タグアレイ部分７５２とを含む。命令物理タグ
アレイ部分７５０は、いくつかの命令物理タグアレイ７
６０、７６２、７６４および７６６と、いくつかの命令
比較回路７７０、７７２、７７４および７７６を含む。
データ物理タグアレイ部分７５２は、いくつかのデータ
物理タグアレイ７８０、７８２、７８４および７８６
と、いくつかの対応するデータ比較回路７９０、７９
２、７９４および７９６とを含む。命令物理タグアレイ
７６０、７６２、７６４および７６６は、命令キャッシ
ュ１１６の列０、１、２および３に対応する。データ物
理タグアレイ７８０、７８２、７８４および７８６は、
データキャッシュ１８０の列０、１、２および３に対応
する。
【０１２２】命令物理タグアレイ７６０、７６２、７６
４および７６６は、バスインタフェースユニット１８４
によって供給される物理アドレスの最下位ビットを受取
り、それぞれの物理タグを比較回路７７０、７７２、７
７４および７７６に供給し、これらは同じ物理アドレス
の最上位ビットも受取る。比較回路７７０、７７２、７
７４および７７６は、それぞれの命令列ヒット指示信号
（IHIT C0 、IHIT C1、IHIT C2 およびIHIT C3 ）を命
令ストアアレイ２５０内のマルチプレクサ回路（図示せ
ず）のHIT COL 入力に供給し、出力命令を供給するため
の列ストアアレイを選択する。
４および７６６は、バスインタフェースユニット１８４
によって供給される物理アドレスの最下位ビットを受取
り、それぞれの物理タグを比較回路７７０、７７２、７
７４および７７６に供給し、これらは同じ物理アドレス
の最上位ビットも受取る。比較回路７７０、７７２、７
７４および７７６は、それぞれの命令列ヒット指示信号
（IHIT C0 、IHIT C1、IHIT C2 およびIHIT C3 ）を命
令ストアアレイ２５０内のマルチプレクサ回路（図示せ
ず）のHIT COL 入力に供給し、出力命令を供給するため
の列ストアアレイを選択する。
【０１２３】データ物理タグアレイ７８０、７８２、７
８４および７８６は、バスインタフェースユニット１８
４から物理アドレスの最下位ビットを受取り、それぞれ
のデータ物理タグを比較回路７９０、７９２、７９４お
よび７９６に供給し、これらは同じ物理アドレスの最上
位ビットも受取る。比較回路７９０、７９２、７９４お
よび７９６は、それぞれのデータ列ヒット指示信号（DH
IT C0 、DHIT C1 、DHIT C2 およびDHIT C3 ）をデータ
ストアアレイ７０４内のマルチプレクサ７１８のHIT CO
L A 入力に供給し、出力データを与えるための列ストア
アレイを選択する。
８４および７８６は、バスインタフェースユニット１８
４から物理アドレスの最下位ビットを受取り、それぞれ
のデータ物理タグを比較回路７９０、７９２、７９４お
よび７９６に供給し、これらは同じ物理アドレスの最上
位ビットも受取る。比較回路７９０、７９２、７９４お
よび７９６は、それぞれのデータ列ヒット指示信号（DH
IT C0 、DHIT C1 、DHIT C2 およびDHIT C3 ）をデータ
ストアアレイ７０４内のマルチプレクサ７１８のHIT CO
L A 入力に供給し、出力データを与えるための列ストア
アレイを選択する。
【０１２４】データ物理タグアレイ７８０、７８２、７
８４および７８６ならびに命令物理タグアレイ７６０、
７６２、７６４および７６６内の物理タグエントリは、
物理タグ値（ＰＴＡＧ）と、物理タグ有効ビット（Ｐ
Ｖ）と、シェアードビット（Ｓ）とを含む。物理データ
タグエントリはまた、モディファイドビット（Ｍ）、キ
ャッシュディスエーブルビット（ＣＤ）と、ライトスル
ービット（ＷＴ）とを含む。物理命令タグは有効ビット
しか持たない、というのは物理命令キャッシュは変更さ
れ得ないからである。ＰＴＡＧエントリは、ストアアレ
イ内の対応するエントリと関連する線形アドレスの変換
の結果としてできる物理アドレスを識別する。物理タグ
有効ビットは、対応するストアアレイの関連するエント
リが有効情報を含んでいるかどうかを示す。シェアード
ビットは、プロセッサ１１０を含むコンピュータシステ
ム内の別のキャッシュが同じ物理メモリにマッピングす
るかどうかを示す。モディファイドビットは、ストアア
レイ内にストアされたデータが書込まれたかまたは変更
されていて、キャッシュの外部にストアされた対応する
データとはもはや一致しないことを示す。キャッシュデ
ィスエーブルビットは、エントリがキャッシュディスエ
ーブルされておりキャッシュ書込の際に書込まれないこ
とを示す。ライトスルービットは、エントリがキャッシ
ュに書込まれるときにエントリの対応する外部メモリ位
置にも書込まれるべきであることを示す。
８４および７８６ならびに命令物理タグアレイ７６０、
７６２、７６４および７６６内の物理タグエントリは、
物理タグ値（ＰＴＡＧ）と、物理タグ有効ビット（Ｐ
Ｖ）と、シェアードビット（Ｓ）とを含む。物理データ
タグエントリはまた、モディファイドビット（Ｍ）、キ
ャッシュディスエーブルビット（ＣＤ）と、ライトスル
ービット（ＷＴ）とを含む。物理命令タグは有効ビット
しか持たない、というのは物理命令キャッシュは変更さ
れ得ないからである。ＰＴＡＧエントリは、ストアアレ
イ内の対応するエントリと関連する線形アドレスの変換
の結果としてできる物理アドレスを識別する。物理タグ
有効ビットは、対応するストアアレイの関連するエント
リが有効情報を含んでいるかどうかを示す。シェアード
ビットは、プロセッサ１１０を含むコンピュータシステ
ム内の別のキャッシュが同じ物理メモリにマッピングす
るかどうかを示す。モディファイドビットは、ストアア
レイ内にストアされたデータが書込まれたかまたは変更
されていて、キャッシュの外部にストアされた対応する
データとはもはや一致しないことを示す。キャッシュデ
ィスエーブルビットは、エントリがキャッシュディスエ
ーブルされておりキャッシュ書込の際に書込まれないこ
とを示す。ライトスルービットは、エントリがキャッシ
ュに書込まれるときにエントリの対応する外部メモリ位
置にも書込まれるべきであることを示す。
【０１２５】ここで図２３を参照して、メモリ管理ユニ
ット（ＭＭＵ）１８８は、線形アドレスと物理アドレス
との間で変換するための変換回路として機能する。ＴＬ
Ｂ７４０は、ｘ８６アーキテクチャに関して規定される
線形−物理アドレス変換の手順を行なう。この手順は、
有効な変換を求めて外部ページテーブルをサーチするの
を防ぐように、最も最近の線形−物理アドレス変換のキ
ャッシュを用いる。ＭＭＵ１８８は、ＴＬＢアレイ７４
２およびＴＬＢ比較回路７４４を有するトランスレーシ
ョンルックアサイドバッファ（ＴＬＢ）７４０を含む。
ＴＬＢアレイ７４２は、４ウェイセットアソシアティブ
キャッシュとして構成される。各セットは３２のエント
リを含み、したがって１２８のＴＬＢエントリを含む。
ＴＬＢ１８８の各ＴＬＢエントリは、線形タグ値（ＬＴ
ＡＧ）および物理タグ値（ＰＴＡＧ）を含む。ＬＴＡＧ
は線形アドレスの最上位ビットに対応する。ＰＴＡＧ
は、線形アドレスに対応する物理アドレスの最上位ビッ
トに対応する。ＰＴＡＧは、ページテーブルの単一レベ
ルのみを用いて物理アドレスを得るために、ＬＴＡＧに
対応する線形アドレスの下位ビットと連結される。
ット（ＭＭＵ）１８８は、線形アドレスと物理アドレス
との間で変換するための変換回路として機能する。ＴＬ
Ｂ７４０は、ｘ８６アーキテクチャに関して規定される
線形−物理アドレス変換の手順を行なう。この手順は、
有効な変換を求めて外部ページテーブルをサーチするの
を防ぐように、最も最近の線形−物理アドレス変換のキ
ャッシュを用いる。ＭＭＵ１８８は、ＴＬＢアレイ７４
２およびＴＬＢ比較回路７４４を有するトランスレーシ
ョンルックアサイドバッファ（ＴＬＢ）７４０を含む。
ＴＬＢアレイ７４２は、４ウェイセットアソシアティブ
キャッシュとして構成される。各セットは３２のエント
リを含み、したがって１２８のＴＬＢエントリを含む。
ＴＬＢ１８８の各ＴＬＢエントリは、線形タグ値（ＬＴ
ＡＧ）および物理タグ値（ＰＴＡＧ）を含む。ＬＴＡＧ
は線形アドレスの最上位ビットに対応する。ＰＴＡＧ
は、線形アドレスに対応する物理アドレスの最上位ビッ
トに対応する。ＰＴＡＧは、ページテーブルの単一レベ
ルのみを用いて物理アドレスを得るために、ＬＴＡＧに
対応する線形アドレスの下位ビットと連結される。
【０１２６】キャッシュミスとは、データキャッシュ１
８０内にストアされていないデータ値がロード／ストア
機能ユニット１７３によってリクエストされたときに起
こる条件である。プロセッサ１１０は、外部メモリ１１
４からリクエストされたデータ値をデータキャッシュ１
８０にロードすることによってキャッシュミスに応答す
る。
８０内にストアされていないデータ値がロード／ストア
機能ユニット１７３によってリクエストされたときに起
こる条件である。プロセッサ１１０は、外部メモリ１１
４からリクエストされたデータ値をデータキャッシュ１
８０にロードすることによってキャッシュミスに応答す
る。
【０１２７】データキャッシュ１８０をロードするため
に、ロード／ストア機能ユニット１７３は求められたデ
ータに関する論理アドレスを線形アドレスに変換して、
線形アドレスをメモリ管理ユニット１８８に与える。Ｍ
ＭＵ１１８はＴＬＢヒットがあるかどうかを判断するた
めにＴＬＢ比較回路７４４を用いて、ＴＬＢアレイ７４
２の線形タグ部分に対して線形アドレスをチェックす
る。もしヒットがあれば、線形アドレスを変換すること
によって得られる物理アドレスの上位ビットが、線形ア
ドレスのキャッシュブロックインデックスビットおよび
列選択ビットに対応するデータ物理タグアレイ部分７５
２のエントリに書込まれる。データ線形タグアレイ７２
０、７２２、７２４および７２６は線形タグの列選択ビ
ットに対応し、線形アドレスビットのキャッシュブロッ
クインデックスはＴＬＢアレイ７４２からの線形タグと
書込まれる。ＴＬＢヒットがなければ、ＴＬＢ７４４は
メモリ管理ユニット１８８によってリクエストされた値
のアドレスを含むように更新され、そのためＴＬＢヒッ
トが結果として起こり、実ページ数がデータ物理タグ部
分７５２に書込まれることとなる。
に、ロード／ストア機能ユニット１７３は求められたデ
ータに関する論理アドレスを線形アドレスに変換して、
線形アドレスをメモリ管理ユニット１８８に与える。Ｍ
ＭＵ１１８はＴＬＢヒットがあるかどうかを判断するた
めにＴＬＢ比較回路７４４を用いて、ＴＬＢアレイ７４
２の線形タグ部分に対して線形アドレスをチェックす
る。もしヒットがあれば、線形アドレスを変換すること
によって得られる物理アドレスの上位ビットが、線形ア
ドレスのキャッシュブロックインデックスビットおよび
列選択ビットに対応するデータ物理タグアレイ部分７５
２のエントリに書込まれる。データ線形タグアレイ７２
０、７２２、７２４および７２６は線形タグの列選択ビ
ットに対応し、線形アドレスビットのキャッシュブロッ
クインデックスはＴＬＢアレイ７４２からの線形タグと
書込まれる。ＴＬＢヒットがなければ、ＴＬＢ７４４は
メモリ管理ユニット１８８によってリクエストされた値
のアドレスを含むように更新され、そのためＴＬＢヒッ
トが結果として起こり、実ページ数がデータ物理タグ部
分７５２に書込まれることとなる。
【０１２８】読出リクエストが外部メモリに対してロー
ド／ストア機能ユニット１７３によって行なわれ、線形
アドレスに対応する物理アドレスで外部メモリ１１４に
ストアされた値が外部メモリから検索される。この値
は、それぞれ物理および線形タグアレイにストアされた
その値の物理および線形タグのラインおよび列位置に対
応するストアアレイ７０４のラインおよび列にストアさ
れる。物理タグアレイ７５２内の対応する物理タグ有効
ビットは、セットされると物理タグが有効であることを
示す。線形タグアレイ７０６内の対応するデータ有効ビ
ット、線形タグ有効ビットおよび有効物理変換ビットも
またセットされると線形タグに対応するエントリが有効
であること、線形タグが有効であること、およびエント
リが物理変換をうまく与えることを示す。この値の論理
アドレスが機能ユニットによって再びリクエストされる
と、ロード／ストア機能ユニット１７３は、線形アドレ
スタグアレイ７０６内の線形タグをリクエストされたア
ドレスと比較するために、論理アドレスを線形アドレス
に変換する。有効ビットがセットされ、かつ有効物理変
換ビットがセットされているので、線形アドレスヒット
が起こり、データストアアレイ７０２の対応するライン
にストアされたエントリがリクエストした機能ユニット
に送られる。ロード／ストア機能ユニット１７３による
アクセスの間、物理Ｉ／Ｄタグブロック１８６またはＴ
ＬＢ回路１８８にアクセスする必要はない。これは、エ
ントリが有効物理変換を有することを示す有効物理変換
ビットがセットされているためである。ＴＬＢ７４４が
更新されない限り、各データキャッシュアクセスについ
てこのプロセスが繰り返される。
ド／ストア機能ユニット１７３によって行なわれ、線形
アドレスに対応する物理アドレスで外部メモリ１１４に
ストアされた値が外部メモリから検索される。この値
は、それぞれ物理および線形タグアレイにストアされた
その値の物理および線形タグのラインおよび列位置に対
応するストアアレイ７０４のラインおよび列にストアさ
れる。物理タグアレイ７５２内の対応する物理タグ有効
ビットは、セットされると物理タグが有効であることを
示す。線形タグアレイ７０６内の対応するデータ有効ビ
ット、線形タグ有効ビットおよび有効物理変換ビットも
またセットされると線形タグに対応するエントリが有効
であること、線形タグが有効であること、およびエント
リが物理変換をうまく与えることを示す。この値の論理
アドレスが機能ユニットによって再びリクエストされる
と、ロード／ストア機能ユニット１７３は、線形アドレ
スタグアレイ７０６内の線形タグをリクエストされたア
ドレスと比較するために、論理アドレスを線形アドレス
に変換する。有効ビットがセットされ、かつ有効物理変
換ビットがセットされているので、線形アドレスヒット
が起こり、データストアアレイ７０２の対応するライン
にストアされたエントリがリクエストした機能ユニット
に送られる。ロード／ストア機能ユニット１７３による
アクセスの間、物理Ｉ／Ｄタグブロック１８６またはＴ
ＬＢ回路１８８にアクセスする必要はない。これは、エ
ントリが有効物理変換を有することを示す有効物理変換
ビットがセットされているためである。ＴＬＢ７４４が
更新されない限り、各データキャッシュアクセスについ
てこのプロセスが繰り返される。
【０１２９】プロセッサ１１０は、自己変更コードに対
応している。自己変更コードは実行中に新しいオペコー
ド、アドレスまたはデータ値を既存の命令に対して書込
むことによってそれ自体を変更するプログラムコードで
ある。自己変更コードは、命令キャッシュ１１６に現在
あるアドレスにストア動作が書込むときのプロセッサ１
１０の動作のコンテキストで起こる。
応している。自己変更コードは実行中に新しいオペコー
ド、アドレスまたはデータ値を既存の命令に対して書込
むことによってそれ自体を変更するプログラムコードで
ある。自己変更コードは、命令キャッシュ１１６に現在
あるアドレスにストア動作が書込むときのプロセッサ１
１０の動作のコンテキストで起こる。
【０１３０】ここで図４と１７ないし２３とを参照し
て、ストア動作は、ストア動作の第１の部分がロード動
作に類似したリード・モディファイ・ライト動作として
行なわれる。ロード動作に関しては、ロード／ストア機
能ユニット１７３は、ストアされるべき位置にあるデー
タ値がデータキャッシュ１８０内で利用可能であるかど
うかを判断する。線形アドレスの最下位１１ビットであ
るキャッシュインデックスが、線形アドレス計算の一部
として計算される。このキャッシュインデックス線形ア
ドレスは、データキャッシュストアアレイ７０４の適切
なバンクおよびラインにアクセスするのに用いられる。
適切なラインおよびバンクがアクセスされると、線形タ
グを比較することによってストアアレイ７０４の適切な
列にアクセスするのに線形アドレスが用いられる。タグ
が一致すれば、データキャッシュヒットが起こる。推測
によるロード動作がロード／ストア機能ユニット１７３
によって行なわれており、かつロードされるべきデータ
値がデータキャッシュ１８０内で利用可能でないときに
は、推測によるデータキャッシュミスが起こる。
て、ストア動作は、ストア動作の第１の部分がロード動
作に類似したリード・モディファイ・ライト動作として
行なわれる。ロード動作に関しては、ロード／ストア機
能ユニット１７３は、ストアされるべき位置にあるデー
タ値がデータキャッシュ１８０内で利用可能であるかど
うかを判断する。線形アドレスの最下位１１ビットであ
るキャッシュインデックスが、線形アドレス計算の一部
として計算される。このキャッシュインデックス線形ア
ドレスは、データキャッシュストアアレイ７０４の適切
なバンクおよびラインにアクセスするのに用いられる。
適切なラインおよびバンクがアクセスされると、線形タ
グを比較することによってストアアレイ７０４の適切な
列にアクセスするのに線形アドレスが用いられる。タグ
が一致すれば、データキャッシュヒットが起こる。推測
によるロード動作がロード／ストア機能ユニット１７３
によって行なわれており、かつロードされるべきデータ
値がデータキャッシュ１８０内で利用可能でないときに
は、推測によるデータキャッシュミスが起こる。
【０１３１】データキャッシュ１８０がアクセスされ、
かつ結果がキャッシュミスである場合には、ＭＭＵ１８
８においてＴＬＢ７４０がアクセスされ、物理タグが物
理Ｉ／Ｄタグブロック１８６内でアクセスされて、デー
タ値の物理アドレスを決定する。この物理アドレスは次
にＭＭＵ１８８内で、物理アドレスがいかなる保護チェ
ックをも犯すものでないことを確かにするためにチェッ
クされる。ロード／ストアコントローラ９４３は、線形
アドレスに対して当該分野では周知であるようにセグメ
ントリミットチェックおよび保護チェックを行なう。保
護チェックの一部として、データキャッシュ１８０およ
び命令キャッシュ１１６のメモリの双方ともがコンフリ
クトに関してテストされる。線形−物理アドレスのマッ
ピングによって命令アクセスおよびデータアクセスが同
じ物理位置をリクエストすることを可能にするので、線
形キャッシュにおいてミスが起こるとキャッシュの双方
ともがテストされる。ＭＭＵ１８８は、自己変更コード
の場合に命令キャッシュのデータキャッシュ変更をスト
ア動作が求めることを判断する。ストア動作がリクエス
トされているので、これはプログラムコードメモリへの
書込であり、そのため命令キャッシュブロックおよびそ
の関連のプリデコード情報が無効にされる。これはアド
レスタグアレイ２５２のエントリの有効ビットをクリア
することによって行なわれ、これが命令キャッシュ１１
６内の命令ブロックを割当てから外し、このブロックの
データキャッシュ１８０に対する割当てを可能にする。
新しく割当てられたデータブロックの第１のアクセスは
ロードであり、この後にデータキャッシュ１８０への局
所的ストアが続く。結果としてのデータ値がDATA Aデー
タ経路を介してリザベーションステーション９４５に戻
される。このデータ値は、結果バスドライバ９４７によ
って結果バス０にフォーマット化される。適切なモディ
ファイドビットが物理Ｉ／Ｄタグ１８６においてアサー
トされて、データストアアレイ７０４内にストアされた
データが書込まれたか、または変更され、キャッシュの
外部にストアされた対応のデータとはもはや一致しない
ことを示す。適切なダーティビットがデータ線形タグア
レイ７０６のエントリ内でアサートされて、外部メモリ
１１４内の情報がデータキャッシュ１８０と矛盾しない
ことを確かにする。キャッシュアレイ７０４は、タグバ
スからのラインのタグ有効ビットで更新される。タグ
値、宛先タグおよび状態が次に利用可能な結果バスへと
送られる。データ値および対応する宛先タグがポートＡ
に対して結果バス０へと送られ、データストアアレイ７
０４の次に利用可能なエントリにストアされる。この値
はデータストアアレイ７０４に、リオーダバッファ１２
６からストア動作が回収されるまで保持され、これは未
決の他の命令が存在しないときに起こる。リオーダバッ
ファ１２６は、ロードストア回収信号を用いてロード／
ストア機能ユニット１７３に、ストア命令が回収され得
ること、すなわちストアを行なってもよいことを示す。
ストアは実際にデータ値の状態を変更するので、ストア
は推測では行なわれず、リオーダバッファ１２６がスト
アを実行することを可能にする前にストアが実際に推測
によるものではないことが明らかとなるまで待たなくて
はならない。
かつ結果がキャッシュミスである場合には、ＭＭＵ１８
８においてＴＬＢ７４０がアクセスされ、物理タグが物
理Ｉ／Ｄタグブロック１８６内でアクセスされて、デー
タ値の物理アドレスを決定する。この物理アドレスは次
にＭＭＵ１８８内で、物理アドレスがいかなる保護チェ
ックをも犯すものでないことを確かにするためにチェッ
クされる。ロード／ストアコントローラ９４３は、線形
アドレスに対して当該分野では周知であるようにセグメ
ントリミットチェックおよび保護チェックを行なう。保
護チェックの一部として、データキャッシュ１８０およ
び命令キャッシュ１１６のメモリの双方ともがコンフリ
クトに関してテストされる。線形−物理アドレスのマッ
ピングによって命令アクセスおよびデータアクセスが同
じ物理位置をリクエストすることを可能にするので、線
形キャッシュにおいてミスが起こるとキャッシュの双方
ともがテストされる。ＭＭＵ１８８は、自己変更コード
の場合に命令キャッシュのデータキャッシュ変更をスト
ア動作が求めることを判断する。ストア動作がリクエス
トされているので、これはプログラムコードメモリへの
書込であり、そのため命令キャッシュブロックおよびそ
の関連のプリデコード情報が無効にされる。これはアド
レスタグアレイ２５２のエントリの有効ビットをクリア
することによって行なわれ、これが命令キャッシュ１１
６内の命令ブロックを割当てから外し、このブロックの
データキャッシュ１８０に対する割当てを可能にする。
新しく割当てられたデータブロックの第１のアクセスは
ロードであり、この後にデータキャッシュ１８０への局
所的ストアが続く。結果としてのデータ値がDATA Aデー
タ経路を介してリザベーションステーション９４５に戻
される。このデータ値は、結果バスドライバ９４７によ
って結果バス０にフォーマット化される。適切なモディ
ファイドビットが物理Ｉ／Ｄタグ１８６においてアサー
トされて、データストアアレイ７０４内にストアされた
データが書込まれたか、または変更され、キャッシュの
外部にストアされた対応のデータとはもはや一致しない
ことを示す。適切なダーティビットがデータ線形タグア
レイ７０６のエントリ内でアサートされて、外部メモリ
１１４内の情報がデータキャッシュ１８０と矛盾しない
ことを確かにする。キャッシュアレイ７０４は、タグバ
スからのラインのタグ有効ビットで更新される。タグ
値、宛先タグおよび状態が次に利用可能な結果バスへと
送られる。データ値および対応する宛先タグがポートＡ
に対して結果バス０へと送られ、データストアアレイ７
０４の次に利用可能なエントリにストアされる。この値
はデータストアアレイ７０４に、リオーダバッファ１２
６からストア動作が回収されるまで保持され、これは未
決の他の命令が存在しないときに起こる。リオーダバッ
ファ１２６は、ロードストア回収信号を用いてロード／
ストア機能ユニット１７３に、ストア命令が回収され得
ること、すなわちストアを行なってもよいことを示す。
ストアは実際にデータ値の状態を変更するので、ストア
は推測では行なわれず、リオーダバッファ１２６がスト
アを実行することを可能にする前にストアが実際に推測
によるものではないことが明らかとなるまで待たなくて
はならない。
【０１３２】命令キャッシュ１１６のデータキャッシュ
ストアの回収は、再同期化応答を起こし、リオーダバッ
ファ１２６からすべての推測によるＲＯＰをフラッシュ
し、命令キャッシュ１１６が、最後に回収された命令の
時点、すなわちストアＲＯＰの直後の命令の時点から命
令をフェッチし始めることを引起こす。ストアの後の未
決のＲＯＰはすべて再フェッチされる。再同期化は、自
己変更コードストアに後続する命令に対してのみ適用さ
れる。
ストアの回収は、再同期化応答を起こし、リオーダバッ
ファ１２６からすべての推測によるＲＯＰをフラッシュ
し、命令キャッシュ１１６が、最後に回収された命令の
時点、すなわちストアＲＯＰの直後の命令の時点から命
令をフェッチし始めることを引起こす。ストアの後の未
決のＲＯＰはすべて再フェッチされる。再同期化は、自
己変更コードストアに後続する命令に対してのみ適用さ
れる。
【０１３３】ここで図２４を参照して、プロセッサは６
ステージパイプラインで動作し、実行経路が正しく成立
予測され、かつ命令が命令キャッシュ１１６から直接利
用可能な状態で、Ｘ８６バイトの順次的ストリームをプ
ロセッサ１１０が実行する。各ステージは段階１および
段階２と称する２つの段階を含む。
ステージパイプラインで動作し、実行経路が正しく成立
予測され、かつ命令が命令キャッシュ１１６から直接利
用可能な状態で、Ｘ８６バイトの順次的ストリームをプ
ロセッサ１１０が実行する。各ステージは段階１および
段階２と称する２つの段階を含む。
【０１３４】この段階は、上下の列によって示されるよ
うに、順にフェッチ、デコード１、デコード２、実行、
結果および回収パイプラインステージを含む。選択信号
がパイプラインの種々のステージで現われるのにあわせ
て横方向の行に表わされ、これらは、システム前縁クロ
ック信号（ｐｈ１）、フェッチＰＣバス信号（FPC ＜３
１：０＞）、命令ストアアレイ２５０バス出力信号（IC
BYTEnB＜１５：０＞）、バイトキュー１３５バス信号
（BYTEQn＜７：０＞）および命令デコーダ１１８命令Ｘ
８６−ＲＯＰ変換信号（ROPmux）を含む。選択信号はさ
らに、ソースオペランドポインタバス１３６および１３
７を介して送られる信号（source / destpointers）、
オペランドバス１３０および１３１を介して送られる信
号（REGF /ROB access）、ＲＯＰおよび宛先タグを機能
ユニットに発行するための信号（issue ROPs / dest ta
gs）、オペランドバス１３０および１３１を機能ユニッ
トが読出すための信号（A/B read operand buses）、お
よび機能ユニットによるＲＯＰ実行のための信号（Func
unit exec）を含む。ａ＆ｂ→ｃ、ｃ＆ｄ→ｅおよびｃ
＆ｇ→は、ソースＡ、ソースＢ＞宛先の形で任意のＲＯ
Ｐ実行動作を示す。選択信号はさらに、結果バス調停信
号（Result Bus arb）、結果バス１３２を介して結果を
転送するための信号（Result Bus forward）、結果バス
１３２からリオーダバッファ１２６に結果を書込むため
の信号（ROB write result）、およびデータ転送のため
に機能ユニットのリザベーションステーションに結果タ
グ１３９を送るための信号（ROB tag forward ）を含
む。選択信号はさらに、リオーダバッファ１２６からレ
ジスタファイル１２４に結果を回収するための信号（RE
GF write / retire ）および回収のための信号EIP ＜３
１：０＞を含む。
うに、順にフェッチ、デコード１、デコード２、実行、
結果および回収パイプラインステージを含む。選択信号
がパイプラインの種々のステージで現われるのにあわせ
て横方向の行に表わされ、これらは、システム前縁クロ
ック信号（ｐｈ１）、フェッチＰＣバス信号（FPC ＜３
１：０＞）、命令ストアアレイ２５０バス出力信号（IC
BYTEnB＜１５：０＞）、バイトキュー１３５バス信号
（BYTEQn＜７：０＞）および命令デコーダ１１８命令Ｘ
８６−ＲＯＰ変換信号（ROPmux）を含む。選択信号はさ
らに、ソースオペランドポインタバス１３６および１３
７を介して送られる信号（source / destpointers）、
オペランドバス１３０および１３１を介して送られる信
号（REGF /ROB access）、ＲＯＰおよび宛先タグを機能
ユニットに発行するための信号（issue ROPs / dest ta
gs）、オペランドバス１３０および１３１を機能ユニッ
トが読出すための信号（A/B read operand buses）、お
よび機能ユニットによるＲＯＰ実行のための信号（Func
unit exec）を含む。ａ＆ｂ→ｃ、ｃ＆ｄ→ｅおよびｃ
＆ｇ→は、ソースＡ、ソースＢ＞宛先の形で任意のＲＯ
Ｐ実行動作を示す。選択信号はさらに、結果バス調停信
号（Result Bus arb）、結果バス１３２を介して結果を
転送するための信号（Result Bus forward）、結果バス
１３２からリオーダバッファ１２６に結果を書込むため
の信号（ROB write result）、およびデータ転送のため
に機能ユニットのリザベーションステーションに結果タ
グ１３９を送るための信号（ROB tag forward ）を含
む。選択信号はさらに、リオーダバッファ１２６からレ
ジスタファイル１２４に結果を回収するための信号（RE
GF write / retire ）および回収のための信号EIP ＜３
１：０＞を含む。
【０１３５】フェッチの際に、命令キャッシュ１１６は
段階１で新しいフェッチＰＣ（FPC＜３１：０＞を形成
し、フェッチＰＣを用いて段階２でキャッシュアレイ２
００にアクセスする。線形命令キャッシュタグアレイが
ストアアレイと並列してアクセスされる。フェッチ段階
２の遅くに、キャッシュアクセスがヒットであるかどう
かを判断し、予測実行されたＸ８６バイトを識別し、予
測実行される次のブロックが順次的であるか非順次的で
あるかを確認することによって、命令キャッシュ１１６
は現在フェッチされているブロックの有効バイトを識別
する。タグおよびストアアレイにアクセスするのに加え
て、フェッチプログラムカウンタ値はまたサクセッサア
レイ２５４にアクセスし、これは分岐予測アレイとも称
する。サクセッサアレイ２５４は、どのｘ８６バイトが
予測実行されるかを識別し、さらに予測実行される次の
ブロックが順次的であるか非順次的であるかを判断す
る。フェッチサイクルのＰＨ２でアクセスされるこの情
報は、現在フェッチされているブロックのバイトが有効
バイトとしてバイトキュー１３５に送られるかを判断す
る。命令キャッシュ１１６は有効な予測実行バイトをバ
イトキュー１３５に送る。
段階１で新しいフェッチＰＣ（FPC＜３１：０＞を形成
し、フェッチＰＣを用いて段階２でキャッシュアレイ２
００にアクセスする。線形命令キャッシュタグアレイが
ストアアレイと並列してアクセスされる。フェッチ段階
２の遅くに、キャッシュアクセスがヒットであるかどう
かを判断し、予測実行されたＸ８６バイトを識別し、予
測実行される次のブロックが順次的であるか非順次的で
あるかを確認することによって、命令キャッシュ１１６
は現在フェッチされているブロックの有効バイトを識別
する。タグおよびストアアレイにアクセスするのに加え
て、フェッチプログラムカウンタ値はまたサクセッサア
レイ２５４にアクセスし、これは分岐予測アレイとも称
する。サクセッサアレイ２５４は、どのｘ８６バイトが
予測実行されるかを識別し、さらに予測実行される次の
ブロックが順次的であるか非順次的であるかを判断す
る。フェッチサイクルのＰＨ２でアクセスされるこの情
報は、現在フェッチされているブロックのバイトが有効
バイトとしてバイトキュー１３５に送られるかを判断す
る。命令キャッシュ１１６は有効な予測実行バイトをバ
イトキュー１３５に送る。
【０１３６】分岐予測がフェッチ段階２で起こるので、
プリフェッチすべき次のブロックは順次的なものでも非
順次的なものでもあり得る。いずれにしても、ブロック
からの分岐が順次的な動作と同じ動作速度を有するよう
に、キャッシュアレイ２００に再アクセスするのには１
クロックサイクルを利用できる。
プリフェッチすべき次のブロックは順次的なものでも非
順次的なものでもあり得る。いずれにしても、ブロック
からの分岐が順次的な動作と同じ動作速度を有するよう
に、キャッシュアレイ２００に再アクセスするのには１
クロックサイクルを利用できる。
【０１３７】デコード１の間、推測による命令がフェッ
チされ、命令デコーダ１１８が命令をデコードし、命令
が有効となる。デコード１の段階１の早くに、プリフェ
ッチされ、予測実行されたバイトが指定された充満位置
に送られ、バイトキュー１３５内の未決のバイトとマー
ジされ、信号ICBYTEnB＜１５：０＞として示される。デ
コード１の段階１の途中で、マージされたバイトは、オ
ペコードをＲＯＰ発行位置Ｄ０、Ｄ１、Ｄ２およびＤ３
に整列させ、ＲＯＰを信号ROPmuxで発行するために、信
号BYTEQn＜１５：０＞を介して命令デコーダ１１８に送
られる。命令デコーダ１１８は、命令境界間のバイト数
をカウントすることによって、または分岐を検出してタ
ーゲットＰＣ値をその位置からフェッチされた最初のＸ
８６バイトに割当てることによって、バイトキュー１３
５内の各Ｘ８６命令のフェッチＰＣのコピーを維持す
る。デコード１の段階２およびデコード２の段階１で、
命令デコーダ１１８は、ＲＯＰに関する即値アドレスお
よびデータ値、機能ユニットの宛先、ならびにソースお
よび宛先オペランドポインタの値およびサイズを決定す
る。命令デコーダ１１８は、これらの信号を図２４に示
されるように適切なバスを介して信号source / dest po
intersとして送る。
チされ、命令デコーダ１１８が命令をデコードし、命令
が有効となる。デコード１の段階１の早くに、プリフェ
ッチされ、予測実行されたバイトが指定された充満位置
に送られ、バイトキュー１３５内の未決のバイトとマー
ジされ、信号ICBYTEnB＜１５：０＞として示される。デ
コード１の段階１の途中で、マージされたバイトは、オ
ペコードをＲＯＰ発行位置Ｄ０、Ｄ１、Ｄ２およびＤ３
に整列させ、ＲＯＰを信号ROPmuxで発行するために、信
号BYTEQn＜１５：０＞を介して命令デコーダ１１８に送
られる。命令デコーダ１１８は、命令境界間のバイト数
をカウントすることによって、または分岐を検出してタ
ーゲットＰＣ値をその位置からフェッチされた最初のＸ
８６バイトに割当てることによって、バイトキュー１３
５内の各Ｘ８６命令のフェッチＰＣのコピーを維持す
る。デコード１の段階２およびデコード２の段階１で、
命令デコーダ１１８は、ＲＯＰに関する即値アドレスお
よびデータ値、機能ユニットの宛先、ならびにソースお
よび宛先オペランドポインタの値およびサイズを決定す
る。命令デコーダ１１８は、これらの信号を図２４に示
されるように適切なバスを介して信号source / dest po
intersとして送る。
【０１３８】デコード２の間に、命令デコーダ１１８の
出力は有効になる。たとえば、オペランドバス１３０お
よび１３１とオペランドタグバス１４８および１４９と
がデコード２の早くに有効となり、これによってレジス
タファイル１２４およびリオーダバッファ１２６からの
オペランドとリオーダバッファ１２６からのオペランド
タグとがデコード２の遅くに利用可能となる。デコード
２の段階１で、４つまでのリオーダバッファ１２６のエ
ントリが、次のクロック段階で投入され得るＲＯＰに対
して割当てられる。ＲＯＰが割当てられると、リオーダ
バッファ１２６のエントリにおける割当てられたビット
がアサートされる。デコード２の段階２で、割当てられ
たすべてのＲＯＰに関するソース読出ポインタ１３６お
よび１３７がレジスタファイル１２４およびリオーダバ
ッファ１２６に与えられて、信号REGF / ROB access に
よって非推測的および推測的オペランドデータにそれぞ
れアクセスする。段階１でＲＯＰエントリを割当て、こ
れらに段階２でアクセスすることによって、リオーダバ
ッファ１２６は、現在の発行ウィンドウ内のエントリお
よび先に発行されたエントリに対するデータ従属性に関
してチェックできる。
出力は有効になる。たとえば、オペランドバス１３０お
よび１３１とオペランドタグバス１４８および１４９と
がデコード２の早くに有効となり、これによってレジス
タファイル１２４およびリオーダバッファ１２６からの
オペランドとリオーダバッファ１２６からのオペランド
タグとがデコード２の遅くに利用可能となる。デコード
２の段階１で、４つまでのリオーダバッファ１２６のエ
ントリが、次のクロック段階で投入され得るＲＯＰに対
して割当てられる。ＲＯＰが割当てられると、リオーダ
バッファ１２６のエントリにおける割当てられたビット
がアサートされる。デコード２の段階２で、割当てられ
たすべてのＲＯＰに関するソース読出ポインタ１３６お
よび１３７がレジスタファイル１２４およびリオーダバ
ッファ１２６に与えられて、信号REGF / ROB access に
よって非推測的および推測的オペランドデータにそれぞ
れアクセスする。段階１でＲＯＰエントリを割当て、こ
れらに段階２でアクセスすることによって、リオーダバ
ッファ１２６は、現在の発行ウィンドウ内のエントリお
よび先に発行されたエントリに対するデータ従属性に関
してチェックできる。
【０１３９】命令デコーダ１１８は、命令境界間のバイ
ト数をカウントすることによって、または命令キャッシ
ュ１１６内の分岐を検出してターゲットＰＣをその位置
からフェッチされた第１のＸ８６バイトに付加すること
によって、バイトキュー１３５内のｘ８６命令の各々の
フェッチＰＣのコピーを導出するための情報を維持す
る。オペコードＲＯＰ位置決め情報、およびバイトキュ
ー１３５にストアされた即値フィールドを用いて、命令
デコーダ１１８は、第１のデコードサイクルのＰＨ２お
よび第２のデコードサイクルのＰＨ１の間にプログラム
カウンタ情報を決定する。第２のデコードサイクルのＰ
Ｈ１の終りまでに、すべてのレジスタ読出および書込ポ
インタが解決され、動作が決定される。これは図２４に
ソースＡ／Ｂポインタ値のアサートとして示される。
ト数をカウントすることによって、または命令キャッシ
ュ１１６内の分岐を検出してターゲットＰＣをその位置
からフェッチされた第１のＸ８６バイトに付加すること
によって、バイトキュー１３５内のｘ８６命令の各々の
フェッチＰＣのコピーを導出するための情報を維持す
る。オペコードＲＯＰ位置決め情報、およびバイトキュ
ー１３５にストアされた即値フィールドを用いて、命令
デコーダ１１８は、第１のデコードサイクルのＰＨ２お
よび第２のデコードサイクルのＰＨ１の間にプログラム
カウンタ情報を決定する。第２のデコードサイクルのＰ
Ｈ１の終りまでに、すべてのレジスタ読出および書込ポ
インタが解決され、動作が決定される。これは図２４に
ソースＡ／Ｂポインタ値のアサートとして示される。
【０１４０】実行の際に、オペランドバス１３０および
１３１とタグ１４８および１４９とが有効となり、機能
ユニットのリザベーションステーションに供給される。
機能ユニットはＲＯＰを実行し、結果バスを調停する。
実行の際に、ＲＯＰはオペコード／タイプバス１５０を
介して信号issue ROPs /dest tags によって、およびオ
ペランドバス１３０および１３１を介して信号A / B re
ad oper buses によって機能ユニットに投入される。実
行段階１の遅くに、機能ユニットはオペコード／タイプ
バス１５０からの信号にアクセスして、発行されたＲＯ
Ｐの１つまたはそれ以上を待ち行列に入れるかどうかを
判断する。機能ユニットがＲＯＰを実行する準備ができ
ていれば、実行段階１の遅くに実行を始め、タイミング
信号Funcunit execで段階２まで実行を続ける。段階２
の終りに、機能ユニットはタイミング信号Result bus a
rbで結果バスアービトレータ（図示せず）から結果バス
付与信号（図示せず）を調べて、結果バスが付与される
かどうかを判断する。結果バスへのアクセスが認められ
れば、認められた機能ユニットは後続の結果段階１で割
当てられた結果バスを駆動する。
１３１とタグ１４８および１４９とが有効となり、機能
ユニットのリザベーションステーションに供給される。
機能ユニットはＲＯＰを実行し、結果バスを調停する。
実行の際に、ＲＯＰはオペコード／タイプバス１５０を
介して信号issue ROPs /dest tags によって、およびオ
ペランドバス１３０および１３１を介して信号A / B re
ad oper buses によって機能ユニットに投入される。実
行段階１の遅くに、機能ユニットはオペコード／タイプ
バス１５０からの信号にアクセスして、発行されたＲＯ
Ｐの１つまたはそれ以上を待ち行列に入れるかどうかを
判断する。機能ユニットがＲＯＰを実行する準備ができ
ていれば、実行段階１の遅くに実行を始め、タイミング
信号Funcunit execで段階２まで実行を続ける。段階２
の終りに、機能ユニットはタイミング信号Result bus a
rbで結果バスアービトレータ（図示せず）から結果バス
付与信号（図示せず）を調べて、結果バスが付与される
かどうかを判断する。結果バスへのアクセスが認められ
れば、認められた機能ユニットは後続の結果段階１で割
当てられた結果バスを駆動する。
【０１４１】結果ステージの間に、信号Result bus for
wardは機能ユニット結果バスドライバから結果バス入
力、機能ユニットおよびリオーダバッファ１２６への結
果の転送を時間決めする。結果段階１において、結果、
結果タグおよび状態情報がそれぞれバス１３２、１３９
および１４１を介してリオーダバッファ１２６に送ら
れ、タイミング信号ROB write resultによって書込まれ
る。状態情報は有効、例外および予測誤りフラグを含む
状態フラグを含む。このとき、有効な結果を生成したＲ
ＯＰに関してＲＯＢエントリにおいて有効ビットがアサ
ートされる。結果段階２においては、新しく割当てられ
た結果データが、そのデータをソースオペランドとして
用いる後続のＲＯＰによって検出可能であり、結果デー
タがタイミング信号ROB tag forward でオペランドバス
１３０および１３１に送られる。
wardは機能ユニット結果バスドライバから結果バス入
力、機能ユニットおよびリオーダバッファ１２６への結
果の転送を時間決めする。結果段階１において、結果、
結果タグおよび状態情報がそれぞれバス１３２、１３９
および１４１を介してリオーダバッファ１２６に送ら
れ、タイミング信号ROB write resultによって書込まれ
る。状態情報は有効、例外および予測誤りフラグを含む
状態フラグを含む。このとき、有効な結果を生成したＲ
ＯＰに関してＲＯＢエントリにおいて有効ビットがアサ
ートされる。結果段階２においては、新しく割当てられ
た結果データが、そのデータをソースオペランドとして
用いる後続のＲＯＰによって検出可能であり、結果デー
タがタイミング信号ROB tag forward でオペランドバス
１３０および１３１に送られる。
【０１４２】回収のＰＨ１において、ＲＯＰの結果がリ
オーダバッファ１２６からレジスタファイル１２４に書
込まれ、ＥＩＰレジスタ６２０が信号REGF write / ret
ireで回収すべき次の命令を指すように更新される。回
収サイクルのＰＨ１で、リオーダバッファ１２６内のエ
ントリが割当てから外され、結果フィールドがリオーダ
バッファ１２６からレジスタファイル１２４に書込まれ
る。リオーダバッファ１２６は、回収されてしたがって
もう推測によるものではない命令のプログラムカウンタ
を追跡するようにＥＩＰレジスタ６２０を維持し、更新
する。EIP ＜３１：０＞タイミング信号はＥＩＰレジス
タ６２０を更新し、ＲＯＰが回収される際にEIP ＜３
１：０＞バスを駆動する。リオーダバッファ１２６のエ
ントリが割当てから外されるので、その後のレジスタへ
の参照は、リオーダバッファ１２６からの推測による読
出ではなく、レジスタファイル１２４からの読出とな
る。レジスタファイル１２４からの読出は、プロセッサ
１１０の推測による状態ではなく実際の状態を示す。
オーダバッファ１２６からレジスタファイル１２４に書
込まれ、ＥＩＰレジスタ６２０が信号REGF write / ret
ireで回収すべき次の命令を指すように更新される。回
収サイクルのＰＨ１で、リオーダバッファ１２６内のエ
ントリが割当てから外され、結果フィールドがリオーダ
バッファ１２６からレジスタファイル１２４に書込まれ
る。リオーダバッファ１２６は、回収されてしたがって
もう推測によるものではない命令のプログラムカウンタ
を追跡するようにＥＩＰレジスタ６２０を維持し、更新
する。EIP ＜３１：０＞タイミング信号はＥＩＰレジス
タ６２０を更新し、ＲＯＰが回収される際にEIP ＜３
１：０＞バスを駆動する。リオーダバッファ１２６のエ
ントリが割当てから外されるので、その後のレジスタへ
の参照は、リオーダバッファ１２６からの推測による読
出ではなく、レジスタファイル１２４からの読出とな
る。レジスタファイル１２４からの読出は、プロセッサ
１１０の推測による状態ではなく実際の状態を示す。
【０１４３】図２５は、図２６および２７の組合せの態
様を示し、図２６および２７は、再同期化応答を引起こ
すように指定された条件が第１のサイクルで生じ、再同
期化が第１のサイクルに続くサイクルで達成されること
を起こすときのプロセッサ１１０のタイミング図であ
る。再同期化条件に先立ったクロックサイクルの信号
は、図２４に示される正しく予測された分岐に関する信
号と同じである。しかしながら、さらに例外フラグEXCE
PTION 、リクエストトラップREQTRAP 、同期化フラグSY
NC、XRES4B＜３１：０＞ポインタ、更新フェッチＰＣ U
PDFPC/FPCTYPE およびターゲットＰＣ XTARGET ＜３
１：０＞信号がプロセッサ１１０に与えられて、再同期
化応答を制御する。例外フラグEXCEPTION は、リオーダ
バッファ１２６から機能ユニットおよび他のブロックに
伝えられ、機能ユニットおよびブロックの局地的な初期
化をトリガし、ＲＯＰの進行中の実行を終らせる。たと
えば、EXCEPTION は一般には機能ユニットのリザベーシ
ョンステーションのフラッシュを始める。リクエストト
ラップREQTRAP は、リオーダバッファ１２６から分岐ユ
ニット１７０へのラインであり、これはXRES4B＜３１：
０＞とともに例外、トラップ応答または再同期化応答を
リクエストする。リオーダバッファ１２６から分岐ユニ
ット１７０に伝えられるXRES4B＜３１：０＞は、分岐ユ
ニット１７０に例外の後にそこから命令をフェッチする
べきフェッチＰＣを知らせる。XRES4B＜３１：０＞は、
例外に応答する際にプロセッサ１１０が向けられるべき
命令ポインタである。同期化フラグSYNCは、REQTRAP を
識別し、再同期化応答を例外応答と区別するために用い
られる。例外応答の際には、SYNCがデアサートされてリ
クエストトラップREQTRAP 信号および関連のXRES4B＜３
１：０＞ポインタによってプロセッサ１１０がXRES4B＜
３１：０＞によって示されるプログラム命令位置から始
まって命令をフェッチすることとなる。再同期化応答の
際には、SYNCがアサートされて、XRES4B＜３１：０＞ポ
インタポインタ上の値を識別する。XRES4B＜３１：０＞
は、例外の後のプロセッサの動作を再指定するためのＭ
ＲＯＭアドレスか、または再同期化条件に続くプロセッ
サの動作を再指定するためのＥＩＰレジスタ６２０の内
容を有する。SYNCがアサートされると、XRES4B＜３１：
０＞は拡張命令ポインタＥＩＰを有し、リクエストトラ
ップ信号REQTRAP によって、プロセッサ１１０はポイン
トＥＩＰによって示されるプログラム命令位置から始ま
って命令をフェッチすることとなる。
様を示し、図２６および２７は、再同期化応答を引起こ
すように指定された条件が第１のサイクルで生じ、再同
期化が第１のサイクルに続くサイクルで達成されること
を起こすときのプロセッサ１１０のタイミング図であ
る。再同期化条件に先立ったクロックサイクルの信号
は、図２４に示される正しく予測された分岐に関する信
号と同じである。しかしながら、さらに例外フラグEXCE
PTION 、リクエストトラップREQTRAP 、同期化フラグSY
NC、XRES4B＜３１：０＞ポインタ、更新フェッチＰＣ U
PDFPC/FPCTYPE およびターゲットＰＣ XTARGET ＜３
１：０＞信号がプロセッサ１１０に与えられて、再同期
化応答を制御する。例外フラグEXCEPTION は、リオーダ
バッファ１２６から機能ユニットおよび他のブロックに
伝えられ、機能ユニットおよびブロックの局地的な初期
化をトリガし、ＲＯＰの進行中の実行を終らせる。たと
えば、EXCEPTION は一般には機能ユニットのリザベーシ
ョンステーションのフラッシュを始める。リクエストト
ラップREQTRAP は、リオーダバッファ１２６から分岐ユ
ニット１７０へのラインであり、これはXRES4B＜３１：
０＞とともに例外、トラップ応答または再同期化応答を
リクエストする。リオーダバッファ１２６から分岐ユニ
ット１７０に伝えられるXRES4B＜３１：０＞は、分岐ユ
ニット１７０に例外の後にそこから命令をフェッチする
べきフェッチＰＣを知らせる。XRES4B＜３１：０＞は、
例外に応答する際にプロセッサ１１０が向けられるべき
命令ポインタである。同期化フラグSYNCは、REQTRAP を
識別し、再同期化応答を例外応答と区別するために用い
られる。例外応答の際には、SYNCがデアサートされてリ
クエストトラップREQTRAP 信号および関連のXRES4B＜３
１：０＞ポインタによってプロセッサ１１０がXRES4B＜
３１：０＞によって示されるプログラム命令位置から始
まって命令をフェッチすることとなる。再同期化応答の
際には、SYNCがアサートされて、XRES4B＜３１：０＞ポ
インタポインタ上の値を識別する。XRES4B＜３１：０＞
は、例外の後のプロセッサの動作を再指定するためのＭ
ＲＯＭアドレスか、または再同期化条件に続くプロセッ
サの動作を再指定するためのＥＩＰレジスタ６２０の内
容を有する。SYNCがアサートされると、XRES4B＜３１：
０＞は拡張命令ポインタＥＩＰを有し、リクエストトラ
ップ信号REQTRAP によって、プロセッサ１１０はポイン
トＥＩＰによって示されるプログラム命令位置から始ま
って命令をフェッチすることとなる。
【０１４４】スタックアンダーフローの際の再同期化に
ついては、EXCHANGE SYNC 信号もまたリオーダバッファ
１２６から分岐ユニット１７０に送られ、分岐ユニット
１７０が再同期化FXCH ROPシーケンスを起こすこととな
る。更新フェッチＰＣ UPDFPC およびXTARGET ＜３１：
０＞が分岐ユニット１７０から命令キャッシュ１１６に
送られる。更新フェッチＰＣ UPDFPC / FPCTYPE はフェ
ッチプログラムカウンタを更新するように命令キャッシ
ュ１１６に知らせ、一方XTARGET ＜３１：０＞はフェッ
チＰＣがそれに更新されるアドレスを保持する。FPCTYP
E 信号は、SYNC信号の態様でXTARGET ＜３１：０＞ポイ
ンタ上の値を識別し、フェッチポインタ再指定のタイ
プ、すなわちＭＲＯＭアドレスまたはＥＩＰポインタフ
ェッチングのいずれであるかを区別する。
ついては、EXCHANGE SYNC 信号もまたリオーダバッファ
１２６から分岐ユニット１７０に送られ、分岐ユニット
１７０が再同期化FXCH ROPシーケンスを起こすこととな
る。更新フェッチＰＣ UPDFPC およびXTARGET ＜３１：
０＞が分岐ユニット１７０から命令キャッシュ１１６に
送られる。更新フェッチＰＣ UPDFPC / FPCTYPE はフェ
ッチプログラムカウンタを更新するように命令キャッシ
ュ１１６に知らせ、一方XTARGET ＜３１：０＞はフェッ
チＰＣがそれに更新されるアドレスを保持する。FPCTYP
E 信号は、SYNC信号の態様でXTARGET ＜３１：０＞ポイ
ンタ上の値を識別し、フェッチポインタ再指定のタイ
プ、すなわちＭＲＯＭアドレスまたはＥＩＰポインタフ
ェッチングのいずれであるかを区別する。
【０１４５】機能ユニットは再同期化条件を検出し、タ
イミング段階RESULT / ROBの間に、信号ROB write resu
ltによって状態バス１４１を介してリオーダバッファ１
２６に再同期化フラグを送る。RESYNCビットおよびEXCE
PTION ビットが、ＲＯＰと関連するリオーダバッファ１
２６のエントリ内に保持される。ＲＯＰが回収されると
き、ＥＩＰジェネレータ回路６３０は、RESYNCおよびEX
CEPTION ビットを含む種々の状態ビットをテストする。
RESYNCおよびEXCEPTION ビットのアサートによって、リ
オーダバッファ１２６はトラップベクトルリクエストを
行なう。タイミング段階RETIRE /REGFの間に、例外の告
知がEXCEPTION 信号によってリオーダバッファ１２６か
ら例外ライン１６０を介して機能ユニットに送られる。
リオーダバッファ１２６はEXCEPTION 信号を機能ユニッ
トのすべてにリレーし、これらはそれぞれのリザベーシ
ョンステーションをフラッシュして、さらにこの信号を
命令デコーダ１１８および命令キャッシュ１１６を含む
他のユニットにも送る。EXCEPTION 信号がすべての機能
ユニットに送られてから１サイクル後に、リオーダバッ
ファ１２６はREQTRAP およびSYNC信号を例外段階の間に
分岐ユニット１７０に送る。リオーダバッファ１２６は
例外段階の間に、ヘッド６１６ポインタおよびテイル６
１８ポインタをゼロにセットすることによって１サイク
ルの間に推測による状態がクリアされる際に、フラッシ
ュされる。
イミング段階RESULT / ROBの間に、信号ROB write resu
ltによって状態バス１４１を介してリオーダバッファ１
２６に再同期化フラグを送る。RESYNCビットおよびEXCE
PTION ビットが、ＲＯＰと関連するリオーダバッファ１
２６のエントリ内に保持される。ＲＯＰが回収されると
き、ＥＩＰジェネレータ回路６３０は、RESYNCおよびEX
CEPTION ビットを含む種々の状態ビットをテストする。
RESYNCおよびEXCEPTION ビットのアサートによって、リ
オーダバッファ１２６はトラップベクトルリクエストを
行なう。タイミング段階RETIRE /REGFの間に、例外の告
知がEXCEPTION 信号によってリオーダバッファ１２６か
ら例外ライン１６０を介して機能ユニットに送られる。
リオーダバッファ１２６はEXCEPTION 信号を機能ユニッ
トのすべてにリレーし、これらはそれぞれのリザベーシ
ョンステーションをフラッシュして、さらにこの信号を
命令デコーダ１１８および命令キャッシュ１１６を含む
他のユニットにも送る。EXCEPTION 信号がすべての機能
ユニットに送られてから１サイクル後に、リオーダバッ
ファ１２６はREQTRAP およびSYNC信号を例外段階の間に
分岐ユニット１７０に送る。リオーダバッファ１２６は
例外段階の間に、ヘッド６１６ポインタおよびテイル６
１８ポインタをゼロにセットすることによって１サイク
ルの間に推測による状態がクリアされる際に、フラッシ
ュされる。
【０１４６】フェッチ／ターゲット段階において、分岐
ユニット１７０は更新フェッチＰＣUPDFPC / FPCTYPE
信号およびXTARGET ＜３１：０＞アドレスを命令キャッ
シュ１１６に送る。SYNC信号がセットされると、分岐ユ
ニット１７０はXTARGET ＜３１：０＞を最後に回収され
たＥＩＰアドレスに設定する。XTARGET ＜３１：０＞
は、再同期化に関して命令のフェッチがそれに指定され
るプログラムカウンタを示す。リカバリは、命令の実行
段階の間の再同期化条件の発見から再同期化される経路
における命令のフェッチまでの３サイクルの遅延を含
む。
ユニット１７０は更新フェッチＰＣUPDFPC / FPCTYPE
信号およびXTARGET ＜３１：０＞アドレスを命令キャッ
シュ１１６に送る。SYNC信号がセットされると、分岐ユ
ニット１７０はXTARGET ＜３１：０＞を最後に回収され
たＥＩＰアドレスに設定する。XTARGET ＜３１：０＞
は、再同期化に関して命令のフェッチがそれに指定され
るプログラムカウンタを示す。リカバリは、命令の実行
段階の間の再同期化条件の発見から再同期化される経路
における命令のフェッチまでの３サイクルの遅延を含
む。
【０１４７】フェッチ段階は、再同期化に関してターゲ
ットｐｃバス１２２が分岐ユニット１７０からタイミン
グ信号XTARGET ＜３１：０＞で命令キャッシュ１１６に
駆動されてフェッチがそこに再指定されるプログラムカ
ウンタを供給することを除いて、標準の動作および再同
期化応答と類似している。分岐ユニット１７０はタイミ
ング信号UPDFPC / FPCTYPEで示されるように、命令キャ
ッシュ１１６に更新フェッチＰＣ UPDFPC / FPCTYPE指
示を送るのと同時に、命令キャッシュ１１６にターゲッ
トを送る。命令キャッシュ１１６はターゲットＰＣをフ
ェッチｐｃバス２０６に送り、アレイ２００にアクセス
し、これはフェッチ段階２で行なわれる。キャッシュヒ
ットが起こると、バイトは正しく予測された場合のよう
にバイトキュー１３５に送られる。
ットｐｃバス１２２が分岐ユニット１７０からタイミン
グ信号XTARGET ＜３１：０＞で命令キャッシュ１１６に
駆動されてフェッチがそこに再指定されるプログラムカ
ウンタを供給することを除いて、標準の動作および再同
期化応答と類似している。分岐ユニット１７０はタイミ
ング信号UPDFPC / FPCTYPEで示されるように、命令キャ
ッシュ１１６に更新フェッチＰＣ UPDFPC / FPCTYPE指
示を送るのと同時に、命令キャッシュ１１６にターゲッ
トを送る。命令キャッシュ１１６はターゲットＰＣをフ
ェッチｐｃバス２０６に送り、アレイ２００にアクセス
し、これはフェッチ段階２で行なわれる。キャッシュヒ
ットが起こると、バイトは正しく予測された場合のよう
にバイトキュー１３５に送られる。
【０１４８】デコード１、デコード２および実行ステー
ジは再同期化に続いて標準的な条件と同様である。
ジは再同期化に続いて標準的な条件と同様である。
【０１４９】本発明を種々の実施例に関して説明した
が、これらの実施例は例示的なものであり、本発明の範
囲はこれに限られるものではないことを理解されたい。
説明した実施例の多くの変形、変更、付加および改良が
可能である。たとえば、再同期化が行なわれる条件は、
処理中のエラー条件または他の変則等の他のタイプの条
件を含み得る。再同期化動作を実現する論理および回路
は、例示的な実施例に示したのとは別の、プロセッサ中
の他の内部ブロックに位置されてもよい。これらのおよ
び他の変形、変更、付加および改良は、前掲の特許請求
の範囲によって定められる本発明の範囲内である。
が、これらの実施例は例示的なものであり、本発明の範
囲はこれに限られるものではないことを理解されたい。
説明した実施例の多くの変形、変更、付加および改良が
可能である。たとえば、再同期化が行なわれる条件は、
処理中のエラー条件または他の変則等の他のタイプの条
件を含み得る。再同期化動作を実現する論理および回路
は、例示的な実施例に示したのとは別の、プロセッサ中
の他の内部ブロックに位置されてもよい。これらのおよ
び他の変形、変更、付加および改良は、前掲の特許請求
の範囲によって定められる本発明の範囲内である。
【図１】図２および図３の組合せの態様を示す図であ
る。
る。
【図２】再同期化応答を実現するプロセッサのアーキテ
クチャレベルのブロック図である。
クチャレベルのブロック図である。
【図３】再同期化応答を実現するプロセッサのアーキテ
クチャレベルのブロック図である。
クチャレベルのブロック図である。
【図４】プロセッサ再同期化を実現する特徴を含む命令
キャッシュアーキテクチャレベルのブロック図である。
キャッシュアーキテクチャレベルのブロック図である。
【図５】図６および図７の組合せの態様を示した図であ
る。
る。
【図６】プロセッサの再同期化を実現する特徴を含む命
令デコーダのアーキテクチャレベルのブロック図であ
る。
令デコーダのアーキテクチャレベルのブロック図であ
る。
【図７】プロセッサの再同期化を実現する特徴を含む命
令デコーダのアーキテクチャレベルのブロック図であ
る。
令デコーダのアーキテクチャレベルのブロック図であ
る。
【図８】図２および３のプロセッサ内のレジスタファイ
ルのアーキテクチャレベルのブロック図である。
ルのアーキテクチャレベルのブロック図である。
【図９】図８に示されるレジスタファイルのメモリフォ
ーマットを示す図である。
ーマットを示す図である。
【図１０】図１１および図１２の組合せの態様を示した
図である。
図である。
【図１１】プロセッサ再同期化を実現する特徴を含む、
図２および３のプロセッサ内のリオーダバッファのアー
キテクチャレベルのブロック図である。
図２および３のプロセッサ内のリオーダバッファのアー
キテクチャレベルのブロック図である。
【図１２】プロセッサ再同期化を実現する特徴を含む、
図２および３のプロセッサ内のリオーダバッファのアー
キテクチャレベルのブロック図である。
図２および３のプロセッサ内のリオーダバッファのアー
キテクチャレベルのブロック図である。
【図１３】図１１および１２のリオーダバッファ内のメ
モリフォーマットの図である。
モリフォーマットの図である。
【図１４】図２および３のプロセッサ内のプログラムカ
ウンタの相互作用を表わす図である。
ウンタの相互作用を表わす図である。
【図１５】プロセッサ再同期化を実現する特徴を含む分
岐ユニットのアーキテクチャレベルのブロック図であ
る。
岐ユニットのアーキテクチャレベルのブロック図であ
る。
【図１６】例外およびトラップを含む種々の条件に応答
してプロセッサを再同期化させる方法のフローチャート
である。
してプロセッサを再同期化させる方法のフローチャート
である。
【図１７】プロセッサ再同期化を実現する特徴を含む浮
動小数点機能ユニットのブロック図である。
動小数点機能ユニットのブロック図である。
【図１８】プロセッサ再同期化を実現する特徴を含むロ
ード／ストア機能ユニットのブロック図である。
ード／ストア機能ユニットのブロック図である。
【図１９】図２０および図２１の組合せの態様を示した
図である。
図である。
【図２０】プロセッサ再同期化を実現する特徴を含むデ
ータキャッシュのブロック図である。
ータキャッシュのブロック図である。
【図２１】プロセッサ再同期化を実現する特徴を含むデ
ータキャッシュのブロック図である。
ータキャッシュのブロック図である。
【図２２】プロセッサ再同期化を実現する特徴を含む物
理Ｉ／Ｄタグブロックのブロック図である。
理Ｉ／Ｄタグブロックのブロック図である。
【図２３】プロセッサ再同期化を実現する特徴を含むト
ランスレーションルックアサイドバッファのブロック図
である。
ランスレーションルックアサイドバッファのブロック図
である。
【図２４】プロセッサにおける複数ステージの順次的実
行パイプラインのタイミング図である。
行パイプラインのタイミング図である。
【図２５】図２６および図２７の組合せの態様を示した
図である。
図である。
【図２６】再同期化される際のプロセッサにおける複数
ステージの順次的実行パイプラインのタイミング図であ
る。
ステージの順次的実行パイプラインのタイミング図であ
る。
【図２７】再同期化される際のプロセッサにおける複数
ステージの順次的実行パイプラインのタイミング図であ
る。
ステージの順次的実行パイプラインのタイミング図であ
る。
１１０ パイプラインプロセッサ １２６ リオーダバッファ １７０−１７５ 機能ユニット ６２０ 命令ポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・エイ・ホワイト アメリカ合衆国、78748 テキサス州、オ ースティン、ペレンニアル・コート、 11303 (72)発明者 マイケル・ディー・ゴッダード アメリカ合衆国、78739 テキサス州、オ ースティン、オールド・ハーバー・レー ン、6434
Claims (41)
- 【請求項１】 パイプラインプロセッサを動作させる方
法であって、 命令フェッチの順序どおりのシーケンスを決定するステ
ップと、 前記命令を順序どおりにフェッチするステップと、 順序どおりに前記フェッチされた命令を待ち行列に入れ
るステップと、 前記命令を順序どおりでなく推測で実行して結果を発生
するステップと、 実行された命令の結果を順序どおりに回収するステップ
と、 実行された命令の結果の前記回収を追跡するステップ
と、 命令が実行される際に再同期化条件を検出するステップ
と、 再同期化条件が検出された命令の結果を回収する際に前
記プロセッサを再同期化させるステップとを含み、再同
期化動作は、 フェッチされた命令の前記待ち行列をフラッシュするス
テップと、 回収された命令結果の前記追跡に基づいて命令フェッチ
の順序どおりのシーケンスを再指定するステップとを含
む、方法。 - 【請求項２】 命令フェッチの前記順序どおりのシーケ
ンスが、再同期化条件が検出された命令に先立つ命令に
再指定される、請求項１に記載の方法。 - 【請求項３】 命令フェッチの前記順序どおりのシーケ
ンスが、それについて再同期化条件が検出される命令に
再指定される、請求項１に記載の方法。 - 【請求項４】 複数の機能ユニットのうちのあるものが
推測で命令を実行するために選択され、前記機能ユニッ
トは前記選択された命令を待ち行列に入れるためのリザ
ベーションステーションを有し、 命令がリオーダバッファに順序どおりに待ち行列に入れ
られ、 前記命令の待ち行列が、前記複数の機能ユニットの前記
リザベーションステーションをフラッシュすることによ
って、および前記リオーダバッファをフラッシュするこ
とによってフラッシュされる、請求項１に記載の方法。 - 【請求項５】 前記命令が、可変数のビットだけデータ
をそれぞれローテートまたはシフトするデータローテー
ト命令またはデータシフト命令を含み、前記可変数は順
番に関して前の命令の結果に従属し、 前記命令が、前記データローテート命令またはデータシ
フト命令の結果を条件とする条件分岐命令を含み、 ローテートまたはシフトのための前記可変ビット数を設
定する結果がゼロであれば、再同期化条件が起こる、請
求項１に記載の方法。 - 【請求項６】 前記命令が浮動小数点例外条件が検出さ
れる浮動小数点命令を含み、 前記プロセッサが、浮動小数点例外条件が無視されるか
どうかを判断する外部信号に接続される入力ピンを含
み、 浮動小数点例外条件が検出され、かつ前記浮動小数点例
外条件が無視されることを前記外部信号が特定すれば、
再同期化条件が起こる、請求項１に記載の方法。 - 【請求項７】 前記命令が、複数のサブ動作のシーケン
スとして実行される命令を含み、 後続のサブ動作の実行を無意味にする前記複数のサブ動
作のうちの１つの実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味であるときに、再同期化
条件が起こる、請求項１に記載の方法。 - 【請求項８】 サブ動作のシーケンスとして実行される
浮動小数点命令を前記命令が含み、前記浮動小数点命令
は浮動小数点機能ユニットによって実行され、 後続のサブ動作の実行を無意味にする浮動小数点サブ動
作の実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味であるとき、再同期化条
件が起こる、請求項１に記載の方法。 - 【請求項９】 前記命令が浮動小数点スタック交換命令
を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、浮動小数点スタ
ック交換命令の実行中に検出され、 スタックエラー条件が検出されると再同期化条件が起こ
る、請求項１に記載の方法。 - 【請求項１０】 前記命令がメモリへのデータストア命
令を含み、 命令メモリへのストアが、メモリへのデータストア命令
の実行中に検出され、 命令メモリへのストアが検出されると、再同期化条件が
起こる、請求項１に記載の方法。 - 【請求項１１】 パイプラインプロセッサであって、 命令フェッチの順序どおりのシーケンスを決定するフェ
ッチプログラムカウンタと、 前記フェッチプログラムカウンタに接続されて、前記命
令を順序どおりにフェッチするための命令キャッシュ
と、 前記命令キャッシュに結合されて、前記フェッチされた
命令を順序どおりに待ち行列に入れるためのオーダバッ
ファアレイと、 前記命令キャッシュおよび前記リオーダバッファアレイ
に結合されて、前記命令を順序どおりでなく推測で実行
して結果を発生するための機能ユニットと、 前記機能ユニットに結合されて実行された命令の結果を
順序どおりに回収するためのリオーダバッファコントロ
ーラと、 前記リオーダバッファコントローラに結合されて、実行
された命令の結果の前記回収を追跡する命令ポインタ
と、 前記機能ユニットに結合されて、命令が実行される際に
再同期化条件を検出するための再同期化条件検出器と、 前記リオーダバッファコントローラに結合されて、再同
期化条件がそれについて検出された命令の結果の回収に
応答する再同期化コントローラを含み、前記再同期化コ
ントローラはさらに前記再同期化コントローラに結合さ
れて、フェッチされた命令の待ち行列をフラッシュする
ための待ち行列コントローラと、 前記命令ポインタを前記フェッチプログラムカウンタに
結合し、回収された命令結果の前記追跡に基づいて命令
のフェッチの順序どおりのシーケンスを再指定する分岐
ユニットとを含む、パイプラインプロセッサ。 - 【請求項１２】 複数の機能ユニットのいくつかが選択
されて前記命令を推測で実行し、前記機能ユニットは前
記選択された命令を待ち行列に入れるためのリザベーシ
ョンステーションを有し、 前記命令の待ち行列が、前記複数の機能ユニットの前記
リザベーションステーションをフラッシュすることによ
って、および前記リオーダバッファアレイをフラッシュ
することによってフラッシュされる、請求項１１に記載
のパイプラインプロセッサ。 - 【請求項１３】 複数の機能ユニットをさらに含み、 第１の機能ユニットが算術論理ユニット（ＡＬＵ）であ
り、前記ＡＬＵで実行される命令が、データを可変のビ
ット数だけローテートまたはシフトするそれぞれデータ
ローテート命令およびデータシフト命令を含み、前記可
変数は順番に関して前の命令の結果に依存し、 第２の機能ユニットが分岐ユニットであり、前記分岐ユ
ニットで実行される命令が、前記データローテート命令
またはデータシフト命令の結果を条件とする条件分岐命
令を含み、 ローテートまたはシフトに関する前記可変数のビットを
設定する結果がゼロであるとき、再同期化条件が起こ
る、請求項１１に記載のパイプラインプロセッサ。 - 【請求項１４】 前記機能ユニットが浮動小数点ユニッ
トであり、前記浮動小数点ユニットで実行される前記命
令が、浮動小数点例外条件の検出される浮動小数点命令
を含み、 前記プロセッサが、前記浮動小数点例外条件が無視され
るかどうかを判断する外部信号に結合される入力ピンを
含み、 浮動小数点例外条件が検出され、かつ浮動小数点例外条
件が無視されることを外部信号が特定するとき、再同期
化条件が起こる、請求項１１に記載のパイプラインプロ
セッサ。 - 【請求項１５】 前記命令が、複数のサブ動作のシーケ
ンスとして実行される命令を含み、 後続のサブ動作の実行を無意味にする複数のサブ動作の
うちの１つの実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味であるとき、再同期化条
件が起こる、請求項１１に記載のパイプラインプロセッ
サ。 - 【請求項１６】 前記機能ユニットが浮動小数点ユニッ
トであり、前記浮動小数点ユニットで実行される命令
が、サブ動作のシーケンスとして実行される浮動小数点
命令を含み、前記浮動小数点命令は浮動小数点機能ユニ
ットによって実行され、 後続のサブ動作の実行を無意味にする浮動小数点サブ動
作の実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味とされるときに、再同期
化条件が起こる、請求項１１に記載のパイプラインプロ
セッサ。 - 【請求項１７】 前記命令が浮動小数点スタック交換命
令を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、浮動小数点スタ
ック交換命令の実行中に検出され、 スタックエラー条件が検出されると、再同期化条件が起
こる、請求項１１に記載のパイプラインプロセッサ。 - 【請求項１８】 前記命令がメモリへのデータストア命
令を含み、 メモリへのデータストア命令の実行中に命令メモリへの
ストアが検出され、 命令メモリへのストアが検出されると、再同期化条件が
起こる、請求項１１に記載のパイプラインプロセッサ。 - 【請求項１９】 前記再同期化コントローラが選択的
に、第１の場合に、それについて再同期化条件が検出さ
れる命令に先立つ命令に命令フェッチの順序どおりのシ
ーケンスを再指定し、第２の場合に、再同期化条件がそ
れについて検出される命令に命令フェッチの順序どおり
のシーケンスを再指定する、請求項１１に記載のパイプ
ラインプロセッサ。 - 【請求項２０】 パイプラインプロセッサを動作させる
方法であって、 フェッチプログラムカウンタを更新するステップと、 メモリから命令をフェッチするステップとを含み、前記
命令は前記フェッチプログラムカウンタによって示さ
れ、さらに複数の命令を複数の機能ユニットのうちの示
されたものに発行するステップを含み、前記命令はフェ
ッチの順に発行され、さらに前記発行された命令を前記
複数の機能ユニットのうちの前記示されたもののリザベ
ーションステーションに待ち行列に入れるステップと、 リオーダバッファの待ち行列に前記待ち行列に入れられ
た命令に対応する結果エントリを発行順に割当てるステ
ップと、 前記機能ユニットが前に待ち行列に入れられた命令の実
行を終え、かつ前記命令を実行する際に用いられるデー
タが先に発行された命令の実行から利用可能となってい
るときに、リザベーションステーションからの前記命令
を実行するステップと、 前記対応する命令の実行が完了すると、前記割当てられ
た結果エントリに結果を入れるステップと、 前記リオーダバッファ待ち行列のヘッドにある、入れら
れた結果を回収するステップと、 前記結果が回収されるときに命令ポインタを更新するス
テップとを含み、前記命令ポインタは、前記結果エント
リに対応する命令の前記フェッチプログラムカウンタと
一致し、さらに前記プロセッサを再同期化させるステッ
プを含み、これがさらに命令の実行中に再同期化条件を
検出するステップと、 前記再同期化条件を検出する命令に対応する割当てられ
た結果エントリにおいて前記再同期化条件を認め、前記
入れられた結果を回収する際に前記再同期化条件を認め
るステップと、 前記機能ユニットの前記リザベーションステーションお
よび前記リオーダバッファをフラッシュするステップ
と、 前記フェッチプログラムカウンタを前記命令ポインタに
よってアドレスされる前記命令に再指定するステップと
を含む、方法。 - 【請求項２１】 前記命令が、データを可変数ビットだ
けそれぞれローテートおよびシフトするデータローテー
ト命令およびデータシフト命令を含み、前記可変数は先
に発行された命令の結果に依存し、 前記データローテート命令およびデータシフト命令の結
果を条件とする条件分岐命令を前記命令が含み、 ローテートまたはシフトのための前記可変ビット数を設
定する結果がゼロであるとき、再同期化条件が起こる、
請求項２０に記載の方法。 - 【請求項２２】 前記命令が浮動小数点例外条件の検出
される浮動小数点命令を含み、 前記プロセッサが、前記浮動小数点例外条件が無視され
るかどうかを決定する外部信号に結合される入力ピンを
含み、 浮動小数点例外条件が検出され、かつ前記浮動小数点例
外条件が無視されることを外部信号が特定すると、再同
期化条件が起こる、請求項２０に記載の方法。 - 【請求項２３】 前記命令が、サブ動作のシーケンスと
して発行され、実行される命令を含み、 後続のサブ動作の実行を無意味にするサブ動作の実行中
に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項２０に記載の方法。 - 【請求項２４】 前記命令が、サブ動作のシーケンスと
して発行され、実行される浮動小数点命令を含み、 後続のサブ動作の実行を無意味にする浮動小数点サブ動
作の実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項２０に記載の方法。 - 【請求項２５】 前記命令がスタック交換命令を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、スタック交換命
令の実行中に検出され、 スタックエラー条件が検出されると、再同期化条件が起
こる、請求項２０に記載の方法。 - 【請求項２６】 前記命令が浮動小数点スタック交換命
令を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、浮動小数点スタ
ック交換命令の実行中に検出され、 スタックエラー条件が検出されると、再同期化条件が起
こる、請求項２０に記載の方法。 - 【請求項２７】 前記命令がメモリへのデータストア命
令を含み、 命令メモリへのストアが、メモリへのデータストア命令
の実行中に検出され、 命令メモリへのストアが検出されると、再同期化条件が
起こる、請求項２０に記載の方法。 - 【請求項２８】 パイプラインプロセッサであって、 命令キャッシュを含み、前記命令キャッシュは、 キャッシュメモリと、 フェッチプログラムカウンタレジスタと、 前記フェッチプログラムカウンタレジスタおよび前記キ
ャッシュメモリに結合されるフェッチ論理とを備え、前
記プロセッサはさらに前記命令キャッシュに結合される
命令デコーダと、 複数の機能ユニットとを含み、その各々は前記命令デコ
ーダに結合されて、前記機能ユニットのうち指定された
ものに発行される命令を受取り、前記機能ユニットの各
々は、リザベーションステーション命令待ち行列、およ
び前記リザベーションステーション命令待ち行列に結合
されて実行のための命令を受取る命令実行回路を有し、
さらに前記命令デコーダおよび前記機能ユニットに結合
されるリオーダバッファを含み、前記リオーダバッファ
は、 前記機能ユニットに結合されて実行結果を受取る結果エ
ントリの順序どおりの待ち行列と、 結果を回収するために前記結果エントリ待ち行列のヘッ
ドに結合される回収論理と、 前記回収論理に結合される命令ポインタとを備え、前記
命令ポインタは回収する結果の前記プログラムカウンタ
と一致し、 前記プロセッサは再同期化論理をさらに含み、前記再同
期化論理は、 前記機能ユニットの指定されたものに結合される複数の
再同期化条件検出器と、 前記リオーダバッファ結果エントリ待ち行列に結合され
る再同期化インジケータと、 前記リオーダバッファに結合され、前記リオーダバッフ
ァをフラッシュすることによって前記回収論理および前
記再同期化インジケータに応答する待ち行列コントロー
ラと、 前記機能ユニットのリザベーションステーションに結合
され、前記リザベーションステーションをフラッシュす
ることによって前記回収論理および前記再同期化インジ
ケータに応答する待ち行列論理と、 前記命令ポインタを前記フェッチプログラムカウンタに
結合することによって前記回収論理および前記再同期化
インジケータに応答するターゲットプログラムカウンタ
とを備える、パイプラインプロセッサ。 - 【請求項２９】 第１の機能ユニットが算術論理ユニッ
ト（ＡＬＵ）であり、前記ＡＬＵで実行される命令が、
可変数のビットだけデータをそれぞれローテートまたは
シフトするデータローテート命令およびデータシフト命
令を含み、前記可変数は、順番に関して前の命令の結果
に依存し、 第２の機能ユニットが分岐ユニットであり、前記分岐ユ
ニットで実行される命令が、前記データローテート命令
またはデータシフト命令の結果を条件とする条件分岐命
令を含み、 ローテートまたはシフトのために前記可変のビット数を
セットする結果がゼロのとき、再同期化条件が起こる、
請求項２８に記載のパイプラインプロセッサ。 - 【請求項３０】 機能ユニットが浮動小数点ユニットで
あり、前記浮動小数点ユニットで実行される命令が、浮
動小数点例外条件の検出される浮動小数点命令を含み、 前記プロセッサが、前記浮動小数点例外条件が無視され
るかどうかを定める外部信号に結合される入力ピンを含
み、 浮動小数点例外条件が検出され、かつ浮動小数点例外条
件が無視されることを外部信号が特定すると、再同期化
条件が起こる、請求項２８に記載のパイプラインプロセ
ッサ。 - 【請求項３１】 前記命令が、複数のサブ動作のシーケ
ンスとして実行される命令を含み、 後続のサブ動作の実行を無意味にする前記複数のサブ動
作のうちの１つの実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項２８に記載のパイプラインプロセッ
サ。 - 【請求項３２】 機能ユニットが浮動小数点ユニットで
あり、前記浮動小数点ユニットで実行される命令が、サ
ブ動作のシーケンスとして実行される浮動小数点命令を
含み、前記浮動小数点命令は浮動小数点機能ユニットに
よって実行され、 後続のサブ動作の実行を無意味にする浮動小数点サブ動
作の実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項２８に記載のパイプラインプロセッ
サ。 - 【請求項３３】 前記命令が浮動小数点スタック交換命
令を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、浮動小数点スタ
ック交換命令の実行中に検出され、 スタックエラー条件が検出されると再同期化条件が起こ
る、請求項２８に記載のパイプラインプロセッサ。 - 【請求項３４】 前記命令がメモリへのデータストア命
令を含み、 命令メモリへのストアが、メモリへのデータストア命令
の実行中に検出され、 命令メモリへのストアが検出されると、再同期化条件が
起こる、請求項２８に記載のパイプラインプロセッサ。 - 【請求項３５】 パイプラインプロセッサであって、 命令キャッシュを含み、前記命令キャッシュはキャッシ
ュメモリと、 フェッチプログラムカウンタレジスタと、 前記フェッチプログラムカウンタレジスタおよび前記キ
ャッシュメモリに結合されるフェッチ論理とを備え、前
記フェッチ論理は前記カウンタを更新し、前記フェッチ
プログラムカウンタによって示された命令をフェッチ
し、 前記パイプラインプロセッサはさらに、 前記命令キャッシュに結合されて複数の命令をフェッチ
の順に同時に発行するための命令デコーダと、 複数の機能ユニットとを含み、その各々は前記命令デコ
ーダに結合されて発行された命令を受取り、前記命令は
前記機能ユニットのうちの示されたものに発行され、前
記機能ユニットの各々は前記命令を待ち行列に入れるリ
ザベーションステーションと、 前記リザベーションステーションに結合されて命令を前
記リザベーションステーション待ち行列から受取り、前
に待ち行列に入れられた命令の実行が完了しかつ前記命
令を実行するためのデータが先に発行された命令の実行
から利用可能になると、命令を実行する命令実行回路と
を有し、 前記プロセッサはさらに前記命令デコーダおよび前記機
能ユニットに結合されるリオーダバッファを含み、前記
リオーダバッファは結果エントリの待ち行列を備え、前
記エントリは発行順に割当てられ、前記待ち行列に入れ
られた命令に対応し、対応する命令の実行が完了する
と、前記エントリは前記機能ユニットから結果を受取
り、前記リオーダバッファはさらに前記待ち行列に結合
されて前記待ち行列のヘッドにある結果エントリを回収
する回収論理と、 前記回収論理に結合される命令ポインタとを備え、前記
命令ポインタは、前記結果エントリが回収されると前記
回収論理によって更新され、前記命令ポインタは、前記
結果エントリに対応する命令のフェッチプログラムカウ
ンタと一致し、 前記プロセッサはさらに再同期化論理を含み、前記再同
期化論理は、 複数の再同期化条件検出器を含み、その各々は示された
機能ユニットに結合され、前記再同期化条件は、実行す
る命令に関連して検出され、前記再同期化論理はさらに
前記リオーダバッファ結果エントリ待ち行列に結合され
る再同期化インジケータを備え、対応する命令の実行が
完了し、かつ再同期化条件が検出されると、再同期化が
示され、 前記再同期化論理はさらに、 前記リオーダバッファに結合されて、前記リオーダバッ
ファをフラッシュするための再同期化インジケータを有
する前記リオーダバッファエントリの回収に応答する待
ち行列コントローラと、 前記機能ユニットリザベーションステーションに結合さ
れ、前記リオーダバッファをフラッシュするための再同
期化インジケータを有する前記リオーダバッファエント
リの回収に応答する待ち行列論理と、 前記命令キャッシュおよびリオーダバッファを結合し、
前記命令ポインタによってアドレスされた命令に前記フ
ェッチプログラムカウンタを再指定するターゲットプロ
グラムカウンタとを備える、パイプラインプロセッサ。 - 【請求項３６】 第１の機能ユニットが算術論理ユニッ
ト（ＡＬＵ）であり、前記ＡＬＵで実行される前記命令
が、可変数ビットだけデータをそれぞれローテートまた
はシフトするデータローテート命令およびデータシフト
命令を含み、前記可変数は順番に関して前の命令の結果
に依存し、 第２の機能ユニットが分岐ユニットであり、前記分岐ユ
ニットで実行される命令が、前記データローテート命令
またはデータシフト命令の結果を条件とする条件分岐命
令を含み、 ローテートまたはシフトに関する前記可変ビット数を設
定する結果がゼロのとき、再同期化条件が起こる、請求
項３５に記載のパイプラインプロセッサ。 - 【請求項３７】 機能ユニットが浮動小数点ユニットで
あり、前記浮動小数点ユニットで実行される命令が、浮
動小数点例外条件がそれについて検出される浮動小数点
命令を含み、 前記プロセッサが、前記浮動小数点例外条件が無視され
るかどうかを決定する外部信号に結合される入力ピンを
含み、 浮動小数点例外条件が検出され、かつ浮動小数点例外条
件が無視されることを外部信号が特定すると、再同期化
条件が起こる、請求項３５に記載のプロセッサ。 - 【請求項３８】 前記命令が、複数のサブ動作のシーケ
ンスとして実行される命令を含み、 後続のサブ動作の実行を無意味にする複数のサブ動作の
うちの１つの実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項３５に記載のパイプラインプロセッ
サ。 - 【請求項３９】 機能ユニットが浮動小数点ユニットで
あり、前記浮動小数点ユニットで実行される命令が、サ
ブ動作のシーケンスとして実行される浮動小数点命令を
含み、前記浮動小数点命令は浮動小数点機能ユニットに
よって実行され、 後続のサブ動作の実行を無意味にする浮動小数点サブ動
作の実行中に条件が検出可能であり、 後続のサブ動作の実行が無意味にされると、再同期化条
件が起こる、請求項３５に記載のパイプラインプロセッ
サ。 - 【請求項４０】 前記命令が浮動小数点スタック交換命
令を含み、 スタックオーバーフロー条件およびスタックアンダーフ
ロー条件を含むスタックエラー条件が、浮動小数点スタ
ック交換命令の実行中に検出され、 スタックエラー条件が検出されると、再同期化条件が起
こる、請求項３５に記載のパイプラインプロセッサ。 - 【請求項４１】 前記命令がメモリへのデータストア命
令を含み、 命令メモリへのストアが、メモリへのデータストア命令
の実行中に検出され、 命令メモリへのストアが検出されると、再同期化条件が
起こる、請求項３５に記載のプロセッサ。
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