JPH07325650A - 情報端末装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のデバイスへの電源電圧の供給を個別に
制御して、消費電力の低減を図る。 【構成】 複数のデバイスは、ＣＰＵ２とアドレスおよ
びデータバス配線１９によって接続される。各デバイス
には、該デバイスを駆動するための電源電圧Ｖが供給さ
れる。デバイスの制御に先立って、ＣＰＵ２からデバイ
スの能動化を指示するＣＳ信号が、各デバイスに与えら
れる。該ＣＳ信号を受信した電源制御回路１７は、ＣＳ
信号に応じて計時動作を行う。ＣＰＵ２は、前記計時が
終了したか否かによってデバイスの動作状況を判定し、
該判定結果に基づいて、電源制御回路１７は、所定のデ
バイスに制御信号Ｓ１〜Ｓ５を与える。制御信号Ｓ１〜
Ｓ５によって、各デバイスへの電源電圧の供給が制御さ
れる。電源電圧の供給が個別に制御されるので、消費電
力の低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば表示手段、入
力手段、記憶手段および印画手段などの複数のデバイス
を備えるワードプロセッサ、パーソナルコンピュータお
よびワークステーションなどの情報端末装置に関する。

【０００２】

【従来の技術】ワードプロセッサやパーソナルコンピュ
ータなどとして用いられる情報端末装置は、複数のデバ
イスと、該デバイスの制御を行う制御手段とを備えてお
り、たとえば装置全体の制御を行う制御手段、表示手
段、入力手段、記憶手段、ハードディスク駆動手段、フ
ロッピーディスク駆動手段などを含んで構成される。各
デバイスには、電源電圧が供給され、表示が行われた
り、ハードディスク用のモータが駆動されたりする。常
に電圧を供給し続けると、装置全体としての消費電力が
増大する。そこで、消費電力の低減を図るために、当該
装置が作動していないと判断したときに、装置全体への
電圧の供給を遮断する例が、たとえば特開平４−２５９
０１９に開示されている。また、図１３に示すように、
装置全体への電圧の供給を遮断するのではなく、特定の
デバイスに対しての電圧の供給を遮断する、あるいは電
圧レベルを低減する例も提案されている。

【０００３】図１３は、従来の情報端末装置１０１の電
気的構成を示すブロック図である。情報端末装置１０１
は、中央演算処理装置（以下、「ＣＰＵ」という）１０
２、表示制御回路１０３、キー入力制御回路１０４、印
画制御回路１０５、フロッピーディスクドライブ（以
下、「ＦＤＤ」という）制御回路１０６、ハードディス
クドライブ（以下、「ＨＤＤ」という）制御回路１０
７、リードオンリメモリ（以下、「ＲＯＭ」という）１
０８、ランダムアクセスメモリ（以下、「ＲＡＭ」とい
う）１０９、表示手段１１０、入力手段１１１、印画手
段１１２、ＦＤＤ１１３、ＨＤＤ１１４、電源制御回路
１１５、クロック発生回路１１６および電源回路１１７
を含んで構成される。

【０００４】たとえばマイクロプロセッサで実現され、
装置全体の制御を行うＣＰＵ１０２は、アドレスおよび
データバス配線１１８によって、表示制御回路１０３、
キー入力制御回路１０４、印画制御回路１０５、ＦＤＤ
制御回路１０６、ＨＤＤ制御回路１０７、ＲＯＭ１０
８、ＲＡＭ１０９および電源制御回路１１５と接続され
る。また、ＣＰＵ１０２には、クロック発生回路１１６
が接続される。クロック発生回路１１６からのクロック
信号に基づいて、ＣＰＵ１０２は各デバイスとデータの
授受を行う。

【０００５】表示制御回路１０３は、表示用メモリを含
み、表示用メモリに記憶された表示データを予め定める
タイミングで読出して表示信号を作成する。作成した表
示信号は、表示制御回路１０３に接続される表示手段１
１０に与えられて画像表示される。表示手段１１０は、
たとえば液晶表示素子で実現される。キー入力制御回路
１０４は、当該回路１０４に接続される入力手段１１１
からの入力データを検出する。前記ＣＰＵ１０２は、キ
ー入力制御回路１０４を介して入力データを読取る。入
力手段１１１は、たとえば０〜９までのテンキーおよび
Ａ〜Ｚまでのアルファベットキーなどを備えるキーボー
ドで実現される。印画制御回路１０５は、当該回路１０
５に接続される印画手段１１２を制御し、前記ＣＰＵ１
０２からの印画データに基づいて、所定のデータを印画
出力する。印画出力手段１１２は、感熱紙などの記録
紙、サーマルヘッドおよびプラテンローラなどを含んで
構成される。

【０００６】ＦＤＤ制御回路１０６は、当該回路１０６
に接続されるＦＤＤ１１３を制御し、前記ＣＰＵ１０２
はＦＤＤ制御回路１０６を介してＦＤＤ１１３とデータ
の授受を行う。ＨＤＤ制御回路１０７は、当該回路１０
７に接続されるＨＤＤ１１４を制御し、前記ＣＰＵ１０
２はＨＤＤ制御回路１０７を介してＨＤＤ１１４とデー
タの授受を行う。ＲＯＭ１０８は読出し専用のメモリで
あり、前記ＣＰＵ１０２が実行する処理のプログラム、
および表示あるいは印画出力用の文字データなどが予め
記憶される。ＲＡＭ１０９は、読み書き自在のメモリで
あり、ＣＰＵ１０２の処理に応じたワーキング領域とし
て用いられる。前記表示制御回路１０３、キー入力制御
回路１０４、印画制御回路１０５、ＦＤＤ制御回路１０
６、ＨＤＤ制御回路１０７、ＲＯＭ１０８、ＲＡＭ１０
９、表示手段１１０、入力手段１１１、印画手段１１
２、ＦＤＤ１１３、およびＨＤＤ１１４には、電源回路
１１７から電源電圧Ｖが供給され、この電源電圧Ｖによ
って各デバイスが駆動される。

【０００７】電源制御回路１１５は、前記キー入力制御
回路１０４からの割込信号（以下、「ＩＮＴ信号」とい
う）に基づいて、当該回路１１５が備える計時手段１２
１の計時動作を開始する。ＩＮＴ信号が入力される毎に
計時手段１２１はリセットされる。予め定める時間の計
時が終了したときには、電源電圧制御信号Ｓ６をクロッ
ク発生回路１１６に与える。また、表示制御回路１０３
および表示手段１１０への電源電圧Ｖの供給を制御する
スイッチ１１９に与える。さらに、ＨＤＤ制御回路１０
７およびＨＤＤ１１４への電源電圧Ｖの供給を制御する
スイッチ１２０に与える。

【０００８】前記ＩＮＴ信号は、入力手段１１１から入
力があるたびに発生する。すなわち、入力手段１１１か
らの入力がある毎に計時手段１２１がリセットされる。
したがって、計時が終了したときとは、一定の期間入力
手段１１１からの入力がなかったことを表している。入
力手段１１１からの入力がなかったことによって発生す
る電源電圧制御信号Ｓ６を受信したクロック発生回路１
１６は、当該回路１１６で発生するクロック信号の周波
数を下げる。あるいは、クロック信号を停止する。ま
た、スイッチ１１９，１２０が遮断されて表示制御回路
１０３、表示手段１１０、ＨＤＤ制御回路１０７、およ
びＨＤＤ１１４への電源電圧Ｖの供給が遮断される。

【０００９】電源電圧Ｖの停止、およびクロック信号の
周波数低減あるいはクロック信号停止後、再び入力手段
１１１からの入力があり、ＩＮＴ信号が発生すると、計
時手段１２１がリセットされて計時動作が開始される。
前記信号Ｓ６は、計時手段１２１の計時が終了したとき
から、次のＩＮＴ信号を受信するまでの期間送出され
る。このため、上述したように再び入力手段１１１から
の入力があると、制御信号Ｓ６の送出が停止され、クロ
ック信号の周波数がもとに戻るとともに、表示制御手段
１０３、表示手段１１０、ＨＤＤ制御手段１０７および
ＨＤＤ１１４への電源電圧Ｖが供給される。

【００１０】上述した例は、特定のデバイスに対しての
電源電圧Ｖの制御を行う例であり、特に、消費電力の大
きい回路に対して制御を行う例である。

【００１１】

【発明が解決しようとする課題】消費電力の低減を図る
には、操作者が情報端末装置の未使用時において電源を
オフとする、あるいは特開平４−２５９０１９に開示さ
れているように一定期間使用されていないと判断する
と、自動的に電源をオフとする方法がある。しかしなが
ら、これらの方法では個々のデバイスに対する電圧制御
は行えないので、たとえば特定のデバイスしか使用して
いない場合であっても全てのデバイスに電圧を供給しな
ければならず、電圧の供給を細かく制御して消費電力を
充分に低減することができないという問題が生じる。ま
た前者は、操作者自身が電源をオフとするものであるこ
とから、操作者が常に動作状況を考慮しなければなら
ず、操作者が電源をオフしない限り消費電力の低減を図
ることができない。

【００１２】また図１３で説明した例は、特定のデバイ
スに対して制御を行うものであるけれども、計時が終了
したときに送出される電源電圧制御信号Ｓ６は、クロッ
ク発生回路１１６およびスイッチ１１９，１２０に同時
に与えられるので、それぞれのデバイスに対して個別に
制御を行うことができない。このため、上述した場合と
同様に、電圧供給の細かな制御ができず、消費電力を充
分に低減することができない。また、使用しないデバイ
スに電圧の供給を行うことは、該デバイスの温度が上昇
して、故障率が高くなるので好ましくない。

【００１３】本発明の目的は、複数のデバイスへの電源
電圧の供給を個別に制御して、消費電力を低減すること
ができる情報端末装置を提供することである。

【００１４】

【課題を解決するための手段】本発明は、複数のデバイ
スと、各デバイスとデータの授受を行うデータラインに
よって接続され、各デバイスの動作を制御する制御手段
と、デバイスを駆動するための電源電圧を発生する電源
手段と、各デバイスの動作状況を判定し、前記判定結果
に基づいて各デバイスへの電源電圧の供給／遮断を制御
する電源制御手段とを備えることを特徴とする情報端末
装置である。

【００１５】また本発明は、前記制御手段は、前記デバ
イスの制御に先立ってデバイスの能動化を指示する選択
信号を各デバイスに与え、前記電源制御手段は、デバイ
ス毎に設けられて各デバイスへの電源電圧の供給／遮断
を切換える複数の切換手段と、前記切換手段に個別に切
換信号を出力する信号発生手段と、前記選択信号の入力
後、所定時間経過したか否かをデバイス毎に判定する判
定手段と、前記判定手段の判定結果に基づいて、前記信
号発生手段から出力させる切換信号を選択する切換信号
制御手段とを含むことを特徴とする。

【００１６】また本発明は、前記デバイスは、当該デバ
イスの初期化を指示するリセット信号が入力される入力
端子と、前記データライン上に設けられるスイッチとを
含み、前記信号発生手段は、電源電圧の遮断時には、前
記スイッチの遮断を指示する遮断信号を送出し、前記リ
セット信号を送出した後、前記切換信号を送出すること
を特徴とする。

【００１７】

【作用】本発明に従えば、複数のデバイスには、当該デ
バイスを駆動するための電源電圧がそれぞれ供給され
る。各デバイスは、データラインによって各デバイスの
制御を行う制御手段と接続される。電源制御手段は、各
デバイスの動作状況を判定し、該判定結果に基づいて各
デバイスへの電源電圧の供給／遮断を制御する。すなわ
ち、動作していると判断したデバイスには電源電圧を供
給し、動作していないと判断したデバイスには電源電圧
を遮断する。

【００１８】各デバイスの動作状況が個別に判定されて
電源電圧の供給／遮断が各デバイス毎に制御されるの
で、従来技術のように、全てのデバイスが動作していな
いと判断されたときに全てのデバイスに対する電源電圧
を遮断する方法、あるいは特定のデバイスが作動してい
ないと判断したときに、他の複数のデバイスに対する電
源電圧を遮断する方法と比較すると、電圧の供給を細か
く制御することが可能となる。このため、特定のデバイ
スを作動しているときに、他のデバイスへの電源電圧を
遮断して、消費電力の低減を図ることが可能となる。ま
た、使用しないデバイスに対しては電源電圧が遮断され
るので、該デバイスの温度上昇に伴う故障率の増加を抑
制することができる。

【００１９】また本発明に従えば、前記制御手段は、前
記デバイスの制御に先立って選択信号を各デバイスに与
える。前記電源制御手段は、切換手段、信号発生手段、
判定手段、および切換信号制御手段を含む。判定手段
が、選択信号の入力後、所定時間経過したと判定する、
すなわちデバイスが所定時間動作していないと判断する
と、切換信号制御手段によって信号発生手段から出力さ
れる切換信号が選択される。すなわち、動作していない
と判定されたデバイスに対して設けられる切換手段に切
換信号が与えられ、該デバイスへの電源電圧が遮断され
る。

【００２０】制御手段からの選択信号によってデバイス
の動作状況を判定するので、デバイスに対して直接動作
状況を確認する必要はない。また、常にデバイスの動作
状況を監視する必要がない。したがって、比較的容易に
デバイスの動作状況を判定することができ、また確実に
電源電圧を遮断することができる。

【００２１】また本発明に従えば、前記デバイスはリセ
ット信号が入力される入力端子と、制御手段との間のデ
ータライン上に設けられるスイッチとを含み、前記スイ
ッチが遮断され、リセット信号によって初期化された
後、電源電圧が遮断される。

【００２２】したがって、制御手段や他のデバイスに対
して動作を不安定にする信号などを与える恐れがなく、
情報端末装置としての信頼性を向上することができる。
また、デバイスに電源電圧が供給された後、リセット信
号によって初期化し、前記スイッチを接続することによ
って、上述したのと同様に、制御手段や他のデバイスに
対して動作を不安定にする信号などを与える恐れをなく
して、情報端末装置としての信頼性を向上することがで
きる。

【００２３】また、前記制御手段が電源制御手段の切換
信号制御手段を兼ねることによって、情報端末装置の構
成要素を少なくすることができる。

【００２４】

【実施例】図１は、本発明の一実施例である情報端末装
置１の電気的構成を示すブロック図である。情報端末装
置１は、ＣＰＵ２、表示制御回路３、キー入力制御回路
４、印画制御回路５、ＦＤＤ制御回路６、ＨＤＤ制御回
路７、ＲＯＭ８、ＲＡＭ９、補助記憶回路１０、表示手
段１１、入力手段１２、印画手段１３、ＦＤＤ１４、Ｈ
ＤＤ１５、アドレスデコード回路１６、電源制御回路１
７および電源回路１８を含んで構成される。

【００２５】たとえばマイクロプロセッサで実現され、
装置全体の制御を行うＣＰＵ２は、アドレスおよびデー
タバス配線１９によって、表示制御回路３、キー入力制
御回路４、印画制御回路５、ＦＤＤ制御回路６、ＨＤＤ
制御回路７、ＲＯＭ８、ＲＡＭ９、補助記憶回路１０、
アドレスデコード回路１６および電源制御回路１７と接
続される。

【００２６】表示制御回路３は、表示用メモリを含み、
表示用メモリに記憶された表示データを予め定めるタイ
ミングで読出して表示信号を作成する。作成した表示信
号は、表示制御回路３に接続される表示手段１１に与え
られて画像表示される。また、表示制御回路３はスイッ
チ２０を介してアドレスおよびデータバス配線と接続さ
れる。表示手段１１は、たとえば液晶表示素子で実現さ
れる。キー入力制御回路４は、当該回路４に接続される
入力手段１２からの入力データを検出する。前記ＣＰＵ
２は、キー入力制御回路４を介して入力データを読取
る。入力手段１２は、たとえば０〜９までのテンキーお
よびＡ〜Ｚまでのアルファベットキーなどを備えるキー
ボードで実現される。印画制御回路５は、当該回路５に
接続される印画手段１３を制御し、前記ＣＰＵ２からの
印画データに基づいて、所定のデータを印画出力する。
印画出力手段１３は、感熱紙などの記録紙、サーマルヘ
ッドおよびプラテンローラなどを含んで構成される。ま
た、印画制御回路５はスイッチ２１を介してアドレスお
よびデータバス配線１９と接続される。

【００２７】ＦＤＤ制御回路６は、当該回路６に接続さ
れるＦＤＤ１４を制御し、前記ＣＰＵ２はＦＤＤ制御回
路６を介してＦＤＤ１４とデータ授受を行う。ＨＤＤ制
御回路７は、当該回路７に接続されるＨＤＤ１５を制御
し、前記ＣＰＵ２はＨＤＤ制御回路７を介してＨＤＤ１
５とデータの授受を行う。前記ＦＤＤ制御回路６および
ＨＤＤ制御回路７は、それぞれスイッチ２２，２３を介
してアドレスおよびデータバス配線１９と接続される。

【００２８】ＲＯＭ８は読出し専用のメモリであり、前
記ＣＰＵ２が実行する処理のプログラム、および表示あ
るいは印画出力用の文字データなどが予め記憶される。
ＲＡＭ９は、読み書き自在のメモリであり、ＣＰＵ２の
処理に応じたワーキング領域として用いられる。補助記
憶回路１０は、たとえばイメージデータを扱うときな
ど、大量のメモリ領域を必要とするときに用いられる。
また、補助記憶回路１０はスイッチ２４を介してアドレ
スおよびデータバス配線１９と接続される。

【００２９】前記表示制御回路３、キー入力制御回路
４、印画制御回路５、ＦＤＤ制御回路６、ＨＤＤ制御回
路７、ＲＯＭ８、ＲＡＭ９、補助記憶回路１０、表示手
段１１、入力手段１２、印画手段１３、ＦＤＤ１４およ
びＨＤＤ１５には、電源回路１８からの電源電圧Ｖが供
給される。なお、表示制御回路３および表示手段１１へ
はスイッチ２５を介して供給され、印画制御回路５およ
び印画手段１３へはスイッチ２６を介して供給され、Ｆ
ＤＤ制御回路６およびＦＤＤ１４へはスイッチ２７を介
して供給され、ＨＤＤ制御回路７およびＨＤＤ１５へは
スイッチ２８を介して供給され、補助記憶回路１０へは
スイッチ２９を介して供給される。

【００３０】アドレスデコード回路１６は、ＣＰＵ２か
らのデバイスを選択するアドレスデータをデコードし
て、ＣＰＵ２の各デバイスの制御に先立って、デバイス
の能動化を指示するＣＳ（チップセレクト）信号を発生
し、該ＣＳ信号を選択された表示制御回路３、キー入力
制御回路４、印画制御回路５、ＦＤＤ制御回路６、ＨＤ
Ｄ制御回路７、ＲＯＭ８、ＲＡＭ９、補助記憶回路１０
あるいは電源制御回路１７に与える。なお、制御回路
３，５，６，７および補助記憶回路１０に与えられるＣ
Ｓ信号は、電源制御回路１７にも与えられる。

【００３１】電源制御回路１７は、後述するように、表
示に関わるデバイス、印画に関わるデバイス、ＦＤＤに
関わるデバイス、ＨＤＤに関わるデバイスおよび補助記
憶に関わるデバイスに対応した５つの計時手段を備えて
おり、前記アドレスデコード回路１６からのＣＳ信号
が、対応した計時手段に入力される。ＣＳ信号が入力さ
れた計時手段は、計時動作を開始し、予め定める時間の
計時が終了すると、ＣＰＵ２に送出するＩＮＴ信号をオ
ンとする。ＩＮＴ信号（オン）を受信したＣＰＵ２は、
切断コマンドを電源制御回路１７に送出する。切断コマ
ンドを受信した電源制御回路１７は、ＩＮＴ信号をオフ
とするとともに、制御信号Ｓ１〜Ｓ５をオフとする。

【００３２】デバイスの作動時において、表示に関わる
デバイスには表示制御信号Ｓ１が与えられ、印画に関わ
るデバイスには印画制御信号Ｓ２が与えられ、ＦＤＤに
関わるデバイスにはＦＤＤ制御信号Ｓ３が与えられ、Ｈ
ＤＤに関わるデバイスにはＨＤＤ制御信号Ｓ４が与えら
れ、補助記憶に関わるデバイスには補助記憶制御信号Ｓ
５が与えられている。この制御信号Ｓ１〜Ｓ５のオフに
よって、各デバイスに供給されていた電源電圧Ｖが遮断
される。

【００３３】たとえば表示制御信号Ｓ１について説明す
ると、制御信号Ｓ１は、バス制御信号Ｓ１ａ、リセット
信号Ｓ１ｂおよびＰＳ（パワーソース）制御信号Ｓ１ｃ
から構成される。まず、前記スイッチ２０に与えられる
バス制御信号Ｓ１ａがオフとされ、表示制御回路３およ
び表示手段１１がアドレスおよびデータバス配線１９か
ら切離される。次に、表示制御回路３および表示手段１
１に与えられるリセット信号Ｓ１ｂがオフされる。リセ
ット信号Ｓ１ｂの切換りによって、表示制御回路３およ
び表示手段１１が初期化される。さらに、前記スイッチ
２５に与えられるＰＳ制御信号Ｓ１ｃがオフとされ、供
給されていた電源電圧Ｖが遮断される。

【００３４】印画制御信号Ｓ２、ＦＤＤ制御信号Ｓ３、
ＨＤＤ制御信号Ｓ４および補助記憶制御信号Ｓ５につい
ても同様に、各制御信号Ｓ２〜Ｓ５は、それぞれバス制
御信号Ｓ２ａ，Ｓ３ａ，Ｓ４ａ，Ｓ５ａと、リセット信
号Ｓ２ｂ，Ｓ３ｂ，Ｓ４ｂ，Ｓ５ｂと、ＰＳ制御信号Ｓ
２ｃ，Ｓ３ｃ，Ｓ４ｃ，Ｓ５ｃとから構成される。バス
制御信号は、スイッチ２１，２２，２３，２４にそれぞ
れ与えられ、リセット信号は印画制御回路５および印画
手段１３、ＦＤＤ制御回路６およびＦＤＤ１４、ＨＤＤ
制御回路７およびＨＤＤ１５、補助記憶回路１０にそれ
ぞれ与えられる。また、ＰＳ制御信号は、スイッチ２
６，２７，２８，２９にそれぞれ与えられる。これらの
信号は、上述したのと同様にしてオフとされる。

【００３５】また、電源電圧Ｖが遮断されていたデバイ
スに対してアクセスを行う際には、ＣＰＵ２から接続コ
マンドが電源制御回路１７に送出される。接続コマンド
を受信した電源制御回路１７は所望のデバイスに対する
制御信号Ｓ１〜Ｓ５をオンとして、再び電源電圧Ｖを供
給する。たとえば表示制御信号Ｓ１は、前記切断時とは
逆の順序、すなわちＰＳ制御信号Ｓ１ｃ、リセット信号
Ｓ１ｂおよびバス制御信号Ｓ１ａの順番にオンとされ
る。

【００３６】なお、ＣＰＵ２から電源制御回路１７へは
前記切断コマンドおよび接続コマンドの他に、ＩＮＴオ
フコマンドが送出される。

【００３７】図２は、前記電源制御回路１７の電気的構
成を示すブロック図である。電源制御回路１７は、ＣＰ
Ｕインターフェース部３１、レジスタ３２〜３６、タイ
マ３７〜４１、タイムアウト要因フラグ部４２、ＯＲ回
路４３，４４、信号発生回路４５、ＰＳ要因フラグ部４
６およびＦＦ（フリップフロップ）回路４７〜５１を含
んで構成される。

【００３８】電源制御回路１７は、ＣＰＵインターフェ
ース部３１を介してＣＰＵ２とデータの授受を行う。ま
た、前記アドレスデコード回路１６からのＣＳ信号がＣ
ＰＵインターフェース部３１を介さずに直接レジスタ３
２〜３６およびタイマ３７〜４１に入力される。

【００３９】具体的にはレジスタ３２およびタイマ３７
には表示制御回路３に与えられるＣＳ信号Ｄが入力さ
れ、レジスタ３３およびタイマ３８には印画制御回路５
に与えられるＣＳ信号Ｐが入力され、レジスタ３４およ
びタイマ３９にはＦＤＤ制御回路６に与えられるＣＳ信
号Ｆが入力され、レジスタ３５およびタイマ４０にはＨ
ＤＤ制御回路７に与えられるＣＳ信号ＨＤが入力され、
レジスタ３６およびタイマ４１には補助記憶回路１０に
与えられるＣＳ信号Ｍが入力される。また、レジスタ３
２〜３６は、ＣＰＵインターフェース部３１に接続さ
れ、各レジスタ３２〜３６には所定の時間がそれぞれ設
定される。

【００４０】ＣＳ信号Ｄ，Ｐ，Ｆ，ＨＤ，Ｍがレジスタ
３２〜３６およびタイマ３７〜４１に入力されると、レ
ジスタ３２〜３６に設定される時間がタイマ３７〜４１
に読出され、タイマ３７〜４１が計時を開始する。ここ
では、タイマ３７〜４１は、読出された時間を減算して
いく。タイマ３７〜４１は、ＣＳ信号Ｄ，Ｐ，Ｆ，Ｈ
Ｄ，Ｍが入力されるたびにリセットされ、再び計時を開
始する。

【００４１】レジスタ３２およびタイマ３７は表示に関
わるデバイスに対応した計時手段であり、レジスタ３３
およびタイマ３８は印画に関わるデバイスに対応した計
時手段であり、レジスタ３４およびタイマ３９はＦＤＤ
に関わるデバイスに対応した計時手段であり、レジスタ
３５およびタイマ４０はＨＤＤに関わるデバイスに対応
した計時手段であり、レジスタ３６およびタイマ４１は
補助記憶に関わるデバイスに対応した計時手段である。
タイマ３７〜４１からの出力は、計時動作が終了したと
きに切換わり、「Ｌ」であった出力が計時が終了するこ
とによって「Ｈ」に切換わる。

【００４２】タイマ３７〜４１からの出力はＦＦ回路４
７〜５１にそれぞれ与えられ、各ＦＦ回路４７〜５１か
らの出力はＯＲ回路４３に与えられる。ＯＲ回路４３で
は、入力信号の論理和が求められ、ＦＦ回路４７〜５１
からの出力のうちの少なくともいずれか１つが「Ｈ」と
なると、ＯＲ回路４３からの出力が「Ｈ」となる。ＯＲ
回路４３からの出力はＯＲ回路４４に与えられる。ＯＲ
回路４４では、入力信号の論理和が求められ、ＯＲ回路
４３からの出力あるいは信号発生回路４５からの出力の
うちの少なくともいずれか一方が「Ｈ」となると、ＩＮ
Ｔ信号が「Ｈ」（オン）となる。また、回路４３，４５
からの出力がともに「Ｌ」となると、ＩＮＴ信号が
「Ｌ」（オフ）となる。該ＩＮＴ信号は、前記ＣＰＵ２
に与えられる。

【００４３】タイマ３７〜４１からの出力は、上述した
ようにＦＦ回路４７〜５１にそれぞれ与えられるととも
に、タイムアウト要因フラグ部４２にも与えられる。タ
イムアウト要因フラグ部４２は、タイマ３７〜４１に対
応した５つのフラグを備えており、タイマ３７〜４１か
らの出力レベルが記憶される。すなわち、タイマ３７〜
４１からの出力が「Ｈ」となると各タイマ３７〜４１に
対応したフラグがオンとなり、タイマ３７〜４１からの
出力が「Ｌ」となるとフラグがオフとなる。このフラグ
によって、一定期間が経過したにもかかわらず、動作し
ていないデバイスを認識することができる。

【００４４】信号発生回路４５は、前述した制御信号Ｓ
１〜Ｓ５を発生する。各デバイスに与えられる制御信号
Ｓ１〜Ｓ５をオフとして電源電圧Ｖの遮断動作が終了し
たとき、あるいは制御信号Ｓ１〜Ｓ５をオンとして電源
電圧Ｖの供給動作が終了したときに、信号発生回路４５
から「Ｈ」レベルの信号がＯＲ回路４４に与えられる。

【００４５】信号発生回路４５からの制御信号Ｓ１〜Ｓ
５の送出状況、すなわち各デバイスへの電源電圧Ｖの供
給状況は、ＰＳ要因フラグ部４６に記憶される。ＰＳ要
因フラグ部４６は、制御信号Ｓ１〜Ｓ５に対応した５つ
のフラグを備えており、制御信号Ｓ１〜Ｓ５が送出され
ているとき、すなわちデバイスに電源電圧Ｖを供給して
いるときには、前記フラグがオンとなり、制御信号Ｓ１
〜Ｓ５が送出されていないとき、すなわちデバイスへの
電源電圧Ｖを遮断しているときには、前記フラグがオフ
となる。なお、タイムアウト要因フラグ部４２およびＰ
Ｓ要因フラグ部４６は、ともにＣＰＵインターフェース
部３１に接続される。

【００４６】図３は、前記ＦＦ回路４７を拡大して示す
ブロック図である。ＦＦ回路４７は、ＣＫ１端子，ＣＬ
１端子，Ｄ１端子およびＱ１端子を備える。前記タイマ
３７からの出力はＣＫ１端子に与えられ、ＣＰＵ２から
の切断コマンドはＣＬ１端子に与えられる。Ｄ１端子に
は「Ｈ」レベルの信号が常に与えられている。Ｑ１端子
からの出力は、前記ＯＲ回路４３に与えられる。ＣＫ１
端子に与えられる信号が「Ｈ」レベルに立上がるとき
に、Ｑ１端子から出力される信号が「Ｈ」レベルとな
る。以後、ＣＫ１端子に与えられる信号が「Ｌ」レベル
となっても、Ｑ１端子からは「Ｈ」レベルの信号が出力
される。ＣＬ１端子から切断コマンドが入力されると、
ＦＦ回路４７はクリアされる。すなわち、Ｑ１端子から
出力される信号が「Ｌ」レベルとなる。

【００４７】なお、他のＦＦ回路４８〜５１について
も、上述したＦＦ回路４７と同様に構成される。このよ
うなＦＦ回路が各デバイスごとに設けられるので、動作
していないデバイスに対応して個別的にＩＮＴ信号を送
出することができる。

【００４８】たとえばＣＳ信号Ｄがレジスタ３２および
タイマ３７に入力されると、レジスタ３２に設定された
時間がタイマ３７に読出され、タイマ３７が計時を開始
する。次のＣＳ信号Ｄの入力がなく、タイマ３７の計時
が終了すると、タイマ３７からの出力が「Ｌ」から
「Ｈ」に切換わり、ＦＦ回路４７のＣＫ１端子に与えら
れる信号は「Ｈ」に立上がる。このため、Ｑ１端子から
出力される信号は「Ｈ」となり、ＯＲ回路４３，４４を
介して出力されるＩＮＴ信号は「Ｈ」（オン）となる。
また、タイムアウト要因フラグ部４２のタイマ３７に対
応したフラグがオンとなる。なお、タイマ３７の計時が
終了すると、タイマ３７がリセットされて再び計時が繰
返される。したがって、タイマ３７からの出力は、
「Ｌ」となる。これによって、ＦＦ回路４７のＣＫ１端
子に与えられる信号は「Ｌ」に立下がるけれども、Ｑ１
端子から出力される信号は「Ｈ」のままである。

【００４９】ＩＮＴ信号（オン）を受信したＣＰＵ２
は、ＣＰＵインターフェース部３１を介してタイムアウ
ト要因フラグ部４２の内容を読出す。これによって、計
時が終了したデバイス、すなわち一定の期間が経過した
にもかかわらず動作していないデバイスを確認する。続
いて、ＣＰＵ２からは、確認したデバイスに対する切断
コマンドが送出される。切断コマンドは、ＣＰＵインタ
ーフェース部３１を介して信号発生回路４５およびＦＦ
回路４７に入力される。このため、ＦＦ回路４７のＱ１
端子から出力される信号は「Ｌ」となり、ＩＮＴ信号は
「Ｌ」（オフ）となる。

【００５０】また信号発生回路４５は、後述する処理を
行い、表示制御信号Ｓ１をオフとする。表示制御信号Ｓ
１によって電源電圧Ｖの遮断を行うと、信号発生回路４
５から「Ｈ」レベルの信号がＯＲ回路４４に与えられ
る。これによって、ＩＮＴ信号は「Ｈ」（オン）とな
る。また、ＰＳ要因フラグ部４６の前記制御信号Ｓ１に
対応したフラグをオフとし、またタイムアウト要因フラ
グ部４２のフラグをオフする。

【００５１】ＩＮＴ信号（オン）を受信したＣＰＵ２
は、ＣＰＵインターフェース部３１を介して、まずタイ
ムアウト要因フラグ部４２の内容を読出し、フラグがオ
フであることを確認した後、ＰＳ要因フラグ部４６の内
容を読出し、フラグがオフとなっていることを確認す
る。また、ＩＮＴオフコマンドを信号発生回路４５に与
える。これによって、ＩＮＴ信号は「Ｌ」（オフ）とな
る。

【００５２】他のデバイスについても同様にして電源電
圧Ｖが遮断される。なお、電源電圧Ｖを切断したデバイ
スに対してアクセスを行う際には、ＣＰＵ２から該デバ
イスに対する接続コマンドがＣＰＵインターフェース部
３１を介して信号発生回路４５に入力される。信号発生
回路４５は、切断時とは逆の処理を行い、制御信号Ｓ１
〜Ｓ５をオンとして、電源電圧Ｖを供給する。

【００５３】図４は、前記信号発生回路４５の電気的構
成を示すブロック図である。信号発生回路４５は、表示
制御信号発生部５２、印画制御信号発生部５３、ＦＤＤ
制御信号発生部５４、ＨＤＤ制御信号発生部５５、補助
記憶制御信号発生部５６およびＯＲ回路５７を含んで構
成される。

【００５４】各信号発生部５２〜５６は、前記ＣＰＵイ
ンターフェース部３１に接続される。これらの信号発生
部５２〜５６には、ＣＰＵインターフェース部３１を介
してＣＰＵ２からの切断コマンド、接続コマンドおよび
ＩＮＴオフコマンドが入力される。各信号発生部５２〜
５６はＣＰＵ２の制御に基づいて制御信号Ｓ１〜Ｓ５を
発生し、発生した制御信号Ｓ１〜Ｓ５をそれぞれのデバ
イスに与える。また、各信号発生部５２〜５６からの制
御信号Ｓ１〜Ｓ５の送出状況を表す信号を前記ＰＳ要因
フラグ部４６に与える。さらに、ＣＰＵ２に送出するＩ
ＮＴ信号を制御するための信号を、ＯＲ回路５７に与え
る。ＯＲ回路５７では、入力信号の論理和が求められ、
複数の信号発生部５２〜５６からの出力のうちの少なく
ともいずれか１つが「Ｈ」となると、ＯＲ回路５７から
の出力が「Ｈ」となる。該ＯＲ回路５７からの出力は、
前記ＯＲ回路４４に与えられる。

【００５５】図５は、前記表示制御信号発生部５２の電
気的構成を示すブロック図である。表示制御信号発生部
５２は、レジスタ６１ａ〜６１ｃ、タイマ６２ａ〜６２
ｃ、ディレイ回路６３，６４、ＦＦ回路６５〜７３，７
７、ＡＮＤ回路７４，７５およびＯＲ回路７６を含んで
構成される。

【００５６】レジスタ６１ａ〜６１ｃには、予め定める
時間がそれぞれ設定され、またタイマ６２ａ〜６２ｃが
それぞれ接続される。タイマ６２ａは、ディレイ回路６
３を介して切断スタート信号Ｅ１が入力される入力端
子、レジスタ６１ａの設定値が入力される入力端子、お
よびＦＦ回路７０のＱ７端子からの出力信号Ｅ３が入力
される入力端子の３種類の入力端子を備える。タイマ６
２ｂは、ＦＦ回路６７のＱ４端子からの出力信号Ｅ２が
反転して入力される入力端子、レジスタ６１ｂの設定値
が入力される入力端子、ＦＦ回路７３のＱ１０端子から
の出力信号Ｅ４が入力される入力端子の３種類の入力端
子を備える。タイマ６２ｃは、ＦＦ回路７０のＱ７端子
からの出力信号Ｅ３が反転して入力される入力端子、レ
ジスタ６１ｃの設定値が入力される入力端子、およびデ
ィレイ回路６４を介して接続スタート信号Ｅ８が入力さ
れる入力端子の３種類の入力端子を備える。

【００５７】タイマ６２ａからの出力信号は、ＦＦ回路
６５，６６のＣＬ２端子、ＣＬ３端子にそれぞれ与えら
れ、またＦＦ回路６７のＣＫ４端子に与えられる。ＦＦ
回路６５は、前記ＣＬ２端子の他に、接続コマンドが入
力されるＣＫ２端子、「Ｈ」レベルの信号が常に与えら
れているＤ２端子およびＦＦ回路６７のＳ４端子に信号
を与えるＱ２端子を備える。ＣＫ２端子に接続コマンド
（「Ｈ」レベル）が与えられたときには、当該ＣＫ２端
子への信号の立上がりタイミングで、Ｑ２端子から出力
される信号は「Ｈ」レベルとなる。以後、ＣＫ２端子に
接続コマンドが入力されなくなっても、Ｑ２端子からは
「Ｈ」レベルの信号が出力される。ＣＬ２端子に前記タ
イマ６２ａからの「Ｈ」レベルの信号が与えられると、
ＦＦ回路６５はクリアされる。すなわち、Ｑ２端子から
出力される信号が「Ｌ」レベルとなる。

【００５８】ＦＦ回路６６は、前記ＣＬ３端子の他に、
切断コマンドが入力されるＣＫ３端子、「Ｈ」レベルの
信号が常に与えられているＤ３端子およびＦＦ回路６７
のＲ４端子に信号を与えるＱ３端子を備える。該ＦＦ回
路６６は、前記ＦＦ回路６５と同様の動作を行う。な
お、該ＦＦ回路６６のＣＫ３端子には切断コマンド
（「Ｈ」レベル）が与えられる。

【００５９】ＦＦ回路６７は、ＣＫ４端子、Ｓ４端子、
Ｒ４端子およびＱ４端子を備える。Ｓ４端子に「Ｈ」レ
ベルの信号が与えられ、Ｒ４端子に「Ｌ」レベルの信号
が与えられたときには、ＣＫ４端子に与えられるタイマ
６２ａからの「Ｈ」レベルの信号の立上がりのタイミン
グで、Ｑ４端子からの出力が「Ｈ」レベルとなる。一
方、Ｓ４端子に「Ｌ」レベルの信号が与えられ、Ｒ４端
子に「Ｈ」レベルの信号が与えられたときには、ＣＫ４
端子に与えられるタイマ６２ａからの「Ｈ」レベルの信
号の立上がりのタイミングで、Ｑ４端子からの出力が
「Ｌ」レベルとなる。

【００６０】タイマ６２ｂからの出力は、前記ＦＦ回路
６５と同様にして構成されるＦＦ回路６８のＣＬ５端子
に与えられ、また前記ＦＦ回路６６と同様にして構成さ
れるＦＦ回路６９のＣＬ６端子に与えられ、さらに前記
ＦＦ回路６７と同様にして構成されるＦＦ回路７０のＣ
Ｋ７端子に与えられる。

【００６１】タイマ６２ｃからの出力は、前記ＦＦ回路
６５と同様にして構成されるＦＦ回路７１のＣＬ８端子
に与えられ、また前記ＦＦ回路６６と同様にして構成さ
れるＦＦ回路７２のＣＬ９端子に与えられ、さらに前記
ＦＦ回路６７と同様にして構成されるＦＦ回路７３のＣ
Ｋ１０端子に与えられる。

【００６２】ＦＦ回路６７のＱ４端子からの出力信号Ｅ
２は、バス制御信号Ｓ１ａとして前記スイッチ２０に与
えられる。また、ＦＦ回路７０のＱ７端子からの出力信
号Ｅ３は、リセット信号Ｓ１ｂとして表示制御回路３お
よび表示手段１１に与えられる。さらに、ＦＦ回路７３
のＱ１０端子からの出力信号Ｅ４は、ＰＳ制御信号Ｓ１
ｃとしてスイッチ２５に与えられる。

【００６３】また、ＦＦ回路６７，７０のＱ４，Ｑ７端
子からの出力信号Ｅ２，Ｅ３は、ＡＮＤ回路７４に入力
され、ＦＦ回路７０，７３のＱ７，Ｑ１０端子からの出
力信号Ｅ３，Ｅ４は反転されてＡＮＤ回路７５に入力さ
れる。ＡＮＤ回路７４では、入力信号の論理積が求めら
れ、ＦＦ回路６７，７０からの出力信号Ｅ２，Ｅ３がと
もに「Ｈ」となると、ＡＮＤ回路７４からの出力信号Ｅ
５が「Ｈ」となる。同様にＡＮＤ回路７５でも入力信号
の論理積が求められる。なお、ＡＮＤ回路７５へは、信
号Ｅ３，Ｅ４が反転されて入力されるので、ＦＦ回路７
０，７３からの出力信号Ｅ３，Ｅ４がともに「Ｌ」とな
ると、ＡＮＤ回路７５からの出力信号Ｅ６が「Ｈ」とな
る。ＡＮＤ回路７４，７５からの出力信号Ｅ５，Ｅ６
は、前記ＰＳ要因フラグ部４６に与えられるとともに、
ＯＲ回路７６に与えられる。

【００６４】ＯＲ回路７６では、入力信号の論理和が求
められ、ＡＮＤ回路７４からの出力信号Ｅ５あるいはＡ
ＮＤ回路７５からの出力信号Ｅ６のうちの少なくともい
ずれか一方が「Ｈ」となると、ＯＲ回路７６からの出力
信号Ｅ７が「Ｈ」となる。

【００６５】ＯＲ回路７６からの出力信号Ｅ７は、ＦＦ
回路７７のＣＫ１１端子に与えられる。ＦＦ回路７７
は、前記ＣＫ１１端子の他に、ＩＮＴオフコマンドが入
力されるＣＬ１１端子、「Ｈ」レベルの信号が常に与え
られているＤ１１端子および前記ＯＲ回路５７に信号Ｅ
９を与えるＱ１１端子を備える。ＣＫ１１端子に「Ｈ」
レベルの信号Ｅ７が与えられたときには、当該ＣＫ１１
端子への信号の立上がりタイミングで、Ｑ１１端子から
出力される信号Ｅ９は「Ｈ」レベルとなる。以後、ＣＫ
１１端子に入力される信号Ｅ７が「Ｌ」レベルとなって
も、Ｑ１１端子からは「Ｈ」レベルの信号Ｅ９が出力さ
れる。ＣＬ１１端子にＣＰＵ２からのＩＮＴオフコマン
ド（「Ｈ」レベル）が入力されると、ＦＦ回路７７はク
リアされる。すなわち、Ｑ１１端子から出力される信号
Ｅ９が「Ｌ」となる。

【００６６】表示制御信号発生部５２は上述したように
して構成され、また印画制御信号発生部５３、ＦＤＤ制
御信号発生部５４、ＨＤＤ制御信号発生部５５および補
助記憶制御信号発生部５６についても同様にして構成さ
れる。各信号発生部５３〜５６には、前記ＦＦ回路７７
と同様のＦＦ回路がそれぞれ設けられるので、各デバイ
スへの電源電圧Ｖの供給または遮断時において、個別的
にＩＮＴ信号が送出される。

【００６７】図６は、表示制御回路３および表示手段１
１への電源電圧Ｖの遮断時および供給時の信号レベルを
示すタイミングチャートである。また図７は、ＦＦ回路
６５〜６７における入出力信号の状態を示す図である。
なお、ＦＦ回路６８〜７０およびＦＦ回路７１〜７３に
ついても入出力信号の状態は同様であるので、該回路６
８〜７３における入出力信号の状態を示す図は省略す
る。

【００６８】電源電圧Ｖが供給されているときには、Ｆ
Ｆ回路６７，７０，７３からの出力信号Ｅ２〜Ｅ４のレ
ベルは「Ｈ」であり、制御信号Ｓ１ａ〜Ｓ１ｃのレベル
も「Ｈ」である。このとき、ＦＦ回路６５のＱ２端子か
らの出力信号およびＦＦ回路６６のＱ３端子からの出力
信号はともに「Ｌ」であり、ＦＦ回路６７のＳ４端子、
Ｒ４端子およびＣＫ４端子への入力信号はすべて「Ｌ」
である。ＡＮＤ回路７４からの出力信号Ｅ５のレベルは
「Ｈ」であり、ＡＮＤ回路７５からの出力信号Ｅ６のレ
ベルは「Ｌ」であり、ＯＲ回路７６からの出力信号Ｅ７
のレベルは「Ｈ」である。なお、ＦＦ回路７７からの出
力信号Ｅ９のレベルは、ＣＬ１１端子に入力されたＩＮ
Ｔオフコマンドによって「Ｌ」である。

【００６９】ＣＰＵ２から、図６（１）に示される切断
コマンドが入力されると、図６（４）に示される切断ス
タート信号Ｅ１がレジスタ６１ａ〜６１ｃに与えられ
て、各レジスタの設定値がタイマ６２ａ〜６２ｃに入力
される。また、切断スタート信号Ｅ１は、ディレイ回路
６３で遅延された後、タイマ６２ａに入力される。切断
スタート信号Ｅ１を受信したタイマ６２ａは計時を開始
する。このとき、前記切断コマンドは、ＦＦ回路６６の
ＣＫ３端子に入力される。このため、ＦＦ回路６６のＱ
３端子からの出力信号は「Ｈ」となり、ＦＦ回路６７の
Ｒ４端子への入力信号は「Ｈ」となる。

【００７０】読出された設定値Ｔ１の計時が終了する
と、タイマ６２ａからの「Ｈ」レベルの出力信号がＦＦ
回路６７のＣＫ４端子に与えられる。このとき該回路６
７のＳ４端子への信号は「Ｌ」であり、Ｒ４端子への信
号は「Ｈ」であるので、ＣＫ４端子に与えられた「Ｈ」
レベルの信号の立上がりのタイミングで、Ｑ４端子から
の出力信号Ｅ２のレベルが、図６（５）に示されるよう
に「Ｌ」となる。このため、図６（１３）に示されるバ
ス制御信号Ｓ１ａのレベルが「Ｌ」となる。また、ＡＮ
Ｄ回路７４からの出力信号Ｅ５のレベルが「Ｌ」とな
り、ＯＲ回路７６からの出力信号Ｅ７のレベルが「Ｌ」
となる。なお、計時が終了したタイマ６２ａからの
「Ｈ」レベルの出力信号は、ＦＦ回路６５，６６のＣＬ
２，ＣＬ３端子にも与えられる。これによってＱ２，Ｑ
３端子からの出力信号は「Ｌ」となり、ＦＦ回路６７の
Ｓ４，Ｒ４端子への入力信号は「Ｌ」となるけれども、
該回路６７のＱ４端子からの出力信号Ｅ２は「Ｌ」のま
まである。

【００７１】タイマ６２ａの計時動作が終了することに
よって出力される出力信号Ｅ２は、レベル反転されて
「Ｈ」となり、タイマ６２ｂに入力される。レベル反転
した出力信号Ｅ２を受信したタイマ６２ｂは、計時を開
始する。設定値Ｔ２の計時が終了すると、タイマ６２ｂ
からの「Ｈ」レベルの出力信号がＦＦ回路７０に与えら
れ、前記ＦＦ回路６７と同様にしてＱ７端子からの出力
信号Ｅ３のレベルが、図６（６）に示されるように、
「Ｌ」となる。このため、図６（１４）に示されるリセ
ット信号Ｓ１ｂのレベルが「Ｌ」となる。

【００７２】タイマ６２ｂの計時動作が終了することに
よって出力される出力信号Ｅ３は、レベル反転されて
「Ｈ」となり、タイマ６２ｃに入力される。レベル反転
した出力信号Ｅ３を受信したタイマ６２ｃは、計時を開
始する。設定値Ｔ３の計時が終了すると、タイマ６２ｃ
からの「Ｈ」レベルの出力信号がＦＦ回路７３に与えら
れて、前記ＦＦ回路６７と同様にしてＱ１０端子からの
出力信号Ｅ４のレベルが、図６（７）に示されるように
「Ｌ」となる。このため、図６（１５）に示されるＰＳ
制御信号Ｓ１ｃのレベルが「Ｌ」となる。また、ＡＮＤ
回路７５からの出力信号Ｅ６のレベルが「Ｈ」となり、
ＯＲ回路７６からの出力信号Ｅ７のレベルが「Ｈ」とな
る。このため、ＦＦ回路７７からの出力信号Ｅ９のレベ
ルが図６（１６）に示されるように「Ｈ」となる。

【００７３】このようにして、電源電圧Ｖが遮断され、
図６（１１）に示されるようにＩＮＴ信号がオンとなる
と、ＣＰＵ２は、要因フラグ部４２，４６のフラグを確
認した後、図６（３）に示されるＩＮＴオフコマンドを
ＦＦ回路７７のＣＬ１１端子に与える。これによって、
図６（１６）に示されるようにＦＦ回路７７のＱ１１端
子からの出力信号Ｅ９のレベルが「Ｌ」となり、図６
（１１）に示されるようにＩＮＴ信号のレベルが「Ｌ」
となる。

【００７４】さらに、続けて切断コマンドが入力された
場合、前述したのと同様にしてタイマ６２ａ〜６２ｃの
計時が行われる。このとき、ＦＦ回路６７，７０，７３
からの出力信号Ｅ２〜Ｅ４のレベル変化はなく、これに
よって出力信号Ｅ５〜Ｅ９および制御信号Ｓ１ａ〜Ｓ１
ｃのレベル変化もない。

【００７５】続いて、ＣＰＵ２から図６（２）に示され
る接続コマンドが入力されると、図６（１２）に示され
る接続スタート信号Ｅ８がレジスタ６１ａ〜６１ｃに与
えられて、各レジスタの設定値がタイマ６２ａ〜６２ｃ
に入力される。また、接続スタート信号Ｅ８は、ディレ
イ回路６４で遅延された後、タイマ６２ｃに入力され
る。接続スタート信号Ｅ８を受信したタイマ６２ｃは計
時を開始する。このとき、前記接続コマンドは、ＦＦ回
路７１のＣＫ８端子に入力される。このため、ＦＦ回路
７１のＱ８端子からの出力信号は「Ｈ」となり、ＦＦ回
路７３のＳ１０端子への入力信号は、「Ｈ」となる。

【００７６】読出された設定値Ｔ３の計時が終了する
と、タイマ６２ｃからの「Ｈ」レベルの出力信号がＦＦ
回路７３のＣＫ１０端子に与えられる。このとき、該回
路７３のＳ１０端子への信号は「Ｈ」であり、Ｒ１０端
子への信号は「Ｌ」であるので、ＣＫ１０端子に与えら
れた信号の「Ｈ」レベルへの立上がりのタイミングでＱ
１０端子からの出力信号Ｅ４のレベルが、図６（７）に
示されるように「Ｈ」となる。このため、図６（１５）
に示されるＰＳ制御信号Ｓ１ｃのレベルが「Ｈ」とな
る。また、ＡＮＤ回路７５からの出力信号Ｅ６のレベル
が「Ｌ」となり、ＯＲ回路７６からの出力信号Ｅ７のレ
ベルが「Ｌ」となる。なお、計時が終了したタイマ６２
ｃからの「Ｈ」レベルの出力信号は、ＦＦ回路７１，７
２のＣＬ８，ＣＬ９端子にも与えられる。これによって
Ｑ８，Ｑ９端子からの出力信号は「Ｌ」となり、ＦＦ回
路７３のＳ１０，Ｒ１０端子への入力信号は「Ｌ」とな
るけれども、該回路７３のＱ１０端子からの出力信号Ｅ
４は「Ｈ」のままである。

【００７７】タイマ６２ｃの計時動作が終了することに
よって出力される出力信号Ｅ４は、タイマ６２ｂに入力
される。前記出力信号Ｅ４を受信したタイマ６２ｂは計
時を開始する。設定値Ｔ２の計時が終了するとタイマ６
２ｂからの「Ｈ」レベルの出力信号がＦＦ回路７０に与
えられ、前記ＦＦ回路７３と同様にして、Ｑ７端子から
の出力信号Ｅ３のレベルが、図６（６）に示されるよう
に「Ｈ」となる。このため、図６（１４）に示される、
リセット信号Ｓ１ｂのレベルが「Ｈ」となる。

【００７８】タイマ６２ｂの計時動作が終了することに
よって出力される出力信号Ｅ３は、タイマ６２ａに入力
される。前記出力信号Ｅ３を受信したタイマ６２ａは、
計時を開始する。設定値Ｔ１の計時が終了すると、タイ
マ６２ａからの「Ｈ」レベルの出力信号がＦＦ回路６７
に与えられ、前記ＦＦ回路７３と同様にして、Ｑ４端子
からの出力信号Ｅ２のレベルが、図６（５）に示される
ように「Ｈ」となる。このため、図６（１３）に示され
るバス制御信号Ｓ１ａのレベルが「Ｈ」となる。また、
ＡＮＤ回路７４からの出力信号Ｅ５のレベルが「Ｈ」と
なり、ＯＲ回路７６からの出力信号Ｅ７のレベルが
「Ｈ」となる。このため、ＦＦ回路７７からの出力信号
Ｅ９のレベルが、図６（１６）に示されるように「Ｈ」
となる。

【００７９】このようにして、電源電圧Ｖが供給され、
図６（１１）に示されるようにＩＮＴ信号がオンとなる
と、ＣＰＵ２は要因フラグ部４２，４６のフラグを確認
した後、図６（３）に示されるＩＮＴオフコマンドをＦ
Ｆ回路７７のＣＬ１１端子に与える。これによって、Ｑ
１１端子からの出力信号Ｅ９のレベルが「Ｌ」となり、
ＩＮＴ信号のレベルが「Ｌ」となる。

【００８０】図８は、前記情報端末装置１の電源投入時
のＣＰＵ２および電源制御回路１７の動作を示すフロー
チャートである。まずＣＰＵ２の動作について説明す
る。始めに操作者によって電源がオンとされる。ステッ
プａ１では、レジスタ３２〜３６および各信号発生部５
２〜５６内のレジスタの時間の設定が終了したかどうか
が判断される。終了したと判断するとステップａ３に進
み、終了していないと判断するとステップａ２に移る。
ステップａ２では、各レジスタに時間が設定される。ス
テップａ３ではスタートコマンドが送出される。

【００８１】ステップａ４では、所定のデバイスへアク
セスを行うかどうかが判断される。アクセスを行うと判
断するとステップａ５に移り、アクセスを行わないと判
断するとステップａ４で待機する。ステップａ５では、
電源制御回路１７のＰＳ要因フラグ部４６の内容が読出
される。ステップａ６では、読出したフラグがオンであ
るかどうかが判断される。オンであると判断するとステ
ップａ７に移り、オンでないと判断するとステップａ９
に移る。ステップａ７では、所定のデバイスへＣＳ信号
が送出される。ステップａ８では、所定のデバイスとの
データの授受が行われる。ステップａ８の動作が終了す
ると前記ステップａ４に戻る。ステップａ９では、接続
コマンドが送出される。

【００８２】一方、電源投入時の電源制御回路１７の動
作は次のとおりである。ステップｂ１では、各デバイス
へ電源電圧が供給される。ステップｂ２では、タイムア
ウト要因フラグ部４２のフラグがオフとされ、ＰＳ要因
フラグ部４６のフラグがオンとされる。

【００８３】図９は、スタートコマンドを受信した電源
制御回路１７の動作を示すフローチャートである。ステ
ップｂ３では、レジスタ３２〜３６に設定された設定値
が読出され、タイマ３７〜４１に設定される。ステップ
ｂ４では、計時が行われる。ステップｂ５では、計時が
終了したかどうかが判断され、終了したと判断するとス
テップｂ６に移り、終了していないと判断するとステッ
プｂ４に戻る。ステップｂ６では、計時が終了したタイ
マに対応したタイムアウト要因フラグ部４２のフラグが
オンとされる。ステップｂ７では、ＩＮＴ信号がオンと
される。ステップｂ７の動作が終了するとステップｂ３
に戻る。

【００８４】図１０は、ＩＮＴ信号（オン）を受信した
ＣＰＵ２の動作を示すフローチャートである。ステップ
ａ１０では、電源制御回路１７のタイムアウト要因フラ
グ部４２の内容が読出される。ステップａ１１では、読
出したフラグがオンであるかどうかが判断される。オン
であると判断するとステップａ１７に移り、オンでない
と判断するとステップａ１２に移る。ステップａ１２で
は、ＰＳ要因フラグ部４６の内容が読出される。ステッ
プａ１３では、読出したフラグがオンであるかどうかが
判断される。オンであると判断するとステップａ１５に
移り、オンでないと判断するとステップａ１４に移る。
ステップａ１４では、ＩＮＴオフコマンドが送出され
る。ステップａ１４の動作が終了すると前記ステップａ
４に戻る。ステップａ１５では、ＩＮＴオフコマンドが
送出される。ステップａ１６では、所定のデバイスにＣ
Ｓ信号が送出される。ステップａ１６の動作が終了する
と、前記ステップａ４に戻る。ステップａ１７では、切
断コマンドが送出され、ステップａ１７の動作が終了す
ると、前記ステップａ４に戻る。

【００８５】図１１は、接続コマンドを受信した電源制
御回路１７の動作を示すフローチャートである。ステッ
プｂ８では、所定のデバイスに電源電圧が供給される。
ステップｂ９では、ＰＳ要因フラグ部４６のフラグがオ
ンとされる。ステップｂ１０では、ＩＮＴ信号がオンと
される。ステップｂ１０の動作が終了すると、前記ステ
ップｂ３に戻る。

【００８６】図１２は、切断コマンドを受信した電源制
御回路１７の動作を示すフローチャートである。ステッ
プｂ１１では、所定のデバイスの電源電圧が遮断され
る。ステップｂ１２では、タイムアウト要因フラグ部４
２のフラグがオフとされ、ＰＳ要因フラグ部４６のフラ
グがオフとされる。ステップｂ１３では、各信号発生部
５２〜５６内のＯＲ回路（表示制御信号発生部５２では
ＯＲ回路７６）からの出力信号（ＯＲ回路７６ではＥ
７）のレベルが「Ｈ」であるかどうかが判断される。
「Ｈ」であると判断すると前記ステップｂ３に戻る。
「Ｈ」でないと判断するとステップｂ１４に移る。ステ
ップｂ１４では、ＩＮＴ信号がオンとされる。ステップ
ｂ１４の動作が終了すると前記ステップｂ３に戻る。

【００８７】以上のように本実施例では、複数のデバイ
スの使用していない時間を個別に計時し、予め定める設
定値の計時が終了し、一定期間動作していないと判断し
たデバイスに対する電源電圧Ｖの供給を遮断する。この
ため、電圧の供給を細かく制御することができ、消費電
力をより低減することが可能となる。また、電源電圧Ｖ
の遮断は自動的に行われるので、操作者が情報端末装置
１の電源をオフとする必要がない。使用していないデバ
イスに対する電源電圧Ｖが遮断されるので、該デバイス
の温度が上昇して故障率が高くなることも抑制される。

【００８８】また、ＣＰＵ２からのＣＳ信号によって前
記計時が開始され、デバイスの動作状況が判定される。
このため、各デバイスの動作状況を比較的容易に判定す
ることができ、確実に電源電圧Ｖを遮断することができ
る。さらに、電源電圧Ｖの遮断は、スイッチ２０〜２４
を遮断し、デバイスが初期化された後に行われる。ま
た、電源電圧Ｖを供給した後、デバイスが初期化され、
スイッチ２０〜２４が接続される。このため、ＣＰＵ２
や他のデバイスに対して、動作を不安定にする信号を与
える恐れがなく、情報端末装置１の信頼性が向上する。

【００８９】またさらに本実施例では、ＣＰＵ２は、電
源制御回路１７のタイムアウト要因フラグ部４２および
ＰＳ要因フラグ部４６の内容に基づいて、信号発生回路
４５に発生すべき制御信号の指示を行う。このため、電
源制御回路１７内に信号発生回路４５を制御する制御手
段を設ける必要がないので、構成要素が少なくなる。

【００９０】

【発明の効果】以上のように本発明によれば、複数のデ
バイスの動作状況は個別に判定され、該判定結果に基づ
いて各デバイスの電源電圧の供給／遮断が制御される。
したがって、電圧の供給が細かく制御され、特定のデバ
イスを作動しているときに他のデバイスへの電源電圧を
遮断して、消費電力の低減を図ることが可能となる。ま
た使用していないデバイスの温度上昇に伴う故障率の増
加を抑制することができる。

【００９１】また本発明によれば、デバイスの制御に先
立って各デバイスに送出される制御手段からの選択信号
によって、デバイスの動作状況が判定される。したがっ
て、デバイスに対して直接動作状況を確認する必要や常
にデバイスの動作状況を監視する必要がなく、比較的容
易にデバイスの動作状況を判定して、確実に電源電圧を
遮断することができる。

【００９２】また本発明によれば、デバイスは該デバイ
スと制御手段との間のスイッチが遮断され、リセットさ
れた後、電源電圧が遮断される。また、電源電圧が供給
された後、リセットされ、前記スイッチが接続される。
したがって、制御手段や他のデバイスに動作を不安定に
する信号などを与える恐れがなく、情報端末装置として
の信頼性が向上する。

【００９３】また前記制御手段が電源制御手段の切換信
号制御手段を兼ねることによって、情報端末装置の構成
要素を少なくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である情報端末装置１の電気
的構成を示すブロック図である。

【図２】電源制御回路１７の電気的構成を示すブロック
図である。

【図３】ＦＦ回路４７を示すブロック図である。

【図４】信号発生回路４５の電気的構成を示すブロック
図である。

【図５】表示制御信号発生部５２の電気的構成を示すブ
ロック図である。

【図６】表示制御回路３および表示手段１１の電源電圧
Ｖの遮断時および供給時の信号レベルを示すタイミング
チャートである。

【図７】ＦＦ回路６５〜６７における入出力信号の状態
を示す図である。

【図８】情報端末装置１の電源投入時のＣＰＵ２および
電源制御回路１７の動作を示すフローチャートである。

【図９】スタートコマンドを受信した電源制御回路１７
の動作を示すフローチャートである。

【図１０】ＩＮＴ信号（オン）を受信したＣＰＵ２の動
作を示すフローチャートである。

【図１１】接続コマンドを受信した電源制御回路１７の
動作を示すフローチャートである。

【図１２】切断コマンドを受信した電源制御回路１７の
動作を示すフローチャートである。

【図１３】従来の情報端末装置１０１の電気的構成を示
すブロック図である。

【符号の説明】

１ 情報端末装置 ２ 中央演算処理装置（ＣＰＵ） ３ 表示制御回路 ４ キー入力制御回路 ５ 印画制御回路 ６ ＦＤＤ制御回路 ７ ＨＤＤ制御回路 ８ ＲＯＭ ９ ＲＡＭ １０ 補助記憶回路 １１ 表示手段 １２ 入力手段 １３ 印画手段 １４ ＦＤＤ １５ ＨＤＤ １６ アドレスデコード回路 １７ 電源制御回路 １８ 電源回路 １９ アドレスおよびデータバス配線 ２０〜２９ スイッチ ３２〜３６，６１ａ〜６１ｃ レジスタ ３７〜４１，６２ａ〜６２ｃ タイマ ４２ タイムアウト要因フラグ部 ４３，４４，５７，７６ ＯＲ回路 ４５ 信号発生回路 ４６ ＰＳ要因フラグ部 ４７，６５〜７３，７７ ＦＦ（フリップフロップ）回
路 ５２ 表示制御信号発生部 ５３ 印画制御信号発生部 ５４ ＦＤＤ制御信号発生部 ５５ ＨＤＤ制御信号発生部 ５６ 補助記憶制御信号発生部 ７４，７５ ＡＮＤ回路 Ｄ，Ｐ，Ｆ，ＨＤ，Ｍ ＣＳ（チップセレクト）信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のデバイスと、 各デバイスとデータの授受を行うデータラインによって
   接続され、各デバイスの動作を制御する制御手段と、 デバイスを駆動するための電源電圧を発生する電源手段
   と、 各デバイスの動作状況を判定し、前記判定結果に基づい
   て各デバイスへの電源電圧の供給／遮断を制御する電源
   制御手段とを備えることを特徴とする情報端末装置。
2. 【請求項２】 前記制御手段は、前記デバイスの制御に
   先立ってデバイスの能動化を指示する選択信号を各デバ
   イスに与え、 前記電源制御手段は、 デバイス毎に設けられて各デバイスへの電源電圧の供給
   ／遮断を切換える複数の切換手段と、 前記切換手段に個別に切換信号を出力する信号発生手段
   と、 前記選択信号の入力後、所定時間経過したか否かをデバ
   イス毎に判定する判定手段と、 前記判定手段の判定結果に基づいて、前記信号発生手段
   から出力させる切換信号を選択する切換信号制御手段と
   を含むことを特徴とする請求項１記載の情報端末装置。
3. 【請求項３】 前記デバイスは、当該デバイスの初期化
   を指示するリセット信号が入力される入力端子と、前記
   データライン上に設けられるスイッチとを含み、 前記信号発生手段は、電源電圧の遮断時には、前記スイ
   ッチの遮断を指示する遮断信号を送出し、前記リセット
   信号を送出した後、前記切換信号を送出することを特徴
   とする請求項２記載の情報端末装置。