JPH07321278A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH07321278A
JPH07321278A JP13260694A JP13260694A JPH07321278A JP H07321278 A JPH07321278 A JP H07321278A JP 13260694 A JP13260694 A JP 13260694A JP 13260694 A JP13260694 A JP 13260694A JP H07321278 A JPH07321278 A JP H07321278A
Authority
JP
Japan
Prior art keywords
outer lead
solder
soj
package
soldering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13260694A
Other languages
English (en)
Inventor
Koichi Kanemoto
光一 金本
Hirobumi Shibata
博文 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Co Ltd filed Critical Hitachi Ltd
Priority to JP13260694A priority Critical patent/JPH07321278A/ja
Publication of JPH07321278A publication Critical patent/JPH07321278A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 アウタリードと基板とのはんだ付け接続強度
を向上させる。 【構成】 SOJ・IC1の各アウタリード12はJ字
形状に屈曲成形されており、その実装部分12bの下面
にはんだ溜まり部16が形成されている。 【効果】 SOJ・IC1をプリント配線基板20には
んだ付け実装した際、はんだ付け部23がアウタリード
12の実装部分12bの周囲を覆うように形成される
他、はんだ溜まり部16にも形成されるため、はんだの
接触面積が増して、アウタリード12と基板20とのは
んだ付け接続強度が向上する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置、特に、表
面実装形パッケージを備えている半導体装置に関し、例
えばスモール・アウトライン・Jリード・パッケージを
備えている半導体集積回路装置(以下、SOJ・ICと
いう。)に利用して有効な技術に関する。
【0002】
【従来の技術】高密度実装を実現するための表面実装形
パッケージを備えている半導体集積回路装置として、例
えばSOJ・ICがある。このICは、「VLSIパッ
ケージ技術(上)」(1993年5月31日 日経BP
社発行)のP83に開示されているように、半導体ペレ
ット(以下、ペレットという。)に作り込まれた集積回
路を樹脂封止パッケージ体の外部へ導出するためのアウ
タリードが、J字形状に屈曲成形されている。
【0003】このSOJ・ICを実装基板に実装すると
きは、実装基板におけるはんだペーストが塗布されてい
るランド部にアウタリード群がそれぞれ当接されてセッ
トされた後、リフローはんだ付け処理等により各アウタ
リードが各ランド部にはんだ付けされる。
【0004】なお、アウタリード形状がガル・ウイング
タイプの表面実装パッケージにおいて、実装時にそのア
ウタリードのはんだ付けを確実にするため、そのアウタ
リードに溝もしくは凹凸を設けた技術が特開昭59−4
774号公報に開示されている。
【0005】
【発明が解決しようとする課題】SOJ・ICの場合、
アウタリードのはんだ付け実装部分は、はんだの接触面
積が少ないため、基板とアウタリードの接着強度が不良
になることがある。また、そのアウタリードがパッケー
ジ本体の底部に円弧に曲げられることから、リード高さ
にばらつきが生じやすく、接着強度のばらつきをより一
層誘発することになる。
【0006】本発明の目的は、はんだの接触面積を増大
することにより、アウタリードと基板との接着強度を向
上させることにある。
【0007】本発明の他の目的は、はんだの接着面積を
増大することにより、アウタリードと基板との接着強度
を向上させるとともに、アウタリードの接着強度のばら
つきを低減することにある。
【0008】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【0010】すなわち、表面実装形パッケージを備えて
いる半導体装置において、前記パッケージにおける各ア
ウタリードのはんだ付け実装部分の下面にはんだ溜まり
部が形成されていることを特徴とする。
【0011】
【作用】前記した手段によれば、アウタリードのはんだ
付け実装部分の下面に形成されているはんだ溜まり部に
はんだが入り込むため、はんだの接触面積が増し、アウ
タリードと基板との接続強度が向上する。
【0012】
【実施例】図1は本発明の一実施例であるSOJ・IC
の実装状態を示す一部切断正面図、図2はアウタリード
成形前のSOJ・ICを示す一部切断正面図、図3はア
ウタリードの成形工程を示す説明図である。
【0013】本実施例において、本発明に係る半導体装
置としてのSOJ・IC1は、半導体集積回路が作り込
まれているペレットと、このペレットを包囲するととも
に半導体集積回路を外部に電気的に導くためのパッケー
ジ10とを備えている。パッケージ10はペレットの各
電極に電気的に接続されている複数本のリードと、ペレ
ットおよびリードの一部を樹脂封止するパッケージ体と
から構成されている。
【0014】すなわち、SOJ・IC1のパッケージ1
0は、樹脂が用いられて、トランスファ成形等のような
樹脂成形法により略長方形の平盤形状に形成されている
樹脂封止パッケージ体11と、このパッケージ体11の
2つの側面から外部に突設されているアウタリード12
群とを備えている。
【0015】パッケージ体11の内部には集積回路を作
り込まれたペレット13が樹脂封止されており、ペレッ
ト13に作り込まれた集積回路は、ペレット13の電極
パッドと各アウタリード12に一体的に連設されている
インナリード14との間に橋絡されているボンディング
ワイヤ15を介して、各アウタリード12によりパッケ
ージ体11の外部に電気的に引き出されるようになって
いる。
【0016】各アウタリード12はJ字形状になるよう
に屈曲成形されており、パッケージ体11の側面から下
向きに略直角に屈曲されてパッケージ体11の側方を略
垂直下方にパッケージ体11の下面よりも下方まで延出
している部分12aと、その下端部からパッケージ体1
1側に略直角に屈曲されて略水平に延出している実装部
分12bと、その実装部分12bの先端から斜め上向き
に屈曲されてパッケージ体11の下面位置へ延出してい
る部分12cとから構成されている。
【0017】そして、本実施例においては、各アウタリ
ード12の実装部分12bがプレス加工によって上向き
に凸形状になるように成形加工されており、その凸部に
より実装部分12bの下面側に形成される凹部がはんだ
溜まり部16を構成する。このはんだ溜まり部16はパ
ッケージ体11のアウタリード12が突設されていない
側面方向から見て、断面が細長い四角形形状に形成され
ている。
【0018】上記SOJ・IC1は次のようにして製造
される。まず、ペレット・ボンディング工程により、鉄
−ニッケル合金や燐青銅等のような比較的大きい機械的
強度を有するばね材料からなるリードフレームにペレッ
ト13がボンディングされ、その後ワイヤ・ボンディン
グ工程により、ペレット13の電極パッドとインナリー
ド14との間にワイヤ15がボンディングされる。
【0019】次に、トランスファ成形装置により、図2
に示されているように、表面実装形パッケージ10のパ
ッケージ本体である樹脂封止パッケージ体11が略長方
形の平盤形状に一体成形される。この樹脂封止パッケー
ジ体11により、インナリード14、ペレット13、お
よびワイヤ15が樹脂封止され、樹脂封止パッケージ体
11の2つの側面からそれぞれアウタリード12群(複
数平行配列リード)が突出された状態になる。
【0020】その後、切断工程において、樹脂封止パッ
ケージ体11の外側におけるリードフレームの不要な部
分が切断除去される。
【0021】次に、アウタリード12はリード成形工程
において、図3に示されているように成形される。すな
わち、まず、図3の(a)に示されているように、アウ
タリード12の実装部分12bがプレス加工によって、
下方に凸になるように成形加工され、屈曲部A、Bを有
するはんだ溜まり部16が形成される。このはんだ溜ま
り部16の成形は、複数平行配列されたアウタリードに
対してパッケージ体11の根元部から同一長さに位置し
た場所に同時に加工される。
【0022】次に、図3の(b)に示されているよう
に、アウタリード12の実装部分12bを含む先端部が
下向き略直角に屈曲成形される(図3(b)のの状
態)。このときの屈曲成形位置は、上述の如く溜まり部
16の同時成形によりすべてのアウタリードについて屈
曲部Aの位置となる。続いて、アウタリード12はその
根元部が下向きに略直角に屈曲成形されるとともに、凸
部に連続している部分が内側に適度に屈曲される(図3
(b)のの状態)。最後に、凸部に連続する先端部分
が斜め上方に屈曲成形される(図3(b)のの状
態)。このときの屈曲成形位置は屈曲部Bの位置とな
る。したがって、すべてのアウタリードは屈曲部A、B
の部分で折り曲がることにより、それぞれのアウタリー
ドのリード高さhは一定となる。
【0023】前記構成に係るSOJ・IC1は実装基板
であるプリント配線基板に、図1に示されているように
表面実装される。
【0024】SOJ・IC1が実装されるプリント配線
基板20は基板本体21を備えており、この基板本体2
1はガラスエポキシ樹脂等の絶縁材料が用いられて長方
形の平板形状に形成されている。基板本体21の一主面
には複数個のランド22が形成されており、各ランド2
2は銅箔等の導電材料が用いられてリソグラフィー処理
およびエッチング処理等の適当な手段により、アウタリ
ード12の実装部分12bよりも若干大きめの微小な長
方形の薄板に形成されている。そして、各ランド22上
にははんだペーストがスクリーン印刷法等の適当な手段
により、それぞれ塗布されている。また、各ランド22
には基板本体21に敷設された電気配線(図示せず)が
電気的にそれぞれ接続されている。
【0025】そして、ランド22群は前記SOJ・IC
1のアウタリード12における実装部分12bにそれぞ
れ対応するように配列されている。すなわち、ランド2
2群はSOJ・IC1のアウタリード12における実装
部分12bの2列縦隊に対応して2列縦隊に整列されて
いるとともに、各列のランド22、22間のピッチはア
ウタリード12、12間のピッチに対応されている。
【0026】SOJ・IC1がプリント配線基板20に
表面実装される際、SOJ・IC1はプリント配線基板
20上に、各アウタリード12の実装部分12bの裏面
(下面)が各ランド22上のはんだペースト内に少し埋
設されるようにして各ランド22に載置される。
【0027】その後、SOJ・IC1がセットされたプ
リント配線基板20は、赤外線リフロー等の適当なリフ
ローはんだ付け処理方法によって、はんだ付け処理され
る。このリフローはんだ付け処理において、各ランド2
2にそれぞれ塗布されているはんだペーストが加熱溶融
し、この溶融はんだが流れてアウタリード12の実装部
分12bの全周囲を覆うとともに、はんだ溜まり部16
内に浸入し、はんだ付け部23が形成される。このよう
にして、SOJ・IC1はプリント配線基板20に電気
的かつ機械的に接続される。
【0028】この場合、はんだ付け部23はアウタリー
ド12の実装部分12bの周囲を覆うように形成される
とともに、実装部分12bの下面に形成されているはん
だ溜まり部16にもはんだが浸入して形成されるため、
はんだの接触面積が増大して、SOJ・IC1と基板2
0との接合強度が向上する。
【0029】前記実施例によれば次の効果が得られる。 アウタリードの実装部分の下面にはんだ溜まり部が
形成されていることにより、SOJ・ICがプリント配
線基板にはんだ付け実装された際に、はんだ付け部がア
ウタリードの実装部分の周囲を覆うように形成されると
ともに、はんだ溜まり部にも形成されるため、はんだの
接触面積が増大し、SOJ・ICと基板とのはんだ付け
接合強度が向上する。
【0030】 上記により、半導体装置のプリント
配線基板への実装不良を低減することができる。
【0031】 リード高さ(h)が一定となるため、
すべてのリードの接着かつ確実に行なえ、また、接着強
度が一定となる。
【0032】図4は本発明の実施例2であるSOJ・I
Cの実装状態を示す一部切断正面図である。本実施例2
が前記実施例1と異なる点は、アウタリード12の実装
部分12bに形成されているはんだ溜まり部16の形状
であり、本実施例2におけるはんだ溜まり部16はパッ
ケージ体11のアウタリード12が突設されていない側
面方向から見て、断面が三角形形状に形成されている。
そして、はんだ付け部23は実施例1と同様に、アウタ
リード12の実装部分12bの周囲とはんだ溜まり部1
6に形成されている。
【0033】図5は本発明の実施例3であるSOJ・I
Cの実装状態を示す一部切断正面図である。本実施例3
が前記実施例1と異なる点は、アウタリード12の実装
部分12bに形成されているはんだ溜まり部16の形状
であり、本実施例3におけるはんだ溜まり部16はパッ
ケージ体11のアウタリード12が突設されていない側
面方向から見て、断面が欠円形形状に形成されている。
そして、はんだ付け部23は実施例1と同様に、アウタ
リード12の実装部分12bの周囲とはんだ溜まり部1
6に形成されている。
【0034】図6は本発明の実施例4であるSOJ・I
Cの実装状態を示す一部切断正面図である。本実施例4
は前記実施例2と同様に、アウタリード12の実装部分
12bに形成されているはんだ溜まり部16がパッケー
ジ体11のアウタリード12が突設されていない側面方
向から見て、断面が三角形形状に形成されている。しか
しながら、本実施例4はアウタリード12の実装部分1
2bがプリント配線基板20のランド22と略同じ幅を
有しており、はんだ付け部23ははんだ溜まり部16に
のみ形成されている。
【0035】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0036】例えば、アウタリードにはんだ溜まり部を
形成する成形作業は、リードフレームの段階で行っても
よい。
【0037】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるSOJ
・ICに適用した場合について説明したが、それに限定
されるものではなく、ガル・ウイング形状のアウタリー
ドを備えているIC等の表面実装形半導体装置全般に適
用することができる。また、本発明は表面実装形樹脂封
止パッケージを備えている半導体装置の他、表面実装形
気密封止パッケージを備えている半導体装置にも適用す
ることができる。
【0038】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【0039】表面実装形パッケージを備えている半導体
装置において、前記パッケージにおける各アウタリード
のはんだ付け実装部分の下面にはんだ溜まり部が形成さ
れていることにより、はんだ付け実装時におけるはんだ
の接触面積が増大するため、半導体装置の実装基板への
実装時にはんだ付け強度不足の発生を防止することがで
きる。
【図面の簡単な説明】
【図1】本発明の一実施例であるSOJ・ICの実装状
態を示す一部切断正面図である。
【図2】アウタリード成形前のSOJ・ICを示す一部
切断正面図である。
【図3】アウタリードの成形工程を示す説明図である。
【図4】本発明の別の実施例2であるSOJ・ICの実
装状態を示す一部切断正面図である。
【図5】本発明の別の実施例3であるSOJ・ICの実
装状態を示す一部切断正面図である。
【図6】本発明の別の実施例4であるSOJ・ICの実
装状態を示す一部切断正面図である。
【符号の説明】
1…SOJ・IC、10…樹脂封止パッケージ、11…
樹脂封止パッケージ体、12…アウタリード、12b…
実装部分、13…ペレット、14…インナリード、15
…ワイヤ、16…はんだ溜まり部、20…プリント配線
基板、21…基板本体、22…ランド、23…はんだ付
け部。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 パッケージ本体側面部より導出されたリ
    ードの端部がその本体底面部に屈曲されている表面実装
    形の半導体装置において、 前記パッケージにおける各アウタリードのはんだ付け実
    装部分の下面にはんだ溜まり部が形成されていることを
    特徴とする半導体装置。
  2. 【請求項2】 前記はんだ溜まり部がプレス加工により
    形成された凹部からなることを特徴とする請求項1記載
    の半導体装置。
  3. 【請求項3】 前記アウタリードがJ字形状に屈曲成形
    されていることを特徴とする請求項1または2に記載の
    半導体装置。
JP13260694A 1994-05-23 1994-05-23 半導体装置 Pending JPH07321278A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13260694A JPH07321278A (ja) 1994-05-23 1994-05-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13260694A JPH07321278A (ja) 1994-05-23 1994-05-23 半導体装置

Publications (1)

Publication Number Publication Date
JPH07321278A true JPH07321278A (ja) 1995-12-08

Family

ID=15085270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13260694A Pending JPH07321278A (ja) 1994-05-23 1994-05-23 半導体装置

Country Status (1)

Country Link
JP (1) JPH07321278A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278663A (ja) * 2005-03-29 2006-10-12 Tokyo Coil Engineering Kk 表面実装部品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278663A (ja) * 2005-03-29 2006-10-12 Tokyo Coil Engineering Kk 表面実装部品

Similar Documents

Publication Publication Date Title
KR100214561B1 (ko) 버틈 리드 패키지
JP2000188366A (ja) 半導体装置
US20120104584A1 (en) Semiconductor device packages with protective layer and related methods
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
JP3866127B2 (ja) 半導体装置
US6455355B1 (en) Method of mounting an exposed-pad type of semiconductor device over a printed circuit board
JP3150253B2 (ja) 半導体装置およびその製造方法並びに実装方法
JP2002334964A (ja) 半導体装置
JP7173487B2 (ja) 半導体装置
JP2000058739A (ja) 半導体装置およびその製造に用いるリードフレーム
JP2844058B2 (ja) 半導体パッケージ
KR0146063B1 (ko) 반도체 패키지 및 그 제조방법
JPH07321278A (ja) 半導体装置
JPH10154768A (ja) 半導体装置及びその製造方法
KR100507131B1 (ko) 엠씨엠 볼 그리드 어레이 패키지 형성 방법
US20220201865A1 (en) Electric component
JPS6379361A (ja) 立設実装形半導体装置
JP4386552B2 (ja) 受発光型半導体装置の構造
JP2001267452A (ja) 半導体装置
JP4608810B2 (ja) 表面実装型の半導体装置
JPH07130937A (ja) 表面実装型半導体装置およびその製造に用いるリードフレーム
JPH08279593A (ja) 高密度実装を可能にした半導体装置
JPH08107127A (ja) 半導体装置
KR100206977B1 (ko) 직립형 볼 그리드 어레이 패키지
JP2001319943A (ja) 半導体装置