JPH07321225A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH07321225A
JPH07321225A JP6111121A JP11112194A JPH07321225A JP H07321225 A JPH07321225 A JP H07321225A JP 6111121 A JP6111121 A JP 6111121A JP 11112194 A JP11112194 A JP 11112194A JP H07321225 A JPH07321225 A JP H07321225A
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JP
Japan
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resist film
flow
forming
layer
semiconductor device
Prior art date
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Application number
JP6111121A
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Japanese (ja)
Inventor
Izuo Iida
伊豆雄 飯田
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

PURPOSE:To improve the method of forming a stacked capacitor of a fine pattern DRAM, a wiring layer, etc. CONSTITUTION:This manufacture comprises a step of selectively forming a resist film 13 on a layer 12 where a pattern is formed, a step of heat-treating the resist film 13 and forming a flow resist film 13A which is expanded circularly in cross section, and a process of etching off the layer 13, where a pattern is formed, with the flow resist film 13A as a mask, thereby forming a pattern 14.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、微細化がなされたDRAMの
スタックト・キャパシタや、配線層などの形成方法の改
善を目的とする。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more specifically, an object of the invention is to improve a method for forming a stacked capacitor or a wiring layer of a miniaturized DRAM.

【0002】[0002]

【従来の技術】以下で従来例に係る半導体装置の製造方
法について図面を参照しながら説明する。従来例に係る
半導体装置の製造方法は、DRAMなどに用いられるス
タックト・キャパシタなどを形成する方法である。ま
ず、図7に示すように、酸化膜(1B)が表面に形成さ
れたシリコン基板(1A)上にポリシリコン層(2)を
形成し、その上にフォトレジストを塗布し、ステッパに
よって露光したのちに現像してパターニングし、線幅
(a)のレジスト膜(3)を間隔(b)で複数選択形成
する。
2. Description of the Related Art A conventional method of manufacturing a semiconductor device will be described below with reference to the drawings. A conventional method of manufacturing a semiconductor device is a method of forming a stacked capacitor used in a DRAM or the like. First, as shown in FIG. 7, a polysilicon layer (2) is formed on a silicon substrate (1A) having an oxide film (1B) formed on its surface, a photoresist is applied thereon, and exposed by a stepper. After that, development and patterning are performed, and a plurality of resist films (3) having a line width (a) are selectively formed at intervals (b).

【0003】次に、図8に示すようにレジスト膜(3)
をマスクにしてRIE(Reactive Ion Etching: 反応性
イオンエッチング)によりポリシリコン層(2)をエッ
チング・除去して、パターニングする。次いで、図9に
示すようにレジスト膜(3)を剥離液などで剥離して電
極層(4)を露出することにより、ポリシリコンからな
る電極層(4)を形成し、その上に不図示の絶縁膜,不
図示の対向電極を順次選択形成することによりスタック
ト・キャパシタを形成していた。
Next, as shown in FIG. 8, a resist film (3)
With the mask as a mask, the polysilicon layer (2) is etched and removed by RIE (Reactive Ion Etching) and patterned. Next, as shown in FIG. 9, the resist film (3) is peeled off with a peeling solution or the like to expose the electrode layer (4), thereby forming an electrode layer (4) made of polysilicon, and not shown thereon. The stacked capacitor was formed by sequentially forming the insulating film and the counter electrode (not shown).

【0004】なお、スタックト・キャパシタの容量はそ
の電極層(4)の上面積に依存するので、各電極層
(4)の間隔を狭め、なるべく大きい電極面積を確保し
て、なるべく大きな容量を確保したいという要求があっ
た。
Since the capacity of the stacked capacitor depends on the upper area of the electrode layer (4), the interval between the electrode layers (4) is narrowed to secure the electrode area as large as possible and the capacitance as large as possible. There was a request to do so.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、レジスト膜(3)の間隔(b)は、
どんなに微細化が進んでもフォトレジスト膜を露光する
際のステッパの解像性能がせいぜい限度であって、それ
をマスクにしてエッチングすることで形成される電極層
(4)の間の間隔をそれ以上狭めて、電極層(4)の上
面積を大きく確保することはできなかった。
However, according to the above conventional method, the interval (b) between the resist films (3) is
No matter how miniaturization progresses, the resolution performance of the stepper at the time of exposing the photoresist film is at most the limit, and the distance between the electrode layers (4) formed by etching using the mask as a mask is further increased. It was not possible to narrow the width and secure a large upper area of the electrode layer (4).

【0006】[0006]

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、被パターン形成層(12)上に
レジスト膜(13)を選択形成する工程と、前記レジス
ト膜(13)を熱処理してフローさせ、断面が円状に膨
張したフローレジスト膜(13A)を形成する工程と、
前記フローレジスト膜(13A)をマスクにして前記被
パターン形成層(12)をエッチング・除去してパター
ン(14)を形成することにより、ステッパの解像性能
以上に形成間隔が狭まり、上面積が大きいパターンを形
成することが可能となる半導体装置の製造方法を提供す
るものである。
The present invention has been made in view of the above-mentioned drawbacks of the prior art, and includes a step of selectively forming a resist film (13) on a pattern forming layer (12), and the resist film (13). ) Is heat-treated to flow to form a flow resist film (13A) whose cross section is expanded in a circular shape,
By forming the pattern (14) by etching / removing the patterned layer (12) using the flow resist film (13A) as a mask, the formation interval becomes narrower than the resolution performance of the stepper, and the upper area is increased. The present invention provides a method for manufacturing a semiconductor device, which makes it possible to form a large pattern.

【0007】[0007]

【作 用】本発明に係る半導体装置の製造方法によれ
ば、図1に示すように、被パターン形成層(12)上に
レジスト膜(13)を選択形成したのちに、図2に示す
ようにレジスト膜(13)を熱処理してフローさせ、断
面が円状に膨張したフローレジスト膜(13A)を形成
している。
[Operation] According to the method of manufacturing a semiconductor device of the present invention, as shown in FIG. 1, after the resist film (13) is selectively formed on the pattern formation layer (12), as shown in FIG. The resist film (13) is heat-treated and allowed to flow to form a flow resist film (13A) whose cross section is expanded in a circular shape.

【0008】このため、断面が円状に膨張したフローレ
ジスト膜(13A)が形成されることにより、膨張した
分だけその線幅が広くなるので、このフローレジスト膜
(13A)をマスクにして下地の被パターン形成層(1
2)をエッチング・除去してパターン(14)を形成す
ると、レジスト膜(13)をそのままマスクとして用い
た場合に比して、パターン(14)の上面積を増大さ
せ、かつ隣接するパターン(14)の間隔を狭めること
ができる。
Therefore, since the flow resist film (13A) whose cross section is expanded in a circular shape is formed, the line width is widened by the expanded amount. Therefore, the flow resist film (13A) is used as a mask to form a base. Pattern forming layer (1
When the pattern (14) is formed by etching and removing 2), the upper area of the pattern (14) is increased and the adjacent pattern (14) is increased as compared with the case where the resist film (13) is directly used as a mask. ) Can be narrowed.

【0009】これにより、例えば従来に比して容量の大
きなスタックト・キャパシタを形成したり、従来に比し
て形成間隔の狭い配線層を形成することが可能になる。
As a result, for example, it becomes possible to form a stacked capacitor having a larger capacitance than the conventional one, or to form a wiring layer having a narrower formation interval than the conventional one.

【0010】[0010]

【実施例】以下で、本発明の実施例に係る半導体装置の
製造方法について図面を参照しながら説明する。まず、
図1に示すように、酸化膜(11)が表面に形成された
シリコン基板(10)上にポリシリコン層(12)を形
成し、その上にフォトレジストを塗布し、ステッパによ
って露光したのちに現像することによってパターニング
して線幅(a)のレジスト膜(13)を間隔(b)で複
数選択形成する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. First,
As shown in FIG. 1, a polysilicon layer (12) is formed on a silicon substrate (10) on which an oxide film (11) is formed, a photoresist is applied on the polysilicon layer (12), and after exposure by a stepper, By developing and patterning, a plurality of resist films (13) having a line width (a) are selectively formed at intervals (b).

【0011】次に、図2に示すように、約180〜20
0℃,好ましくは180℃程度の温度でレジスト膜(1
3)をフローし、図2に示すように断面が円状のフロー
レジスト膜(13A)を形成する。このフローレジスト
膜(13A)は、フローして軟化したのちに表面張力に
よってその断面形状が円状に膨張して、その後そのまま
の形で固化するので、円形に膨張した分だけ、図2に示
すように、元の線幅(a)に比して増分(Δa)だけ増
大しており、かつ隣接するフローレジスト膜(13A)
の間隔(c)は、フローする前のレジスト膜(13)の
間隔(b)に比して狭まっている。
Next, as shown in FIG.
At a temperature of 0 ° C, preferably about 180 ° C, the resist film (1
3) is flowed to form a flow resist film (13A) having a circular cross section as shown in FIG. The flow resist film (13A) flows and is softened, and then the cross-sectional shape thereof expands into a circular shape due to surface tension, and thereafter solidifies as it is. As described above, the flow resist film (13A) is increased by an increment (Δa) in comparison with the original line width (a) and is adjacent to the flow resist film (13A).
(C) is narrower than the interval (b) of the resist film (13) before flowing.

【0012】次いで、図3に示すように、フローレジス
ト膜(13A)をマスクにして下地のポリシリコン層
(12)をRIEなどのドライエッチングによってエッ
チング・除去することによってパターニングし、第1の
電極層(14)を形成する。このとき、上述のようにマ
スクとなるフローレジスト膜(13A)の線幅(a+Δ
a)はフローする前の線幅(a)に比して大きく、かつ
相互の間隔(c)はフローする前の間隔(c)に比して
狭まっているので、これをマスクにしてパターニングす
ることで形成された第1の電極層(14)の線幅(a+
Δa)も図3に示すように従来に比して広く、上面積も
増大しており、相互の間隔(c)も狭まっている。
Next, as shown in FIG. 3, the underlying polysilicon layer (12) is patterned by etching / removing it by dry etching such as RIE using the flow resist film (13A) as a mask to form the first electrode. Form the layer (14). At this time, as described above, the line width (a + Δ) of the flow resist film (13A) serving as a mask is obtained.
Since a) is larger than the line width (a) before flowing and the mutual interval (c) is narrower than the interval (c) before flowing, patterning is performed using this as a mask. The line width (a +) of the first electrode layer (14) formed by
As shown in FIG. 3, Δa) is also wider than in the conventional case, the upper area is increasing, and the mutual interval (c) is narrowing.

【0013】次に、図4に示すようにフローレジスト膜
(13A)を剥離液などで剥離して第1の電極層(1
4)を露出したのちに、酸化膜からなる絶縁膜(1
5),ポリシリコン層からなる第2の電極層(16)を
第1の電極層(14)上に選択形成することにより、図
5に示すようなDRAMなどに用いられるスタックト・
キャパシタ(17)を形成する。
Next, as shown in FIG. 4, the flow resist film (13A) is stripped with a stripping solution or the like to remove the first electrode layer (1).
After exposing 4), the insulating film (1
5), a second electrode layer (16) made of a polysilicon layer is selectively formed on the first electrode layer (14), so that the stacked electrode used in the DRAM as shown in FIG.
Form a capacitor (17).

【0014】以上説明したように、本実施例に係る半導
体装置の製造方法によれば、断面が円状に膨張し、線幅
(a+Δa)が従来に比してΔaだけ増大したフローレ
ジスト膜(13A)をマスクにして下地のポリシリコン
層(12)をエッチング・除去して第1,第2の電極層
(12,16)を形成しているので、線幅(a)のフロ
ーしない状態のレジスト膜(13)をそのままマスクと
して用いた場合に比して、第1,第2の電極層(12,
16)の線幅をその増分(Δa)だけ増大せしめ、その
上面積を増大させ、隣接する第1,第2の電極層(1
2,16)の間隔を狭めることができる。
As described above, according to the semiconductor device manufacturing method of this embodiment, the flow resist film (the width of which (a + Δa) is expanded by Δa) is expanded by Δa as compared with the conventional one. 13A) is used as a mask to etch and remove the underlying polysilicon layer (12) to form the first and second electrode layers (12, 16). Compared with the case where the resist film (13) is used as it is as a mask, the first and second electrode layers (12,
The line width of 16) is increased by the increment (Δa) to increase the area above the line width of the adjacent first and second electrode layers (1
2, 16) can be narrowed.

【0015】これにより、スタックト・キャパシタ(1
7)の電極面積が増大することで、従来に比して容量の
大きいスタックト・キャパシタを形成することが可能に
なる。なお、図6に示すグラフは、本発明の作用効果に
ついて説明するグラフであって、レジスト膜(13)を
180℃程度の温度で熱処理してフローさせ、フローレ
ジスト膜(13A)を形成した実験の結果を示すグラフ
である。このグラフにおいて、横軸は熱処理前のレジス
ト膜(13)の線幅寸法(a)を示し、縦軸は熱処理前
のレジスト膜(13)の線幅寸法(a)と熱フローによ
って形成された図2,図3に示すようなフローレジスト
膜(13A)の最大線幅寸法(a+Δa)との差である
寸法の増分(Δa)を示している。
As a result, the stacked capacitor (1
By increasing the electrode area of 7), it becomes possible to form a stacked capacitor having a larger capacitance than the conventional one. The graph shown in FIG. 6 is a graph for explaining the function and effect of the present invention, and is an experiment in which the resist film (13) is heat-treated at a temperature of about 180 ° C. to flow to form the flow resist film (13A). It is a graph which shows the result of. In this graph, the horizontal axis represents the line width dimension (a) of the resist film (13) before heat treatment, and the vertical axis represents the line width dimension (a) of the resist film (13) before heat treatment and the heat flow. The dimension increment (Δa) which is the difference from the maximum line width dimension (a + Δa) of the flow resist film (13A) as shown in FIGS. 2 and 3 is shown.

【0016】上記のグラフに示すように、元の寸法
(a)が1μm程度のときに寸法の増分(Δa)が0.
2μm程度となって最大になることがわかる。これによ
り、線幅1μm程度のレジスト膜を例えば0.6μm間
隔で形成したような場合には、熱処理後の各々のレジス
ト膜の線幅寸法が0.2μmずつ増えることによって、
各々の間隔が0.4μmにまで減少され、その分レジス
ト膜の面積が増えることが確認された。この差は、サブ
ミクロン程度まで微細化された近年の半導体装置の製造
技術においては無視できない差となっており、本発明が
有効であることが分かる。
As shown in the above graph, when the original dimension (a) is about 1 μm, the dimension increment (Δa) is 0.
It can be seen that the maximum is about 2 μm. Accordingly, when resist films having a line width of about 1 μm are formed at intervals of, for example, 0.6 μm, the line width dimension of each resist film after heat treatment is increased by 0.2 μm.
It was confirmed that each interval was reduced to 0.4 μm and the area of the resist film was increased accordingly. This difference is a non-negligible difference in the recent manufacturing technology of semiconductor devices miniaturized to the submicron level, and it can be seen that the present invention is effective.

【0017】なお、本実施例では、パターン(14)の
一例としてスタックト・キャパシタ(17)の第1の電
極(14)を例に挙げているが、本発明はこれに限ら
ず、例えば通常の配線層などを形成する場合にも同様の
効果を奏し、また被パターン形成層(12)の一例とし
てポリシリコン層を用いているが、本発明はこれに限ら
ず、例えばアルミニウムなどの金属や、酸化膜などの絶
縁膜などでも同様の効果を奏する。
In the present embodiment, the first electrode (14) of the stacked capacitor (17) is taken as an example of the pattern (14), but the present invention is not limited to this, and the first electrode (14) is not limited to this. The same effect is obtained when forming a wiring layer and the like, and a polysilicon layer is used as an example of the pattern formation layer (12), but the present invention is not limited to this, and a metal such as aluminum or the like, An insulating film such as an oxide film has the same effect.

【0018】[0018]

【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、パターン形成層(12)上に
レジスト膜(13)を選択形成したのちに、レジスト膜
(13)を熱処理してフローさせ、断面が円状に膨張し
たフローレジスト膜(13A)を形成しているので、こ
のフローレジスト膜(13A)をマスクにして下地のパ
ターン形成層(12)をエッチング・除去してパターン
(14)を形成することで、フローしないレジスト膜
(13)をそのままマスクとして用いた場合に比してパ
ターン(14)の線幅及び上面積を増大させ、かつ隣接
するパターン(14)の間隔を狭めることができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, after the resist film (13) is selectively formed on the pattern forming layer (12), the resist film (13) is heat-treated. Since the flow resist film (13A) whose cross section is expanded in a circular shape is formed, the underlying pattern forming layer (12) is etched and removed using this flow resist film (13A) as a mask. By forming the pattern (14), the line width and the upper area of the pattern (14) are increased as compared with the case where the non-flowing resist film (13) is used as a mask as it is, and the pattern (14) of the adjacent pattern (14) is formed. The space can be narrowed.

【0019】これにより、例えば従来に比して容量の大
きなスタックト・キャパシタを形成したり、従来に比し
て形成間隔の狭い配線層を形成すること等が可能にな
る。
As a result, for example, it becomes possible to form a stacked capacitor having a larger capacitance than the conventional one, or to form a wiring layer having a narrower formation interval than the conventional one.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例に係る半導体装置の製造方法を
説明する第1の断面図である。
FIG. 1 is a first cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the invention.

【図2】本発明の実施例に係る半導体装置の製造方法を
説明する第2の断面図である。
FIG. 2 is a second cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.

【図3】本発明の実施例に係る半導体装置の製造方法を
説明する第3の断面図である。
FIG. 3 is a third cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.

【図4】本発明の実施例に係る半導体装置の製造方法を
説明する第4の断面図である。
FIG. 4 is a fourth sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.

【図5】本発明の実施例に係る半導体装置の製造方法を
説明する第5の断面図である。
FIG. 5 is a fifth cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.

【図6】本発明の実施例に係る半導体装置の製造方法の
作用効果を説明するグラフである。
FIG. 6 is a graph illustrating the effects of the method for manufacturing a semiconductor device according to the example of the present invention.

【図7】従来例の第1の半導体装置の製造方法を説明す
る第1の断面図である。
FIG. 7 is a first cross-sectional view explaining the method for manufacturing the first semiconductor device of the conventional example.

【図8】従来例の第1の半導体装置の製造方法を説明す
る第2の断面図である。
FIG. 8 is a second cross-sectional view explaining the method for manufacturing the first semiconductor device of the conventional example.

【図9】従来例の第1の半導体装置の製造方法を説明す
る第3の断面図である。
FIG. 9 is a third cross-sectional view explaining the method for manufacturing the first semiconductor device of the conventional example.

フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3065 21/768 H01L 21/302 H 21/90 D Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/3065 21/768 H01L 21/302 H 21/90 D

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 被パターン形成層(12)上にレジスト
膜(13)を選択形成する工程と、 前記レジスト膜(13)を熱処理してフローさせ、断面
が円状に膨張したフローレジスト膜(13A)を形成す
る工程と、 前記フローレジスト膜(13A)をマスクにして前記被
パターン形成層(12)をエッチング・除去し、パター
ン(14)を形成する工程とを有することを特徴とする
半導体装置の製造方法。
1. A step of selectively forming a resist film (13) on a layer (12) to be patterned, and a flow resist film (wherein the resist film (13) is heat-treated to flow and expands in a circular cross section ( 13A) and a step of forming the pattern (14) by etching and removing the patterned layer (12) using the flow resist film (13A) as a mask. Device manufacturing method.
【請求項2】 被パターン形成層(12)上にレジスト
膜(13)を選択形成する工程と、 約180℃以上200℃以下の温度で前記レジスト膜
(13)を熱処理してフローさせ、断面が円状に膨張し
たフローレジスト膜(13A)を形成する工程と、 前記フローレジスト膜(13A)をマスクにして前記被
パターン形成層(12)をエッチング・除去し、パター
ン(14)を形成する工程とを有することを特徴とする
半導体装置の製造方法。
2. A step of selectively forming a resist film (13) on a patterned layer (12), and a step of heat-treating the resist film (13) at a temperature of about 180 ° C. or more and 200 ° C. or less to flow the cross section. Forming a flow resist film (13A) that expands in a circular shape, and etching and removing the patterned layer (12) using the flow resist film (13A) as a mask to form a pattern (14). A method of manufacturing a semiconductor device, comprising:
【請求項3】 ポリシリコン層(12)上にレジスト膜
(13)を選択形成する工程と、 約180℃以上200℃以下の温度で前記レジスト膜
(13)を熱処理してフローさせ、断面が円状に膨張し
たフローレジスト膜(13A)を形成する工程と、 前記フローレジスト膜(13A)をマスクにして前記ポ
リシリコン層(12)をエッチング・除去することで第
1の電極(14)を形成し、 前記第1の電極(14)上に絶縁膜(15),第2の電
極(16)を順次選択形成し、前記第1の電極(1
4),絶縁膜(15)及び第2の電極(16)からなる
スタックト・キャパシタ(14)を形成する工程とを有
することを特徴とする半導体装置の製造方法。
3. A step of selectively forming a resist film (13) on the polysilicon layer (12), and a step of heat-treating the resist film (13) at a temperature of about 180 ° C. or more and 200 ° C. or less to cause a flow, Forming a circularly expanded flow resist film (13A); and etching and removing the polysilicon layer (12) using the flow resist film (13A) as a mask to form the first electrode (14). An insulating film (15) and a second electrode (16) are sequentially formed on the first electrode (14) to form the first electrode (1).
4), a step of forming a stacked capacitor (14) including an insulating film (15) and a second electrode (16), and a method of manufacturing a semiconductor device.
【請求項4】 ポリシリコン層(12)上にレジスト膜
(13)を選択形成する工程と、 約180℃以上200℃以下の温度で前記レジスト膜
(13)を熱処理してフローさせ、断面が円状に膨張し
たフローレジスト膜(13A)を形成する工程と、 前記フローレジスト膜(13A)をマスクにして前記ポ
リシリコン層(12)をエッチング・除去することで配
線層(14)を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
4. A step of selectively forming a resist film (13) on the polysilicon layer (12), and a step of heat-treating the resist film (13) at a temperature of about 180 ° C. or more and 200 ° C. or less to cause a flow, A step of forming a circularly expanded flow resist film (13A), and a wiring layer (14) is formed by etching and removing the polysilicon layer (12) using the flow resist film (13A) as a mask. A method of manufacturing a semiconductor device, comprising:
JP6111121A 1994-05-25 1994-05-25 Manufacture of semiconductor device Pending JPH07321225A (en)

Priority Applications (1)

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