JPH07319928A - Ｃａｄ装置、及びｃａｄ装置による順序回路合成方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はＣＡＤ装置、及びＣＡＤ装置による
順序回路合成方法に関し、論理の爆発を防止し、効率良
く状態割当てができるようにし、ＦＦと組み合わせ論理
回路部分を合わせた全体のサイズを小さくすることを目
的とする。 【構成】 ハードウェアの動作記述を基に順序回路を自
動合成する過程で、その回路の制御論理を有限状態機械
（ＦＳＭ）として実現する順序回路合成部に、動作記述
を基に多段論理の形で表現された状態遷移情報を生成す
る状態遷移情報生成手段と、状態遷移情報を基に各状態
に対して１個ずつＦＦを割当てることで、状態数分のＦ
Ｆ、及び多段論理回路からなる初期回路を生成する初期
回路生成手段と、ＦＦ間の関係を調べ合成するＦＦのペ
アを決定するペア決定手段と、ＦＦのペアに対し付加回
路を加えて論理の簡単化を行うことでＦＦの合成を行う
ＦＦ合成手段と、合成した結果の回路について評価を行
う評価手段を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＬＳＩ、ＶＬ
ＳＩ等の順序回路の合成を行うＣＡＤ（ＣＡＤ：Comput
er Aided Design ）装置（計算機支援設計装置）、及び
ＣＡＤ装置による順序回路合成方法に関する。

【０００２】近年、ＶＬＳＩ技術の進歩に伴って、回路
が大規模化、複雑化するのに従い、計算機による設計支
援（ＣＡＤ）の重要性が非常に大きくなってきている。
ＶＬＳＩの設計は、一般に、方式設計、機能設計、論理
設計、及び実装設計という過程を通して実現され、計算
機による支援、或いは設計の自動化は、実装設計から始
まり、徐々に抽象度の高いレベルへと進んできている。

【０００３】特に、最近では、組み合わせ回路の自動合
成技術の進歩により、論理設計の過程を自動化する論理
設計ツールが広く実用化されてきた。そして、より高い
レベルである機能設計の過程を自動化する高位レベル合
成の研究、実用化が活発になってきている。

【０００４】前記高位レベル合成とは、一般的に、ハー
ドウェアの動作記述を入力として、スケジューリング、
アロケーション等の処理を経て、レジスタ転送レベルの
回路構成を決定するものである。

【０００５】このレジスタ転送レベルの回路は、レジス
タ、機能ユニット（加算器等）、マルチプレクサ等から
なるデータパス部と、そのデータパス上で所望の動作を
実現するための制御回路部から構成される。この後、制
御回路部は、ランダムロジックや、マイクロコードで実
現され、データパスの構成要素は、それぞれ具体的な構
造へと変換される。

【０００６】本発明では、前記のように高位レベル合成
の流れに現れるように、順序回路の状態遷移の仕様が、
状態遷移表ではなく、多段論理の形で表現された動作記
述の形で与えられた時に、それを、有限状態機械（ＦＳ
Ｍ：Finite State Machine）として実現する機能を備え
たＣＡＤ装置（またはＣＡＤシステム）を対象としてい
る。

【０００７】

【従来の技術】従来、有限状態機械（ＦＳＭ）の合成
は、設計者が、所望の順序回路の動作を、状態遷移表、
或いは状態遷移図の形で表し、それを元にして、状態最
小化、状態割当てを行い、論理の簡単化を行うというア
プローチが一般的であった。

【０００８】ここで、状態最小化とは、同値な順序回路
の中から状態数が最小のものを求める処理である。ま
た、状態割当てとは、記号として表現されていた個々の
状態に対して、２進コードを割当てる処理である。

【０００９】状態割当てが終了すると、ＦＦ（フリップ
フロップ回路）と、組み合わせ論理から成る回路が構成
され、この組み合わせ論理部に対して、論理の簡単化を
行うことにより、最終的な回路が得られる。

【００１０】状態割当ては、その後、論理の簡単化を行
って得られる回路の大きさに大きな影響を与えるため、
順序回路の合成において重要な問題である。最終的な組
み合わせ論理部を２段で実現するか、多段で実現するか
で、状態割当ての目標が異なってくる。

【００１１】通常、２段論理で実現することを対象とし
た場合、論理簡単化後の積項数の最小化、多段論理を対
象とした場合は、リテラル数の最小化を目標として、各
状態にコードが割当てられる。ここでは、多段論理で実
現することを考える。

【００１２】従来の順序回路の合成手法は、状態遷移
表、或いは状態遷移図で表された情報に基づいて行われ
る。前記状態遷移表の１例を次の表１に示す。 前記表１に示したように、状態遷移表は、入力（Ｉ）、
現状態（Ｐ）、次状態（Ｎ）、出力（Ｏ）からなる４つ
の情報の組で表される。この状態遷移表によれば、各行
は入力（Ｉ）、現状態（Ｐ）、次状態（Ｎ）、出力
（Ｏ）からなる４つのフィールドからなり、１つの状態
遷移を表している。

【００１３】例えば、状態Ｓ１で入力が０の時は、状態
Ｓ１に遷移し１を出力する。また、状態Ｓ１で入力が１
の時は、状態Ｓ２に遷移し０を出力する。更に、状態Ｓ
２で入力が１の時は、状態Ｓ２に遷移し０を出力する。

【００１４】このように、従来の状態遷移表では、或る
状態が、別の状態へ遷移するための条件が、外部入力に
よる２段論理式（ＡＮＤ＋ＯＲ）で表されていると見な
すことができる。

【００１５】一方、動作記述については、任意の形の論
理式が可能であり、また、「ｉｆ・・・ｔｈｅｎ・・・
ｅｌｓｅ・・・」等の条件分岐や、ループも記述可能で
ある。従って、動作記述から生成、或いは抽出される状
態遷移の条件を表す論理は、多段論理で表されていると
見なすことができる。

【００１６】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。レジスタ転送
レベル、或いはアルゴリズムレベルの動作記述から、順
序回路を合成する場合に、既存の手法を用いるために
は、各状態から、次状態への遷移条件や、外部出力信号
の出力条件を表す論理式を、一旦、２段論理式の形に平
坦化して、状態遷移表と等価なものを生成する必要があ
る。

【００１７】状態遷移表が生成できれば、従来通りの状
態遷移表をベースとした手法を、そのまま用いることに
よって、状態割当てを行うことができる。しかし、動作
記述から始めるようになれば、扱う回路の規模も大きく
なるし、論理によっては、多段論理で表すことにより、
簡易な表現になっても、２段論理で表そうとすると、爆
発してしまう場合がある。

【００１８】そのような場合、既存の状態遷移表を基本
とした状態割当て手法を用いることは不可能である。ま
た、元々、多段論理で表されているものを、一度２段論
理に落として、また多段化するのは無駄である。２段論
理に落とせないものに対しては、ランダムにコードを割
当てて多段論理のまま扱うか、ワンホットエンコーディ
ング（one-hot encoding）を行えば、とりあえず組み合
わせ回路を生成することはできるが、必ずしも品質が良
いとは限らない。

【００１９】本発明は、このような従来の課題を解決
し、動作記述に現れた状態遷移の多段論理を２段論理に
落とすことなく、多段論理のままで扱うことで、論理の
爆発を防止し、効率良く状態割当てが実現できるように
することを目的としている。

【００２０】また、本発明は、段階的にＦＦのマージを
繰り返すことにより、ＦＦと組み合わせ論理回路部分を
合わせた全体のサイズを小さくすることを目的としてい
る。

【００２１】

【課題を解決するための手段】図１は本発明の原理説明
図であり、ＦＦはフリップフロップ回路、ｆ０１は付加
されたフリップフロップ回路、ｓ１〜ｓ８は各状態を示
す。

【００２２】本発明は前記の課題を解決するため、ＣＡ
Ｄ装置に、ハードウェアの動作記述データを入力し、前
記動作記述データを基に、順序回路を自動合成する過程
で、その回路の制御論理を有限状態機械（ＦＳＭ）とし
て実現する順序回路合成部を備えた。

【００２３】そして、前記順序回路合成部には、動作記
述データを基に多段論理の形で表現された状態遷移情報
を生成する状態遷移情報生成手段と、生成された状態遷
移情報を基に、各状態に対して１個ずつＦＦ（フリップ
フロップ回路）を割当てる処理を行うことで、状態数分
のＦＦ、及び多段論理回路からなる初期回路を生成する
初期回路生成手段と、生成された初期回路を対象とし
て、ＦＦ間の関係を調べ、合体（マージ）するＦＦのペ
アを決定するペア決定手段と、決定したＦＦのペアに対
し、付加回路を加えて論理の簡単化を行うことでＦＦの
合体を行うＦＦ合体手段と、合体した結果の回路につい
て評価を行う評価手段を備えた。

【００２４】

【作用】前記構成に基づく本発明の作用を、図１に基づ
いて説明する。ＣＡＤ装置の順序回路合成部では、外部
からハードウェアの動作記述データを入力すると、その
動作記述データを基に順序回路を自動合成する。前記順
序回路合成部では、この順序回路の自動合成過程におい
て、その回路の制御論理を有限状態機械（ＦＳＭ）とし
て実現する。

【００２５】順序回路合成部では、先ず、前記動作記述
データを２段論理に展開することなく、多段論理のまま
扱うことで、多段論理の形で表現された状態遷移情報を
生成する。

【００２６】次に、生成した状態遷移情報を基に、各状
態に対して１個ずつＦＦ（フリップフロップ回路）を割
当てる、ワンホットエンコーディング（one-hot encodi
ng）処理を行うことにより、状態数分のＦＦ、及び多段
論理回路からなる初期回路を生成する。

【００２７】続いて、順序回路合成部では、前記ＦＦ間
の関係を調べて、合体するＦＦのペアを決定し、付加回
路（１個のＦＦ）を加えて論理の簡単化を行うことでＦ
Ｆの合体（マージ）を行う。

【００２８】例えば、８つの状態ｓ１、ｓ２、ｓ３・・
・ｓ８に対して１個ずつのＦＦが割当てられる。次に、
前記８つの状態が、（ｓ１、ｓ２、ｓ３、ｓ４）のグル
ープ１と、（ｓ５、ｓ６、ｓ７、ｓ８）のグループ２と
の２つのグループに分割（１回分割）される。

【００２９】この場合、ｓ１−ｓ５、ｓ２−ｓ６、ｓ３
−ｓ７、ｓ４−ｓ８がそれぞれペアとして対応づけられ
たとすると、前記各ペアに対して、１個ずつのＦＦが割
当てられ、各ＦＦがどちらのグループのものかを判定す
るために、新たに１個のＦＦ（ｆ０１）が導入される。
この状態でＦＦ数は、（８／２）＋１＝５で、５個にな
る。

【００３０】前記のようにして合体した結果の回路につ
いて評価を行い、ＦＦ数を更に減らす必要がある場合に
は、前記ＦＦのペア決定と、ＦＦの合体（マージ）を繰
り返して行うことで、ＦＦ数を段階的に、最小数まで減
らす。

【００３１】以上のようにして、動作記述に現れた状態
遷移の多段論理を２段論理に落とすことなく、多段論理
のままで扱う。そして、ＦＦ２個を１個に合成する処理
を繰り返すことにより、最終的に、最小数のＦＦによる
状態割当てが実現できる。また、論理の爆発を防止し、
効率良く状態割当てが実現できる。

【００３２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は、本発明の実施例を示した図であ
り、図２〜図６中、２はＣＡＤ装置本体、３は表示装
置、４は入力装置、５、６はディスク装置、７はＣＰＵ
（ＣＰＵ：Central Processing Unit ）、８はＲＡＭ
（Random Access Memory）、９はバッファメモリ、１０
はレジスタを示す。また、以下の説明では、フリップフ
ロップ回路をＦＦと記す。

【００３３】§１：ＣＡＤ装置（又はＣＡＤシステム）
の説明・・・図２参照 図２は実施例の装置構成図である。以下、図２に基づい
て、実施例のＣＡＤ装置を説明する。

【００３４】このＣＡＤ装置（又はＣＡＤシステム）
は、ＣＡＤ装置本体２、表示装置３、入力装置４、ディ
スク装置５、６等で構成されている。そして、ＣＡＤ装
置本体２には、ＣＰＵ７、ＲＡＭ８、バッファメモリ
９、レジスタ１０等が設けてある。前記各部は次の通り
である。

【００３５】(1) ：表示装置３は、ＣＡＤ装置本体２か
ら出力されたデータを表示するものである。 (2) ：入力装置４は、ＣＡＤ装置本体２に対して、デー
タを入力したり、各種の指示を与えたりする場合に使用
する装置であり、キーボード、マウス、タブレット等で
構成されている。

【００３６】(3) ：ディスク装置５は、設計データ（動
作記述データ等）、プログラム（ＣＰＵ７が実行するプ
ログラム）等を格納しておく外部記憶装置である。な
お、このディスク装置としては、磁気ディスク装置、光
磁気ディスク装置等が使用される。

【００３７】(4) ：ディスク装置６は、処理結果のデー
タ（合成した結果の順序回路データ等）を格納するため
の外部記憶装置である。なお、このディスク装置として
は、磁気ディスク装置、光磁気ディスク装置等が使用さ
れる。

【００３８】(5) ：ＣＰＵ７は、ＣＡＤ装置本体内の各
種制御、或いは各種処理を行うものである。また、ＣＰ
Ｕ７は、ＲＡＭ８、バッファメモリ９、レジスタ１０、
ディスク装置５、６等へのアクセスも行う。

【００３９】なお、電源投入時には、ＣＰＵ７は、ディ
スク装置５に格納されている設計データ、及びプログラ
ムを読み出して、ＲＡＭ８へ転送する。以降、ＣＰＵ７
はＲＡＭ８にアクセスして制御、或いは処理を行う。

【００４０】(6) ：ＲＡＭ８は、ディスク装置５から読
み出した設計データ（動作記述データ等）や、プログラ
ムを格納したり、ＣＰＵ７がワーク用として使用するメ
モリである。

【００４１】(7) ：バッファメモリ９は、例えば、設計
処理を行う際、ＣＰＵ７がワーク用として使用するもの
である。 (8) ：レジスタ１０は、例えば、設計処理を行う際、Ｃ
ＰＵ７がワーク用として使用するものである。

【００４２】なお、前記ディスク装置５、６の代わり
に、磁気テープ装置等の外部記憶装置を使用することも
可能である。 §２：ＣＡＤ装置における順序回路合成処理の基本的な
説明 図２に示したＣＡＤ装置では、ＣＰＵ７が実行するプロ
グラム（順序回路合成用のプログラム等）、及び設計デ
ータ（動作記述データ等）を、予め作成してディスク装
置５に格納しておく。

【００４３】そして、ＣＡＤ装置のＣＰＵ７は、電源投
入時に、ディスク装置５に格納されているプログラム
（順序回路合成用のプログラム）と、設計データ（動作
記述データ等）を読み出して、ＲＡＭ８へ転送する。以
降、ＣＰＵ７では、ＲＡＭ８の設計データ（動作記述デ
ータ等）を使用し、前記プログラムを実行することによ
り、順序回路の合成を行う。

【００４４】この場合、ＣＰＵ７では、前記動作記述デ
ータを基に順序回路を自動合成するが、この順序回路の
自動合成過程において、その回路の制御論理を有限状態
機械（ＦＳＭ）として実現する。

【００４５】ＣＰＵ７では、前記動作記述データに現れ
る状態遷移の論理を、２段論理式に落とすことなく、多
段論理のまま扱って状態割当てを行うが、この場合、順
序回路合成の手法として、ワンホットエンコーディング
（one-hot encoding）から始める２分割法を使用する。

【００４６】この２分割法は、状態数をｎ_s とすると、
先ず、各々の状態に、１個ずつのＦＦ（フリップフロッ
プ回路）を割当て、ｎ_s 個のＦＦと多段論理からなる初
期回路を生成する。

【００４７】次に、全体を２分割し、

【００４８】

【数１】

【００４９】（ｎ_S ／２より大きい最小の整数）個のＦ
Ｆからなるグループを２つ作り、それぞれのグループか
ら、１個ずつＦＦ対応させる。すなわち、

【００５０】

【数２】

【００５１】（ｎ_S ／２より大きい最小の整数）個のＦ
Ｆのペアを決める。そして、そのペアをマージ（merge
：合体）し、１つのＦＦを対応させ、そのＦＦの出力
がどちらのグループのＦＦを表すのかを示すために、新
たに１個のＦＦを加える。この１回の分割によって、Ｆ
Ｆの個数は、

【００５２】

【数３】

【００５３】個になる。この操作を繰り返せば、ＦＦの
個数は最小数

【００５４】

【数４】

【００５５】（ｌｏｇ₂ ｎ_s より大きい最小の整数）に
まで減少させることができる。前記処理では、先ず、動
作記述から状態遷移情報の生成を行う。この場合、入力
として与えられた動作記述を基に、多段論理の形で表現
された状態遷移情報を生成する。これは、次の表２に示
したような、各状態での出力信号や、次状態を表現する
ものである。

【００５６】 なお、前記表２において、各条件の項に記載したｃｎｄ
１、ｃｎｄ２・・・等は任意の論理式である。この過程
は、動作記述を表現するハードウェア記述言語の種類や
レベルによって、必要となる処理が異なってくる。

【００５７】アルゴリズムレベルでの動作記述の場合
は、いわゆる高位レベル合成の処理を行う必要がある。
また、前記各状態毎に、動作を記述したレジスタ転送レ
ベルの記述が入力できれば、略直接的に、動作記述から
前記表２への変換ができる。この過程は、状態割当て手
法の前処理段階として、別途行うものとする。

【００５８】前記のようにして、動作記述から、状態遷
移情報を生成した後、ワンホットエンコーディング（on
e-hot encoding）による初期回路の生成を行う。この処
理では、各状態（ｓ０、ｓ１・・・）に対して、１個ず
つＦＦを割当てる。

【００５９】これによって、状態数が、ｎ_s であるとす
ると、ｎ_s 個のＦＦと多段論理回路からなる初期回路が
生成される。続いて、マージ（合体）するＦＦのペアを
決定する。この処理では、ＦＦのマージの仕方によっ
て、マージ後に簡単化を行なった結果の論理の大きさは
影響される。マージして簡単化を行なった時に、論理が
小さくなるようなペアを求めるために、ＦＦ間の関係を
調べ、マージするペアを決定する。

【００６０】その後、ＦＦのマージと論理の簡単化を行
う。この処理では、ＦＦをマージするために必要な付加
回路を加えて、論理の簡単化を行う。最後に、回路の評
価を行う。この処理では、前記の処理結果の回路を評価
し、ＦＦ数を更に減らす必要があれば、再び前記２分割
法による２分割処理を繰り返す。

【００６１】前記のように、ワンホットエンコーディン
グ（one-hot encoding）を行った場合、「各ＦＦの出力
は同時に１にはならず、どれか１つだけ１になる」とい
う性質があるため、「２分割してペアを作り、それらを
マージして１つのＦＦで区別する」ということができ
る。

【００６２】この性質は、２分割してマージした結果に
対しても保持される。すなわち、「ペアを区別するため
のＦＦを除いたＦＦの出力は、同時には１にならない」
という性質を持つ。

【００６３】従って、２分割の結果に対して、また２分
割、マージを行うことができる。このように、前記の方
法では、最終的にＦＦ数最小にまで到達できること、及
びＦＦの部分と組み合わせ回路部分の大きさのトレード
オフを考慮することも可能である。

【００６４】§３：フローチャートに基づく実施例の処
理説明・・・図３、図４参照 図３は実施例の処理フローチャートである。また、図４
は実施例の処理説明図であり、Ａ図は動作記述例、Ｂ図
は状態遷移に関する情報例、Ｃ図は初期回路例である。
以下、図３、図４に基づいて、実施例の処理を説明す
る。

【００６５】なお、以下の処理は、ＣＰＵ７が、ＲＡＭ
８に格納されている設計データ（動作記述データ）を使
用し、ＲＡＭ８に格納されているプログラムを実行する
ことで行う処理であり、Ｓ１１〜Ｓ１９は各処理ステッ
プを示す。

【００６６】先ず、ＣＰＵ７は、ＲＡＭ８から動作記述
のデータを読み出し（Ｓ１１）、その動作記述データか
ら状態遷移に関する情報（状態遷移情報）の生成を行う
（Ｓ１２）。この場合、２段論理式に落とすことなく、
多段論理のまま扱い、多段論理の形で表現された状態遷
移に関する情報を生成する（Ｓ１３）。

【００６７】前記動作記述は、例えば、図４のＡ図に示
したように、「ｓ１：ｃｎｄ：＝ａ＆（ｂ｜ｃ＆ｄ）；
ｉｆ（ｃｎｄ＆ｉｎｌ）ｔｈｅｎ ｇｏｔｏ ｓ２ ｅ
ｌｓｅ（ｉｆ・・・」のような記述となっている。前記
動作記述において、ｓ１は状態名（現状態）、ｃｎｄは
中間変数、ａ、ｂ、ｃ、ｄ、ｉｎ１は外部入力、ｓ２は
状態名（次状態）を示す。

【００６８】また、前記状態遷移に関する情報は、例え
ば、図４のＢ図に示したように、現状態がｓ１、条件が
（ａ＆（ｂ｜ｃ＆ｄ）＆ｉｎｌ、次状態がｓ２のような
情報である。この情報では、ｓ１の状態で、（ａ＆（ｂ
｜ｃ＆ｄ）＆ｉｎｌの条件を満たせば、ｓ２の状態に遷
移することを表している。

【００６９】ＣＰＵ７では、前記のようにして生成した
状態遷移に関する情報（状態遷移情報）を基に、ワンホ
ットエンコーディング（one-hot encoding）処理を実行
（Ｓ１４）して、状態変数分のＦＦと、多段論理回路か
らなる初期回路の生成を行う（Ｓ１５）。

【００７０】このワンホットエンコーディング処理で
は、各状態に対して、１個ずつＦＦを割当てる。これに
よって、状態数が、ｎ_s であるとすると、ｎ_s 個のＦＦ
と、多段論理回路からなる初期回路が生成される。

【００７１】前記初期回路は、例えば、図４のＣ図に示
したようになる。前記初期回路では、次状態ｎｓ＿１か
らｎｓ＿ｎに対してそれぞれ１個ずつのＦＦ（ｆｆ１〜
ｆｆｎ）が対応し、前記各ＦＦ（ｆｆ１〜ｆｆｎ）の出
力が、次の時刻の現状態ｃｓ＿１〜ｃｓ＿ｎとなる。

【００７２】次に、ＣＰＵ７は、マージ（合成）するＦ
Ｆのペアを決定する（Ｓ１６）。その後、ＦＦのマージ
と論理の簡単化を行う（Ｓ１７）。この処理では、ＦＦ
をマージするために必要な付加回路を加えて、論理の簡
単化を行う。

【００７３】その後、簡単化された回路を対象として
（Ｓ１８）、回路の評価を行う（Ｓ１９）。そして、分
割の継続が必要か否かを判断し、分割の必要があれば、
前記Ｓ１６の処理に戻って、処理を繰り返す。このよう
にして、分割の継続が必要で無くなれば、処理を終了す
る。

【００７４】§４：具体例による２分割法の処理説明・
・・図５、図６参照 図５は２分割法の説明図１、図６は２分割法の説明図２
である。以下、図５、図６に基づき、状態数８の例につ
いて、２分割法によるＦＦマージの処理を説明する。な
お、この処理もＣＰＵ７が実行する処理である。

【００７５】先ず、図５のＡ図に示したように、８つの
状態ｓ１、ｓ２、ｓ３・・・ｓ８に対して１個ずつのＦ
Ｆが割当てられる。次に、図５のＢ図に示したように、
前記８つの状態が、（ｓ１、ｓ２、ｓ３、ｓ４）のグル
ープと、（ｓ５、ｓ６、ｓ７、ｓ８）のグループとの２
つのグループに分割（１回分割）される。

【００７６】この場合、ｓ１−ｓ５、ｓ２−ｓ６、ｓ３
−ｓ７、ｓ４−ｓ８がそれぞれペアとして対応づけられ
たとすると、前記各ペアに対して、１個ずつのＦＦが割
当てられ、各ＦＦがどちらのグループのものかを判定す
るために、新たに１個のＦＦ（ｆ０１）が導入される。
この状態でＦＦ数は、（８／２）＋１＝５で、５個にな
る。

【００７７】次に、前記４個のＦＦを、図６に示したよ
うに、｛（ｓ１−ｓ５），（ｓ２−ｓ６）｝と、｛（ｓ
３−ｓ７），（ｓ４−ｓ８）｝の２つのグループに分割
（２回分割）する。

【００７８】そして、（ｓ１−ｓ５）−（ｓ３−ｓ
７），（ｓ２−ｓ６）−（ｓ４−ｓ８）をペアとして対
応づけたとすると、グループ内の要素が半分（４／２＝
２）になり、ペアを区別するためのＦＦが１個加わり、
ＦＦ数は、合計１＋１＋｛（８／２）／２｝＝４で、４
個になる。

【００７９】この場合、例えば、状態ｓ１は、ｆ０１、
ｆ０２、ｆ１が００１である場合に対応している。実際
には、この時点でグループ内のＦＦは２個で、かつ同時
には１にならないため、１個のＦＦにすることができ、
結果的には、ｌｏｇ₂ ８＝３で、３個にすることができ
る。以降、同様にして分割処理を繰り返す。

【００８０】§５：グループ分け等の説明 前記具体例で説明したように、本実施例では、状態集合
Ｓを、２つのグループＳ₁ 、Ｓ₂ に分割し、その２つの
状態ペア（ｓi ，ｓj ）、ｓi ∈Ｓ₁ 、ｓj ∈Ｓ₂ に１
つのＦＦ（＋分割用のＦＦ）を対応させることになる。
グループの分け方、及び１つのＦＦに対応させる状態ペ
アの組み方が結果に影響を与える。

【００８１】従って、前記処理を実行するためには、何
を基準にグループ分けを行い、状態（ＦＦ）ペアを作る
かを決定する必要がある。これには、例えば、通常の状
態割当てを行うような、状態間の重みを利用しても良
い。状態の重みは、状態間の近さの度合い（affinity)
を表すもので、共通部分の大きい状態ペア（例えば、同
じ状態から遷移してくるもの、同じ状態に遷移するも
の、共通部分の多いもの）を近いコードに割当てること
によって、多段論理の簡単化において共通部分式を括り
出した時の効果（リテラル数の減少）が大きくなるとい
うものである。

【００８２】１回のマージによりペアにされた状態は、
最初に導入されたＦＦで区別される以外は、それ以後区
別されない。つまり、最終的なコードとして見た場合、
１ビットのみ値が異なり（０か１）、後のビットは同じ
値となる。

【００８３】例えば、図５、図６に示したｓ１、ｓ５の
コードは、００１、１０１であり、最初のビットだけ値
が異なる。すなわち、結果的に近いコードが割当てられ
る。従って、分割の対象としている回路の各ＦＦの入力
となる論理を調べて、その状態の重みを計算し、それに
基づいて、重みの大きい状態ペアを最初にマージしてい
く。

【００８４】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：動作記述に現れた多段論理を、２段論理に展開す
ることなく、段階的にＦＦのマージを繰り返すことによ
り、ＦＦと組み合わせ論理回路部分を合わせた全体のサ
イズを小さくすることができる。

【００８５】また、ＦＦ２個を１個にマージ（合体）す
る処理を繰り返すことにより、最終的に最小数のＦＦに
よる状態割当てを実現することができる。 (2) ：２段論理に展開すると論理が爆発するような回路
でも、容易に扱うことが可能である。また、ＦＦと組み
合わせ論理のトレードオフを考慮しながら、ＦＦ数を段
階的に減らすことができる。

【００８６】(3) ：動作記述に現れた多段論理を、２段
論理に展開することなく、多段論理のまま処理するの
で、処理の無駄がなく、効率良く処理を行うことができ
る。また、処理量も少なくなり処理の高速化が可能であ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例の装置構成図である。

【図３】実施例の処理フローチャートである。

【図４】実施例の処理説明図である。

【図５】実施例における２分割法の説明図１である。

【図６】実施例における２分割法の説明図２である。

【符号の説明】

２ ＣＡＤ装置本体 ３ 表示装置 ４ 入力装置 ５、６ ディスク装置 ７ ＣＰＵ ８ ＲＡＭ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ハードウェアの動作記述データを入力
   し、 前記動作記述データを基に、順序回路を自動合成する過
   程で、その回路の制御論理を有限状態機械（ＦＳＭ）と
   して実現する順序回路合成部を備えたＣＡＤ装置であっ
   て、 前記順序回路合成部には、 前記動作記述データを基に、多段論理の形で表現された
   状態遷移情報を生成する状態遷移情報生成手段と、 前記状態遷移情報生成手段で生成された状態遷移情報を
   基に、各状態に対して、１個ずつＦＦ（フリップフロッ
   プ回路）を割当てる処理を行うことで、前記状態数分の
   ＦＦ（フリップフロップ回路）、及び多段論理回路から
   なる初期回路を生成する初期回路生成手段と、 前記初期回路生成手段で生成された初期回路を対象とし
   て、ＦＦ間の関係を調べ、合体（マージ）するＦＦ（フ
   リップフロップ回路）のペアを決定するペア決定手段
   と、 前記ペア決定手段で決定したＦＦのペアに対し、付加回
   路を加えて論理の簡単化を行うことでＦＦ（フリップフ
   ロップ回路）の合体を行うＦＦ合体手段と、 前記ＦＦ合体手段で合体した結果の回路について評価
   し、ＦＦ数を更に減らす必要があるか否かの判断を行う
   評価手段を備えていることを特徴としたＣＡＤ装置。
2. 【請求項２】 前記状態遷移情報生成手段は、 前記動作記述データに現れた状態遷移の多段論理を、２
   段論理に展開することなく、多段のまま扱うことで、前
   記状態遷移情報の生成を行う状態遷移情報生成手段であ
   ることを特徴とした請求項１記載のＣＡＤ装置。
3. 【請求項３】 前記ペア決定手段は、 前記初期回路のＦＦ（フリップフロップ回路）全体を２
   分割して、２つのグループに分け、それぞれのグループ
   から１個ずつのＦＦを対応させることで、ＦＦのペアを
   決定するペア決定手段であり、 前記ＦＦ合体手段は、 前記決定したＦＦのペアを１つのＦＦに対応させると共
   に、前記ＦＦの出力がどちらのグループのＦＦを表すの
   かを示すために、新たに１個のＦＦを付加回路として加
   えることで、ＦＦの合体を行うＦＦ合体手段であること
   を特徴とした請求項１記載のＣＡＤ装置。
4. 【請求項４】 前記ペア決定手段、及びＦＦ合体手段
   は、 前記評価手段で、ＦＦ数を更に減らす必要があると判断
   した際、 合体（マージ）した結果の回路に対し、更に、ＦＦのペ
   ア決定、及びＦＦの合体を繰り返して行うことで、ＦＦ
   数を段階的に、最小数まで減らすペア決定手段、及びＦ
   Ｆ合体手段であることを特徴とした請求項１記載のＣＡ
   Ｄ装置。
5. 【請求項５】 ハードウェアの動作記述データを入力
   し、前記動作記述データを基に順序回路を自動合成する
   過程で、その回路の制御論理を有限状態機械（ＦＳＭ）
   として実現するＣＡＤ装置による順序回路合成方法であ
   って、 前記動作記述データを、２段論理に展開することなく、
   多段論理のまま扱うことで、多段論理の形で表現された
   状態遷移情報を生成し、 前記状態遷移情報を基に、各状態に対して１個ずつＦＦ
   （フリップフロップ回路）を割当てる、ワンホットエン
   コーディング処理を行うことで、前記状態数分のＦＦ
   （フリップフロップ回路）、及び多段論理回路からなる
   初期回路を生成した後、 前記ＦＦ間の関係を調べて、合体するＦＦのペアを決定
   し、付加回路を加えて論理の簡単化を行うことでＦＦ
   （フリップフロップ回路）の合体を行い、 更に、合体した結果の回路について評価を行い、ＦＦ数
   を更に減らす必要がある場合には、前記ＦＦのペア決定
   と、ＦＦの合体を繰り返して行うことで、ＦＦ数を段階
   的に、最小数まで減らすことにより、順序回路を合成す
   ることを特徴としたＣＡＤ装置による順序回路合成方
   法。