JPH0731626Y2 - Initial state setting device - Google Patents
Initial state setting deviceInfo
- Publication number
- JPH0731626Y2 JPH0731626Y2 JP1984110622U JP11062284U JPH0731626Y2 JP H0731626 Y2 JPH0731626 Y2 JP H0731626Y2 JP 1984110622 U JP1984110622 U JP 1984110622U JP 11062284 U JP11062284 U JP 11062284U JP H0731626 Y2 JPH0731626 Y2 JP H0731626Y2
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- JP
- Japan
- Prior art keywords
- initial state
- state setting
- circuit
- mosfet
- power supply
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 （イ） 産業上の利用分野 本考案は電源の投入時に機器を一定の状態に設定する初
期状態設定装置に関するもので、デジタルIC、LSIに利
用されるものである。[Detailed Description of the Invention] (a) Field of Industrial Application The present invention relates to an initial state setting device for setting a device to a certain state when power is turned on, and is used for digital ICs and LSIs.
（ロ） 従来の技術 第７図は実公昭57-52981号公報に示されている状態の回
路構成図、第８図は各部の波形図である。図中、ＮはＮ
チャンネルMOSFET、ＰはＰチャンネルMOSFETを示し、
R1,R2は抵抗、ACLは初期状態設定信号（オートクリア信
号）を示し、更にＡ、Ｂ、Ｃは第８図の同符号において
波形を示す点を示している。本装置では信号RSが“L"に
なることによってリセット（あるいはセット）信号（AC
L）が“H"から“L"となる。この方式の欠点は信号RSを
作る回路が必要になることである。つまり、IC内のフリ
ップフロップ、ラッチ、シフトレジスタ等がすべてリセ
ット（あるいはセット）（以下単にリセットという）さ
れたということを検出しなければならない。そのために
はIC内でリセットするために最も時間のかかるものと同
じ回路を余分に作る必要がある。従って、集積度の問題
から非常に不利であり、どういう回路から信号RSを得る
かを慎重に検討を行わなければリセットされないフリッ
プフロップ、ラッチ、シフトレジスタ等がでてきて回路
の誤動作をひき起こす原因になる。(B) Prior Art FIG. 7 is a circuit configuration diagram in the state shown in Japanese Utility Model Publication No. 57-52981, and FIG. 8 is a waveform diagram of each part. In the figure, N is N
Channel MOSFET, P indicates P channel MOSFET,
R 1 and R 2 are resistors, ACL is an initial state setting signal (auto clear signal), and A, B and C are points showing waveforms with the same reference numerals in FIG. Reset by becoming signal R S is "L" in the device (or set) signal (AC
L) changes from "H" to "L". The disadvantage of this scheme is that it requires a circuit to produce the signal R S. That is, it must be detected that all flip-flops, latches, shift registers, etc. in the IC have been reset (or set) (hereinafter simply referred to as reset). To do so, it is necessary to make an extra circuit that is the most time-consuming to reset in the IC. Therefore, it is very disadvantageous due to the problem of the degree of integration, and flip-flops, latches, shift registers, etc., which cannot be reset unless careful consideration is given to what kind of circuit the signal R S is obtained from, causing a malfunction of the circuit. Cause.
以上のような欠点を改善するために、第９図のように、
帰還ループのないものつまりリセットされたという信号
をフィードバックしない回路を考案した。しかしなが
ら、本回路は第10図の波形図に示すように、リセット信
号ACLはVtN＋｜VtP｜（以下これを第１基準電圧とい
う）を越えると、“L"になってしまう。（尚、VtN，VtP
はそれぞれN,P各チャンネルMOSFETのスレッシュホール
ド電圧である。）フリップフロップ、ラッチ、シフトレ
ジスタをリセットするのはVDDが第１基準電圧になるま
でである。従って、電源電圧がこの電圧でフリップフロ
ップ等のリセットしようとしている回路が動作しなけれ
ばリセットできないことになる。また、第11図に示した
ようなフリップフロップ回路の場合、クロックが入力さ
れないとフリップフロップはリセットされない。従っ
て、発振用アンプが第１基準電圧で動作しなければこの
ようなフリップフロップはリセットできないことにな
る。従って第１基準電圧で発振用アンプが動作しなけれ
ばならないが、電源電圧が低いと動作スピードが低いた
め発振しないというような状況が発生しやすい。In order to improve the above drawbacks, as shown in FIG.
I devised a circuit without a feedback loop, that is, a circuit that does not feed back the signal that it has been reset. However, in the present circuit, as shown in the waveform diagram of FIG. 10, when the reset signal ACL exceeds V tN + | V tP | (hereinafter referred to as the first reference voltage), it becomes “L”. (Note that V tN , V tP
Is the threshold voltage of each N and P channel MOSFET. The reset of the flip-flop, latch and shift register is until V DD becomes the first reference voltage. Therefore, if the circuit to be reset such as a flip-flop does not operate with the power supply voltage at this voltage, it cannot be reset. Also, in the case of the flip-flop circuit as shown in FIG. 11, the flip-flop is not reset unless the clock is input. Therefore, such a flip-flop cannot be reset unless the oscillation amplifier operates at the first reference voltage. Therefore, the oscillating amplifier must operate at the first reference voltage. However, if the power supply voltage is low, the operating speed is low, and the oscillation does not easily occur.
また第９図に示す回路では製造上のバラツキ、温度変動
によりVtN，VtPが変動するため上記のような問題が発生
しやすい。しかも、抵抗（R1），（R2）をトランジスタ
に置きかえると、さらに変動が大きくなり上記の問題は
非常に起こりやすくなる。Further, in the circuit shown in FIG. 9, V tN and V tP fluctuate due to manufacturing variations and temperature fluctuations, so the above-mentioned problems are likely to occur. Moreover, if the resistors (R 1 ) and (R 2 ) are replaced by transistors, the fluctuations will be further increased and the above problems will be very likely to occur.
（ハ） 考案が解決しようとする問題点 従来回路では上述のように電源電圧が上記第１基準電圧
に達した時点で初期設定を行なうようにしているので、
上述の如く、初期設定の必要な全ての回路に初期設定を
施こすことができないというおそれがあった。本考案は
この問題点を解消するため、電源電圧が上記第１基準電
圧よりも高い所定電圧に達したときに初期状態設定信号
を出力する初期状態設定装置を提供しようとするもので
ある。(C) Problems to be solved by the invention In the conventional circuit, the initial setting is performed when the power supply voltage reaches the first reference voltage as described above.
As described above, there is a fear that the initial setting cannot be applied to all the circuits that require the initial setting. In order to solve this problem, the present invention provides an initial state setting device that outputs an initial state setting signal when the power supply voltage reaches a predetermined voltage higher than the first reference voltage.
（ニ） 問題点を解決するための手段 本考案は第１のMOSFETと第２のMOSFETのスレッシュホー
ルド電圧とダイオードの順方向電圧との和と電源電圧と
を比較し、更に必要に応じてその比較出力信号を遅延回
路で遅延してなる信号を初期状態設定信号とすることを
特徴とするものである。(D) Means for Solving the Problems The present invention compares the sum of the threshold voltage of the first MOSFET and the second MOSFET and the forward voltage of the diode with the power supply voltage, and if necessary, It is characterized in that a signal obtained by delaying the comparison output signal by a delay circuit is used as an initial state setting signal.
（ホ） 作用 本考案は第１（Ｐチャンネル）のMOSFETと第２（Ｎチャ
ンネル）のMOSFETのスレッシュホールド電圧とダイオー
ドの順方向電圧との和と電源電圧を比較して初期状態設
定信号を得るもので、電源電圧の波形のレベルのみを検
出することができ、いかなる電源電圧波形でも安定に初
期状態を設定することができる。(E) Function The present invention obtains the initial state setting signal by comparing the sum of the threshold voltage of the first (P-channel) MOSFET and the second (N-channel) MOSFET and the forward voltage of the diode with the power supply voltage. Therefore, only the level of the waveform of the power supply voltage can be detected, and the initial state can be set stably for any power supply voltage waveform.
（ヘ） 実施例 第１図は本考案の１実施例を示している。図において、
（１）は正の電源電圧VDDが付与される端子、（２）は
第１抵抗、（３）は順方向接続されたダイオード、
（４）はこのダイオードのカソードにゲート（4g）及び
ドレイン（4d）が接続されソース（4s）がアート（５）
に接続されているＮチャンネルMOSFET（第１のMOSFE
T）、（６）はゲート（6g）が第１抵抗（２）とダイオ
ード（３）の接続点Ａに接続され、ソース（6s）が電源
電圧VDDにドレイン（6d）が第２抵抗（７）を介してア
ース（５）に接続されているＰチャンネルMOSFET（第２
のMOSFET）、（８）は第３抵抗（９）及びコンデンサ
（10）と共に構成される遅延回路で、第２図に示す如く
点Ｂの信号波形（Ｂ）を点Ｃの信号波形（Ｃ）の如く整
形する。（11）はＰチャンネルMOSFET（12）とＮチャン
ネルMOSFET（13）とで構成されるCMOS回路で、その出力
端子（14）に初期状態設定信号を出力するようにしてい
る。(F) Embodiment FIG. 1 shows one embodiment of the present invention. In the figure,
(1) is a terminal to which a positive power supply voltage V DD is applied, (2) is a first resistor, (3) is a diode connected in the forward direction,
In (4), the gate (4g) and drain (4d) are connected to the cathode of this diode, and the source (4s) is art (5).
N-channel MOSFET (first MOSFE connected to
The gates (6g) of T) and (6) are connected to the connection point A of the first resistor (2) and the diode (3), the source (6s) is the power supply voltage V DD, and the drain (6d) is the second resistor (6d). P-channel MOSFET (2nd) connected to ground (5) via 7)
MOSFETs, and (8) are delay circuits composed of a third resistor (9) and a capacitor (10). As shown in FIG. 2, the signal waveform at point B is the signal waveform at point C (C). Shaped like. Reference numeral (11) is a CMOS circuit composed of a P-channel MOSFET (12) and an N-channel MOSFET (13), and an initial state setting signal is output to its output terminal (14).
この回路において、電源電圧VDDがダイオード（３）の
順方向電圧VFと第１のMOSFET（４）のスレッシュホール
ド電圧VtNとの和よりも低い場合には第１のMOSFET
（４）はオフ状態である。従って、第２のMOSFET（６）
のゲート電圧は電源電圧VDDと同電位であり、このFET
（６）はオフ状態であり、CMOS回路（11）のゲート電位
はアースとなっている。In this circuit, when the power supply voltage V DD is lower than the sum of the forward voltage V F of the diode (3) and the threshold voltage V tN of the first MOSFET (4), the first MOSFET
(4) is off. Therefore, the second MOSFET (6)
The gate voltage of this FET is the same potential as the power supply voltage V DD.
(6) is in the off state, and the gate potential of the CMOS circuit (11) is ground.
次に、電源電圧VDDがVF＋VtNより高くなると第１のFET
（４）がオンし、第２のFET（６）のゲート電位はソー
ス電位と異なる。第２のFET（６）のゲート電位は電源
電圧がVF＋VtNより高くなるとほぼ一定の電位になる。
第２のFET（６）のゲートソース間の電圧が第２のFET
（６）のスレッシュホールド電圧Vtpより大きくなると
第２のFET（６）はオンし、CMOS回路（11）のゲート電
位は遅延回路（８）による所定の遅延時間後に電源電圧
と同電位となる。VDDと各部Ａ、Ｂ、Ｃの電位波形は第
２図に示す通りである。Next, when the power supply voltage V DD becomes higher than V F + V tN , the first FET
(4) is turned on, and the gate potential of the second FET (6) is different from the source potential. The gate potential of the second FET (6) becomes almost constant when the power supply voltage becomes higher than V F + V tN .
The voltage between the gate and source of the second FET (6) is the second FET.
When it becomes larger than the threshold voltage V tp of (6), the second FET (6) is turned on, and the gate potential of the CMOS circuit (11) becomes the same potential as the power supply voltage after a predetermined delay time by the delay circuit (8). . The potential waveforms of V DD and each part A, B, C are as shown in FIG.
第３図、第４図はそれぞれ本考案装置の異なる実施例を
示すものである。何れも、第１、第２、第３抵抗（２）
（７）をMOSFET（15）（16）（17）で置き換えたもので
あり、また第４図はさらにマージンをかせぐために第１
抵抗（２）をMOSFETで構成された抵抗（15a）（15b）で
分割したものである。第５図、第６図は更に本考案装置
の他の実施例の回路構成図と波形説明図を示し、これは
遅延回路（８）による波形整形をせず比較出力信号を直
接CMOS回路（11）に付与するようにしたものである。3 and 4 show different embodiments of the device of the present invention. Any of the first, second and third resistors (2)
(7) is replaced with MOSFETs (15), (16) and (17), and Fig. 4 shows the first to further increase the margin.
The resistor (2) is divided by resistors (15a) and (15b) composed of MOSFETs. 5 and 6 are a circuit configuration diagram and a waveform explanatory diagram of another embodiment of the device of the present invention, in which the comparison output signal is directly subjected to the CMOS circuit (11) without the waveform shaping by the delay circuit (8). ).
（ト） 考案の効果 本考案は第１、第２のMOSFETのスレッシュホールド電圧
とダイオードの順方向電圧の和と電源電圧を比較してこ
の比較信号を遅延回路で遅らせ波形を整形して初期状態
設定信号としているので、電源電圧の波形のレベルのみ
を検出することができ、いかなる電源電圧波形でも安定
に初期状態を設定することができる。またダイオードの
順方向電圧を利用しているので上記第１基準電圧よりマ
ージンがあるので発振回路等特殊回路が動作する電源電
圧で動作することができる。さらに、帰還ループがない
ため回路が簡単である。(G) Effect of the present invention The present invention compares the sum of the threshold voltage of the first and second MOSFETs and the forward voltage of the diode with the power supply voltage, delays this comparison signal with a delay circuit, shapes the waveform, and initializes it. Since the setting signal is used, only the level of the power supply voltage waveform can be detected, and the initial state can be set stably for any power supply voltage waveform. Further, since the forward voltage of the diode is used, there is a margin from the first reference voltage, so that it is possible to operate with the power supply voltage for operating the special circuit such as the oscillation circuit. Furthermore, the circuit is simple because there is no feedback loop.
第１図は本考案装置の１実施例の回路構成図、第２図は
第１図中の同符号の波形説明図、第３図、第４図は本考
案装置のそれぞれ他の実施例の回路構成図、第５図、第
６図は本考案装置の更に他の実施例の回路構成図と波形
説明図、第７図は従来装置の回路構成図、第８図は第７
図中の各部の波形図、第９図、第10図は他の従来装置の
回路構成図、第11図は初期状態設定信号の利用されるフ
リップフロップ回路の回路図である。 主な符号の説明 （２）……第１抵抗、（３）……ダイオード、（４）
（６）……第１、第２のMOSFET、（11）……CMOS回路、
（８）……遅延回路。FIG. 1 is a circuit configuration diagram of an embodiment of the device of the present invention, FIG. 2 is a waveform explanatory diagram of the same reference numeral in FIG. 1, and FIGS. 3 and 4 are of other embodiments of the device of the present invention. Circuit configuration diagrams, FIGS. 5 and 6 are circuit configuration diagrams and waveform explanatory diagrams of still another embodiment of the device of the present invention, FIG. 7 is a circuit configuration diagram of a conventional device, and FIG.
Waveform diagrams of respective parts in the figure, FIGS. 9 and 10 are circuit configuration diagrams of other conventional devices, and FIG. 11 is a circuit diagram of a flip-flop circuit in which an initial state setting signal is used. Explanation of main symbols (2) …… First resistor, (3) …… Diode, (4)
(6) ... First and second MOSFETs, (11) ... CMOS circuit,
(8) ... Delay circuit.
Claims (2)
初期状態設定信号を発生する初期状態設定装置におい
て、電源に第１抵抗を介してアノードが接続されたダイ
オードと、このダイオードのカソードにゲート及びドレ
インが接続され、ソースがアースに接続された第１のMO
SFETと、前記ダイオードのアノード側にゲートが接続さ
れ、ドレインが第２抵抗を介してアースに接続されてソ
ースが電源に接続された第２のMOSFETと、この第２のMO
SFETのドレイン側に接続されて上記第２のMOSFETのドレ
イン電位の立ち上がりを遅らせる遅延回路と、この遅延
回路の出力に各ゲートが接続され、電源及びアース間に
一対のMOSFETが直列に接続されたCMOS回路と、を備え、
前記CMOS回路の出力を初期状態設定信号とすることを特
徴とする初期状態設定装置。1. An initial state setting device for generating an initial state setting signal for setting a device to a predetermined state when the power is turned on, and a diode whose anode is connected to a power source through a first resistor and a cathode of this diode. The first MO with the gate and drain connected to and the source connected to ground
An SFET, a second MOSFET having a gate connected to the anode side of the diode, a drain connected to the ground via a second resistor, and a source connected to a power supply, and a second MOSFET.
A delay circuit connected to the drain side of the SFET to delay the rise of the drain potential of the second MOSFET, each gate connected to the output of this delay circuit, and a pair of MOSFETs connected in series between the power supply and ground. With a CMOS circuit,
An initial state setting device, wherein the output of the CMOS circuit is used as an initial state setting signal.
トに一定電位が印加される抵抗用MOSFETで構成で構成さ
れていることを特徴とする実用新案登録請求の範囲第
（１）項記載の初期状態設定装置。2. The utility model registration claim (1), wherein each of the first and second resistors comprises a resistor MOSFET in which a constant potential is applied to its gate. Initial state setting device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984110622U JPH0731626Y2 (en) | 1984-07-20 | 1984-07-20 | Initial state setting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984110622U JPH0731626Y2 (en) | 1984-07-20 | 1984-07-20 | Initial state setting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126326U JPS6126326U (en) | 1986-02-17 |
| JPH0731626Y2 true JPH0731626Y2 (en) | 1995-07-19 |
Family
ID=30669746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984110622U Expired - Lifetime JPH0731626Y2 (en) | 1984-07-20 | 1984-07-20 | Initial state setting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731626Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183125A (en) * | 1981-05-06 | 1982-11-11 | Sanyo Electric Co Ltd | Initializing circuit |
-
1984
- 1984-07-20 JP JP1984110622U patent/JPH0731626Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126326U (en) | 1986-02-17 |
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