JPH07312559A - パリティ演算回路 - Google Patents
パリティ演算回路Info
- Publication number
- JPH07312559A JPH07312559A JP6102532A JP10253294A JPH07312559A JP H07312559 A JPH07312559 A JP H07312559A JP 6102532 A JP6102532 A JP 6102532A JP 10253294 A JP10253294 A JP 10253294A JP H07312559 A JPH07312559 A JP H07312559A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- bit
- parity check
- operation result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】本発明は１論理チャネルが異なるビット長であ
っても、同一回路でしかも簡易な構成でパリティチェッ
クを行うことができるパリティ演算回路を提供すること
を目的とする。 【構成】フレームデータＦＤを１ビット毎にパリティチ
ェックし、この演算結果Ｄ１３を出力する手段１１と、
データＦＤの所定ビット数から成る論理チャネルの最終
ビットの演算結果Ｄ１３を、書込／読出と番地指定とを
行うタイミングデータＤ１４に応じて記憶する手段１３
と、論理チャネルのビット数の設定に応じた条件データ
Ｄ１６を出力し、奇数又は偶数パリティチェック設定に
応じた初期設定値Ｄ１７を出力する手段１４と、データ
Ｄ１６に応じたセレクトデータＤ１９を出力し、データ
Ｄ１４を出力する手段１５と、データＤ１９に応じて演
算結果Ｄ１３、記憶演算結果Ｄ１５及び初期設定値Ｄ１
７の何れかを選択して手段１１へ出力する手段１７とを
具備して構成する。
っても、同一回路でしかも簡易な構成でパリティチェッ
クを行うことができるパリティ演算回路を提供すること
を目的とする。 【構成】フレームデータＦＤを１ビット毎にパリティチ
ェックし、この演算結果Ｄ１３を出力する手段１１と、
データＦＤの所定ビット数から成る論理チャネルの最終
ビットの演算結果Ｄ１３を、書込／読出と番地指定とを
行うタイミングデータＤ１４に応じて記憶する手段１３
と、論理チャネルのビット数の設定に応じた条件データ
Ｄ１６を出力し、奇数又は偶数パリティチェック設定に
応じた初期設定値Ｄ１７を出力する手段１４と、データ
Ｄ１６に応じたセレクトデータＤ１９を出力し、データ
Ｄ１４を出力する手段１５と、データＤ１９に応じて演
算結果Ｄ１３、記憶演算結果Ｄ１５及び初期設定値Ｄ１
７の何れかを選択して手段１１へ出力する手段１７とを
具備して構成する。
Description
【０００１】
【産業上の利用分野】本発明はフレーム構成の伝送信号
のパリティチェックを行うパリティ演算回路に関する。
のパリティチェックを行うパリティ演算回路に関する。
【０００２】このパリティ演算回路によるパリティチェ
ックは、伝送信号の１フレーム単位を対象として偶数又
は奇数方式により行うか、又は１フレームを構成する複
数のタイムスロットの内、複数ビットから成る１タイム
スロット単位を対象としてチェックを行い、それを複数
のフレームから成るマルチフレーム分について偶数又は
奇数方式で行うものである。
ックは、伝送信号の１フレーム単位を対象として偶数又
は奇数方式により行うか、又は１フレームを構成する複
数のタイムスロットの内、複数ビットから成る１タイム
スロット単位を対象としてチェックを行い、それを複数
のフレームから成るマルチフレーム分について偶数又は
奇数方式で行うものである。
【０００３】音声信号等が伝送される加入者系伝送路に
おいては、通常、１タイムスロットをパリティチェック
を行うための１論理チャネルとしているが、システムに
よっては１論理チャネルが、１タイムスロットの定めら
れたビット数に満たないビット数から成っていたり、複
数のタイムスロットから成っていたりする。この場合、
前記した１フレーム単位又は１タイムスロット単位での
パリティ演算回路と異なる複雑な回路を構成しなければ
ならない。
おいては、通常、１タイムスロットをパリティチェック
を行うための１論理チャネルとしているが、システムに
よっては１論理チャネルが、１タイムスロットの定めら
れたビット数に満たないビット数から成っていたり、複
数のタイムスロットから成っていたりする。この場合、
前記した１フレーム単位又は１タイムスロット単位での
パリティ演算回路と異なる複雑な回路を構成しなければ
ならない。
【０００４】そこで、異なる構成の１論理チャネル毎に
柔軟にしかも簡易な回路構成でパリティチェックを行う
ことができるパリティ演算回路が要望されている。
柔軟にしかも簡易な回路構成でパリティチェックを行う
ことができるパリティ演算回路が要望されている。
【０００５】
【従来の技術】図３に従来例によるパリティ演算回路の
ブロック構成図を示し、その説明を行う。また、図４
に、図３のパリティ演算回路に入力されるフレームデー
タ（伝送信号）Ｄ１のフレーム構成を図４に示す。
ブロック構成図を示し、その説明を行う。また、図４
に、図３のパリティ演算回路に入力されるフレームデー
タ（伝送信号）Ｄ１のフレーム構成を図４に示す。
【０００６】最初に、図４に示すフレームデータＤ１の
構成を説明する。１タイムスロット（ＴＳ）は８ビット
から成り、ｎ個のＴＳ＃１〜＃ｎから１フレームが構成
されている。更に、ｍ個のフレームＦ１〜Ｆｍからマル
チフレームＭＦが構成されている。また、１論理チャネ
ルは１ＴＳとされている。
構成を説明する。１タイムスロット（ＴＳ）は８ビット
から成り、ｎ個のＴＳ＃１〜＃ｎから１フレームが構成
されている。更に、ｍ個のフレームＦ１〜Ｆｍからマル
チフレームＭＦが構成されている。また、１論理チャネ
ルは１ＴＳとされている。
【０００７】このような構成のフレームデータＤ１が、
送信側から伝送路を介して送られてきて、図３に示すパ
リティ演算回路に入力される。パリティ演算回路は、フ
レームデータＤ１の各フレームＦ１〜Ｆｍの１番目のＴ
Ｓ＃１のパリティチェックを行う第１演算部１1 と、２
番目のＴＳ＃２のパリティチェックを行う第２演算部１
2 と、…、ｎ番目のＴＳ＃ｎのパリティチェックを行う
第Ｎ演算部１n とがパラレルに接続され構成されてい
る。
送信側から伝送路を介して送られてきて、図３に示すパ
リティ演算回路に入力される。パリティ演算回路は、フ
レームデータＤ１の各フレームＦ１〜Ｆｍの１番目のＴ
Ｓ＃１のパリティチェックを行う第１演算部１1 と、２
番目のＴＳ＃２のパリティチェックを行う第２演算部１
2 と、…、ｎ番目のＴＳ＃ｎのパリティチェックを行う
第Ｎ演算部１n とがパラレルに接続され構成されてい
る。
【０００８】何れの演算部１1 〜１n も、８ビットのシ
フトレジスタ（８ｂｉｔシフトレジスタ）２と、８ビッ
トのパリティジェネレータ（８ｂｉｔパリティジェネレ
ータ）３と、ラッチ回路（ラッチ）４とを具備して構成
されている。
フトレジスタ（８ｂｉｔシフトレジスタ）２と、８ビッ
トのパリティジェネレータ（８ｂｉｔパリティジェネレ
ータ）３と、ラッチ回路（ラッチ）４とを具備して構成
されている。
【０００９】但し、第１演算部１1 のシフトレジスタ２
は、各フレームＦ１〜Ｆｍの１番目のＴＳ＃１のみを順
次保持する。これは、図４の符号Ｄ２に示すように、第
１フレームＦ１のＴＳ＃１が１番目にシフトレジスタ２
に保持され、第２フレームのＴＳ＃１が２番目に保持さ
れ、…、第ｍ−１フレームのＴＳ＃１がｍ−１番目に保
持され、第ｍフレームのＴＳ＃１がｍ番目に保持される
ようになっている。つまり、第１演算部１1 のパリティ
演算ビットは８ｂｉｔ×ｍ個となる。
は、各フレームＦ１〜Ｆｍの１番目のＴＳ＃１のみを順
次保持する。これは、図４の符号Ｄ２に示すように、第
１フレームＦ１のＴＳ＃１が１番目にシフトレジスタ２
に保持され、第２フレームのＴＳ＃１が２番目に保持さ
れ、…、第ｍ−１フレームのＴＳ＃１がｍ−１番目に保
持され、第ｍフレームのＴＳ＃１がｍ番目に保持される
ようになっている。つまり、第１演算部１1 のパリティ
演算ビットは８ｂｉｔ×ｍ個となる。
【００１０】他の第２〜第ｎ演算部１2 〜１n も同様
に、各々のシフトレジスタが該当する各フレームＦ１〜
Ｆｍの２番目のＴＳ＃２〜ｍ番目のＴＳ＃ｎのみを順次
保持するようになっている。
に、各々のシフトレジスタが該当する各フレームＦ１〜
Ｆｍの２番目のＴＳ＃２〜ｍ番目のＴＳ＃ｎのみを順次
保持するようになっている。
【００１１】第１演算部１1 のシフトレジスタ２に保持
された１番目のＴＳ＃１は次段のパリティジェネレータ
３に送られ、更にラッチ回路４に送られて保持される。
この保持された１番目のＴＳ＃１はパリティジェネレー
タ３にフィードバックされ、次にシフトレジスタ２を介
してきた２番目のＴＳ＃１とパリティジェネレータ３で
加算されることによって奇数（又は偶数）パリティチェ
ックが行われる。この演算結果はラッチ回路４に保持さ
れ、ＴＳ＃１演算結果Ｈ１として出力されると供に、パ
リティジェネレータ３にフィードバックされる。以降同
様にｍ番目までのＴＳ＃１が演算処理される。
された１番目のＴＳ＃１は次段のパリティジェネレータ
３に送られ、更にラッチ回路４に送られて保持される。
この保持された１番目のＴＳ＃１はパリティジェネレー
タ３にフィードバックされ、次にシフトレジスタ２を介
してきた２番目のＴＳ＃１とパリティジェネレータ３で
加算されることによって奇数（又は偶数）パリティチェ
ックが行われる。この演算結果はラッチ回路４に保持さ
れ、ＴＳ＃１演算結果Ｈ１として出力されると供に、パ
リティジェネレータ３にフィードバックされる。以降同
様にｍ番目までのＴＳ＃１が演算処理される。
【００１２】他の第２〜第ｎ演算部１2 〜１n において
も同様にパリティチェックが行われ、そのＴＳ＃２演算
結果Ｈ２〜ＴＳ＃ｎ演算結果Ｈｎが出力される。
も同様にパリティチェックが行われ、そのＴＳ＃２演算
結果Ｈ２〜ＴＳ＃ｎ演算結果Ｈｎが出力される。
【００１３】
【発明が解決しようとする課題】ところで、上述した従
来例のパリティ演算回路においては、１論理チャネルが
１ＴＳとは限らず、図５に示すように１論理チャネルが
３ＴＳとなっている場合や、図６に示すように１論理チ
ャネルが４ビットの１ＴＳとなっている場合がある。
来例のパリティ演算回路においては、１論理チャネルが
１ＴＳとは限らず、図５に示すように１論理チャネルが
３ＴＳとなっている場合や、図６に示すように１論理チ
ャネルが４ビットの１ＴＳとなっている場合がある。
【００１４】図５に示すフレームデータＤ３は、１ＴＳ
が８ビットから成り、ｎ個のＴＳ＃１〜＃ｎから１フレ
ームが構成され、更に、ｍ個のフレームＦ１〜Ｆｍから
マルチフレームＭＦが構成されている。また、１論理チ
ャネルは３つのＴＳ＃１〜＃３が１まとめとなって構成
されている。従って、パリティ演算ビットは、符号Ｄ４
で示すように、各フレームＦ１〜Ｆｍの３つのＴＳ（例
えばＴＳ＃１〜＃３）がフレーム数のｍ個連なった形態
の８ｂｉｔ×３ＴＳ×ｍ個となる。
が８ビットから成り、ｎ個のＴＳ＃１〜＃ｎから１フレ
ームが構成され、更に、ｍ個のフレームＦ１〜Ｆｍから
マルチフレームＭＦが構成されている。また、１論理チ
ャネルは３つのＴＳ＃１〜＃３が１まとめとなって構成
されている。従って、パリティ演算ビットは、符号Ｄ４
で示すように、各フレームＦ１〜Ｆｍの３つのＴＳ（例
えばＴＳ＃１〜＃３）がフレーム数のｍ個連なった形態
の８ｂｉｔ×３ＴＳ×ｍ個となる。
【００１５】このような論理チャネルのパリティチェッ
クを行う場合、図３に示す各演算部１1 〜１n のシフト
レジスタ２及びパリティジェネレータ３として８ｂｉｔ
×３ＴＳ＝２４ビット用のものが必要となり、またラッ
チ回路４も２４ビットのデータを保持するものが必要と
なり、回路が複雑かつ大規模となる問題がある。
クを行う場合、図３に示す各演算部１1 〜１n のシフト
レジスタ２及びパリティジェネレータ３として８ｂｉｔ
×３ＴＳ＝２４ビット用のものが必要となり、またラッ
チ回路４も２４ビットのデータを保持するものが必要と
なり、回路が複雑かつ大規模となる問題がある。
【００１６】また、図６に示すフレームデータＤ５は、
１ＴＳが４ビットから成り、ｎ個のＴＳ＃１〜＃ｎから
１フレームが構成され、更に、ｍ個のフレームＦ１〜Ｆ
ｍからマルチフレームＭＦが構成されている。また、１
論理チャネルは１つのＴＳ＃１から成る。従って、パリ
ティ演算ビットは、符号Ｄ６で示すように、各フレーム
Ｆ１〜Ｆｍの１個のＴＳ（例えばＴＳ＃１）がフレーム
数のｍ個連なった形態の４ｂｉｔ×ｍ個となる。
１ＴＳが４ビットから成り、ｎ個のＴＳ＃１〜＃ｎから
１フレームが構成され、更に、ｍ個のフレームＦ１〜Ｆ
ｍからマルチフレームＭＦが構成されている。また、１
論理チャネルは１つのＴＳ＃１から成る。従って、パリ
ティ演算ビットは、符号Ｄ６で示すように、各フレーム
Ｆ１〜Ｆｍの１個のＴＳ（例えばＴＳ＃１）がフレーム
数のｍ個連なった形態の４ｂｉｔ×ｍ個となる。
【００１７】このような１論理チャネルが１タイムスロ
ットの定められたビット数に満たないビット数から成っ
ているフレームデータＤ５のパリティチェックを行う場
合、送信側でパリティ演算対象となる１ＴＳ分まで、即
ち４ビット分を何らかの符号で補う処理が必要となる問
題がある。
ットの定められたビット数に満たないビット数から成っ
ているフレームデータＤ５のパリティチェックを行う場
合、送信側でパリティ演算対象となる１ＴＳ分まで、即
ち４ビット分を何らかの符号で補う処理が必要となる問
題がある。
【００１８】本発明は、このような点に鑑みてなされた
ものであり、１論理チャネルが異なるビット長であって
も、同一回路でしかも簡易な構成でパリティチェックを
行うことができるパリティ演算回路を提供することを目
的としている。
ものであり、１論理チャネルが異なるビット長であって
も、同一回路でしかも簡易な構成でパリティチェックを
行うことができるパリティ演算回路を提供することを目
的としている。
【００１９】
【課題を解決するための手段】図１に本発明の原理図を
示す。図中、１１はパリティチェック手段であり、入力
されるフレームデータＦＤを１ビット毎にパリティチェ
ックし、このパリティ演算結果Ｄ１３を出力するもので
ある。
示す。図中、１１はパリティチェック手段であり、入力
されるフレームデータＦＤを１ビット毎にパリティチェ
ックし、このパリティ演算結果Ｄ１３を出力するもので
ある。
【００２０】１３は記憶手段であり、フレームデータＦ
Ｄの定められた複数ビット単位から成る論理チャネルの
最終ビットのパリティ演算結果Ｄ１３を、書込／読出と
番地指定とを行うタイミングデータＤ１４に応じて記憶
するものである。
Ｄの定められた複数ビット単位から成る論理チャネルの
最終ビットのパリティ演算結果Ｄ１３を、書込／読出と
番地指定とを行うタイミングデータＤ１４に応じて記憶
するものである。
【００２１】１４は条件設定手段であり、論理チャネル
が何ビットから構成されているかの設定に応じた条件デ
ータＤ１６を出力すると供に、奇数及び偶数パリティチ
ェックの何れを行うかの設定に応じた初期設定値Ｄ１７
を出力するものである。
が何ビットから構成されているかの設定に応じた条件デ
ータＤ１６を出力すると供に、奇数及び偶数パリティチ
ェックの何れを行うかの設定に応じた初期設定値Ｄ１７
を出力するものである。
【００２２】１５はタイミング生成手段であり、条件デ
ータＤ１６に応じたセレクトデータＤ１９を出力すると
供にタイミングデータＤ１４を出力するものである。１
７は選択手段であり、セレクトデータＤ１９に応じて、
パリティ演算結果Ｄ１３、記憶手段１３に記憶されたパ
リティ演算結果Ｄ１５、及び初期設定値Ｄ１７の何れか
を選択してパリティチェック手段１１に入力するもので
ある。
ータＤ１６に応じたセレクトデータＤ１９を出力すると
供にタイミングデータＤ１４を出力するものである。１
７は選択手段であり、セレクトデータＤ１９に応じて、
パリティ演算結果Ｄ１３、記憶手段１３に記憶されたパ
リティ演算結果Ｄ１５、及び初期設定値Ｄ１７の何れか
を選択してパリティチェック手段１１に入力するもので
ある。
【００２３】そして、フレームデータＦＤの最初の論理
チャネルの１ビット目の供給時に出力されるセレクトデ
ータＤ１９に応じて選択手段１７が初期設定値Ｄ１７を
選択し、この選択された初期設定値Ｄ１７と先の１ビッ
ト目のデータとでパリティチェック手段１１がパリティ
チェックを行うようにし、論理チャネルの２ビット目か
ら最終ビットの１つ前のビット目までの供給時に出力さ
れるセレクトデータＤ１９に応じて選択手段１７がパリ
ティ演算結果Ｄ１３を選択し、この選択されたパリティ
演算結果Ｄ１３とこのパリティ演算結果Ｄ１３よりも１
つビット数の多い論理チャネルのビットデータとでパリ
ティチェック手段１１がパリティチェックを行うように
し、２番目以降の各々の論理チャネルにおける１ビット
目の供給時に出力されるタイミングデータＤ１４に応じ
て記憶手段１３に記憶された前回の論理チャネルの最終
ビットのパリティ演算結果Ｄ１５を読み出し、この読み
出されたパリティ演算結果１５を、この時出力されるセ
レクトデータＤ１９に応じて選択手段１７が選択し、こ
の選択されたパリティ演算結果Ｄ１３と先の１ビット目
のデータとでパリティチェック手段１１がパリティチェ
ックを行うように構成されている。
チャネルの１ビット目の供給時に出力されるセレクトデ
ータＤ１９に応じて選択手段１７が初期設定値Ｄ１７を
選択し、この選択された初期設定値Ｄ１７と先の１ビッ
ト目のデータとでパリティチェック手段１１がパリティ
チェックを行うようにし、論理チャネルの２ビット目か
ら最終ビットの１つ前のビット目までの供給時に出力さ
れるセレクトデータＤ１９に応じて選択手段１７がパリ
ティ演算結果Ｄ１３を選択し、この選択されたパリティ
演算結果Ｄ１３とこのパリティ演算結果Ｄ１３よりも１
つビット数の多い論理チャネルのビットデータとでパリ
ティチェック手段１１がパリティチェックを行うように
し、２番目以降の各々の論理チャネルにおける１ビット
目の供給時に出力されるタイミングデータＤ１４に応じ
て記憶手段１３に記憶された前回の論理チャネルの最終
ビットのパリティ演算結果Ｄ１５を読み出し、この読み
出されたパリティ演算結果１５を、この時出力されるセ
レクトデータＤ１９に応じて選択手段１７が選択し、こ
の選択されたパリティ演算結果Ｄ１３と先の１ビット目
のデータとでパリティチェック手段１１がパリティチェ
ックを行うように構成されている。
【００２４】
【作用】上述した本発明によれば、フレームデータＦＤ
の論理チャネルが何ビットであるかを条件設定手段１４
に設定することによって、１つの回路で異なる論理チャ
ネル構成のフレームデータＦＤのパリティチェックを行
うことが可能となる。また、奇数及び偶数パリティチェ
ックの何れを行うかを条件設定手段１４に設定すること
によって任意のパリティチェックを行うことができる。
の論理チャネルが何ビットであるかを条件設定手段１４
に設定することによって、１つの回路で異なる論理チャ
ネル構成のフレームデータＦＤのパリティチェックを行
うことが可能となる。また、奇数及び偶数パリティチェ
ックの何れを行うかを条件設定手段１４に設定すること
によって任意のパリティチェックを行うことができる。
【００２５】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例によるパリティ
演算回路のブロック構成図である。
いて説明する。図２は本発明の一実施例によるパリティ
演算回路のブロック構成図である。
【００２６】この図において、１１は加算器（Ａｄｄｅ
ｒ）、１２はラッチ回路（Ｌａｔｃｈ）、１３はメモリ
部、１４は論理チャネル条件設定部、１５はタイミング
生成回路、１６は初期設定値保持部、１７はセレクタ
（ＳＥＬ）である。
ｒ）、１２はラッチ回路（Ｌａｔｃｈ）、１３はメモリ
部、１４は論理チャネル条件設定部、１５はタイミング
生成回路、１６は初期設定値保持部、１７はセレクタ
（ＳＥＬ）である。
【００２７】加算器１１は、１ビット加算器であり、そ
の第１データ入力端Ｄ１ｉｎに入力されるフレームデー
タＦＤと、第２データ入力端Ｄ２ｉｎに入力されるセレ
クタ１７で選択されたデータとを加算することによって
奇数（又は偶数）パリティチェックを行い、その結果得
られるデータＤ１２を出力するものである。
の第１データ入力端Ｄ１ｉｎに入力されるフレームデー
タＦＤと、第２データ入力端Ｄ２ｉｎに入力されるセレ
クタ１７で選択されたデータとを加算することによって
奇数（又は偶数）パリティチェックを行い、その結果得
られるデータＤ１２を出力するものである。
【００２８】ラッチ回路１２は、加算器１１から出力さ
れる８ビットのデータＤ１２を保持し、この保持された
データをパリティ演算結果データＤ１３として出力する
ものである。
れる８ビットのデータＤ１２を保持し、この保持された
データをパリティ演算結果データＤ１３として出力する
ものである。
【００２９】メモリ部１３は、そのデータ入力端Ｄｉｎ
に入力されるパリティ演算結果データＤ１３における１
論理チャネルの最終ビットを、タイミング生成回路１５
から出力されるメモリアドレスタイミングデータ（以下
タイミングデータという）Ｄ１４に応じて記憶し、この
記憶データＤ１５をデータ出力端Ｄｏｕｔから出力する
ものである。１論理チャネルが例えば８ビットから成る
１ＴＳ（タイムスロット）である場合、８ビット目のデ
ータが記憶されるようになっている。
に入力されるパリティ演算結果データＤ１３における１
論理チャネルの最終ビットを、タイミング生成回路１５
から出力されるメモリアドレスタイミングデータ（以下
タイミングデータという）Ｄ１４に応じて記憶し、この
記憶データＤ１５をデータ出力端Ｄｏｕｔから出力する
ものである。１論理チャネルが例えば８ビットから成る
１ＴＳ（タイムスロット）である場合、８ビット目のデ
ータが記憶されるようになっている。
【００３０】論理チャネル条件設定部１４は、１論理チ
ャネルが何ビットから構成されているかを設定すること
によって、その設定に応じたパリティ演算条件データ
（以下条件データという）Ｄ１６を出力すると供に、奇
数、偶数何れのパリティチェックを行うかを設定するこ
とによって、その設定に応じた初期設定値Ｄ１７を出力
するものである。奇数パリティチェックの設定が行われ
た場合は、「１」の初期設定値Ｄ１７が出力され、偶数
パリティチェックの設定が行われた場合は、「０」の初
期設定値Ｄ１７が出力されるようになっている。
ャネルが何ビットから構成されているかを設定すること
によって、その設定に応じたパリティ演算条件データ
（以下条件データという）Ｄ１６を出力すると供に、奇
数、偶数何れのパリティチェックを行うかを設定するこ
とによって、その設定に応じた初期設定値Ｄ１７を出力
するものである。奇数パリティチェックの設定が行われ
た場合は、「１」の初期設定値Ｄ１７が出力され、偶数
パリティチェックの設定が行われた場合は、「０」の初
期設定値Ｄ１７が出力されるようになっている。
【００３１】初期設定値保持部１６は、論理チャネル条
件設定部１４から出力される初期設定値Ｄ１７を保持し
て出力するものである。その出力データを初期データＤ
１８と呼ぶことにする。
件設定部１４から出力される初期設定値Ｄ１７を保持し
て出力するものである。その出力データを初期データＤ
１８と呼ぶことにする。
【００３２】タイミング生成回路１５は、論理チャネル
条件設定部１４から出力される条件データＤ１６に応じ
たタイミングデータＤ１４及びセレクトデータＤ１９を
出力するものである。
条件設定部１４から出力される条件データＤ１６に応じ
たタイミングデータＤ１４及びセレクトデータＤ１９を
出力するものである。
【００３３】例えば条件データＤ１６が、１論理チャネ
ルが８ビットから成るＴＳであるといった条件を示すも
のである場合、フレームデータＦＤにおける第１ＴＳの
１ビット目が加算器１１に入力されるタイミングでセレ
クタ１７に初期データＤ１８の選択を行わせるためのセ
レクトデータＤ１９が出力されるようになっている。
ルが８ビットから成るＴＳであるといった条件を示すも
のである場合、フレームデータＦＤにおける第１ＴＳの
１ビット目が加算器１１に入力されるタイミングでセレ
クタ１７に初期データＤ１８の選択を行わせるためのセ
レクトデータＤ１９が出力されるようになっている。
【００３４】また、ＴＳの２ビット目〜８ビット目が加
算器１１に入力されるタイミングでセレクタ１７にパリ
ティ演算結果データＤ１３の選択を行わせるためのセレ
クトデータＤ１９が出力され、更に、第２ＴＳ以降の各
々のＴＳの１ビット目（第２ＴＳの１ビット目は第１Ｔ
Ｓの１ビット目から数えると９ビット目）が加算器１１
に入力されるタイミングでセレクタ１７に記憶データＤ
１５の選択を行わせるためのセレクトデータＤ１９が出
力されるようになっている。
算器１１に入力されるタイミングでセレクタ１７にパリ
ティ演算結果データＤ１３の選択を行わせるためのセレ
クトデータＤ１９が出力され、更に、第２ＴＳ以降の各
々のＴＳの１ビット目（第２ＴＳの１ビット目は第１Ｔ
Ｓの１ビット目から数えると９ビット目）が加算器１１
に入力されるタイミングでセレクタ１７に記憶データＤ
１５の選択を行わせるためのセレクトデータＤ１９が出
力されるようになっている。
【００３５】一方、各々のＴＳの最終ビットである８ビ
ット目のパリティ演算結果データＤ１３がラッチ回路１
２から出力されるタイミングで、その８ビット目のパリ
ティ演算結果データＤ１３をメモリ部１３の所定アドレ
スの記憶領域に書き込んで記憶させるためのタイミング
データＤ１４が出力されるようになっている。即ち、こ
の場合タイミングデータＤ１４はアドレス指定データと
ライトイネーブルデータとなる。
ット目のパリティ演算結果データＤ１３がラッチ回路１
２から出力されるタイミングで、その８ビット目のパリ
ティ演算結果データＤ１３をメモリ部１３の所定アドレ
スの記憶領域に書き込んで記憶させるためのタイミング
データＤ１４が出力されるようになっている。即ち、こ
の場合タイミングデータＤ１４はアドレス指定データと
ライトイネーブルデータとなる。
【００３６】第２ＴＳ以降の各々のＴＳの１ビット目が
加算器１１に入力されるタイミングでメモリ部１３の所
定アドレスの記憶領域に記憶された記憶データＤ１５を
読み出すためのタイミングデータＤ１４が出力されるよ
うになっている。即ち、この場合タイミングデータＤ１
４はアドレス指定データとリードイネーブルデータとな
る。
加算器１１に入力されるタイミングでメモリ部１３の所
定アドレスの記憶領域に記憶された記憶データＤ１５を
読み出すためのタイミングデータＤ１４が出力されるよ
うになっている。即ち、この場合タイミングデータＤ１
４はアドレス指定データとリードイネーブルデータとな
る。
【００３７】この読み出し動作は、第２ＴＳの１ビット
目が加算器１１に入力されるタイミングでメモリ部１３
の第１ＴＳの８ビット目のパリティ演算結果データＤ１
３が記憶されている領域のアドレスが指定され、この指
定された記憶領域に記憶されているパリティ演算結果デ
ータＤ１３が読み出されるようになっている。同様に、
第３ＴＳの１ビット目が加算器１１に入力されるタイミ
ングでメモリ部１３に記憶された第２ＴＳの８ビット目
のパリティ演算結果データＤ１３が読み出され、…、第
ｎＴＳの１ビット目が加算器１１に入力されるタイミン
グでメモリ部１３に記憶された第ｎ−１ＴＳの８ビット
目のパリティ演算結果データＤ１３が読み出されるよう
になっている。
目が加算器１１に入力されるタイミングでメモリ部１３
の第１ＴＳの８ビット目のパリティ演算結果データＤ１
３が記憶されている領域のアドレスが指定され、この指
定された記憶領域に記憶されているパリティ演算結果デ
ータＤ１３が読み出されるようになっている。同様に、
第３ＴＳの１ビット目が加算器１１に入力されるタイミ
ングでメモリ部１３に記憶された第２ＴＳの８ビット目
のパリティ演算結果データＤ１３が読み出され、…、第
ｎＴＳの１ビット目が加算器１１に入力されるタイミン
グでメモリ部１３に記憶された第ｎ−１ＴＳの８ビット
目のパリティ演算結果データＤ１３が読み出されるよう
になっている。
【００３８】このような構成のパリティ演算回路に、フ
レームデータＦＤとして、従来例で説明した図４に示す
フレームデータＤ１が入力されるものとして、この際の
動作を説明する。
レームデータＦＤとして、従来例で説明した図４に示す
フレームデータＤ１が入力されるものとして、この際の
動作を説明する。
【００３９】この場合、論理チャネル条件設定部１４
に，１論理チャネルが８ビットのＴＳから構成されてい
ることが設定され、この設定条件を示すパリティ演算条
件データＤ１６がタイミング生成回路１５に供給されて
いる状態となる。
に，１論理チャネルが８ビットのＴＳから構成されてい
ることが設定され、この設定条件を示すパリティ演算条
件データＤ１６がタイミング生成回路１５に供給されて
いる状態となる。
【００４０】また奇数パリティチェックの設定が行われ
たとすると、初期設定値保持部１６に「１」の初期デー
タＤ１８が保持され、「１」の初期データＤ１８が出力
されている状態となる。
たとすると、初期設定値保持部１６に「１」の初期デー
タＤ１８が保持され、「１」の初期データＤ１８が出力
されている状態となる。
【００４１】まず、加算器１１の第１入力端Ｄ１ｉｎに
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングで初期データＤ１８の選択を行わせ
るためのセレクトデータＤ１９がセレクタ１７へ出力さ
れ、これによって「１」の初期データＤ１８が選択さ
れ、加算器１１の第２入力端Ｄ２ｉｎへ出力される。
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングで初期データＤ１８の選択を行わせ
るためのセレクトデータＤ１９がセレクタ１７へ出力さ
れ、これによって「１」の初期データＤ１８が選択さ
れ、加算器１１の第２入力端Ｄ２ｉｎへ出力される。
【００４２】加算器１１では、第１ＴＳ＃１の１ビット
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
を示すデータＤ１２がラッチ回路１２に保持され、この
保持データがパリティ演算結果データＤ１３として出力
される。
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
を示すデータＤ１２がラッチ回路１２に保持され、この
保持データがパリティ演算結果データＤ１３として出力
される。
【００４３】次に、加算器１１に第１ＴＳ＃１の２ビッ
ト目が供給されると、このタイミングでパリティ演算結
果データＤ１３の選択を行わせるためのセレクトデータ
Ｄ１９がセレクタ１７へ出力され、これによって１ビッ
ト目のパリティ演算結果データＤ１３が選択され、加算
器１１へ出力される。
ト目が供給されると、このタイミングでパリティ演算結
果データＤ１３の選択を行わせるためのセレクトデータ
Ｄ１９がセレクタ１７へ出力され、これによって１ビッ
ト目のパリティ演算結果データＤ１３が選択され、加算
器１１へ出力される。
【００４４】加算器１１では、第１ＴＳ＃１の２ビット
目のデータと１ビット目のパリティ演算結果データＤ１
３とが加算されることにより、奇数パリティチェックが
行われ、この結果を示すデータＤ１２がラッチ回路１２
に保持され、この保持データがパリティ演算結果データ
Ｄ１３として出力される。
目のデータと１ビット目のパリティ演算結果データＤ１
３とが加算されることにより、奇数パリティチェックが
行われ、この結果を示すデータＤ１２がラッチ回路１２
に保持され、この保持データがパリティ演算結果データ
Ｄ１３として出力される。
【００４５】以降同様に加算器１１に第１ＴＳ＃１の８
ビット目が供給されるまで行われる。第１ＴＳ＃１の最
終ビットである８ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、そのパリティ演算結果データＤ１３をメモリ部１
３の例えば１番地の記憶領域に書き込んで記憶させるた
めのタイミングデータＤ１４がメモリ部１３に供給さ
れ、これによってメモリ部１３の１番地の記憶領域にパ
リティ演算結果データＤ１３が記憶される。
ビット目が供給されるまで行われる。第１ＴＳ＃１の最
終ビットである８ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、そのパリティ演算結果データＤ１３をメモリ部１
３の例えば１番地の記憶領域に書き込んで記憶させるた
めのタイミングデータＤ１４がメモリ部１３に供給さ
れ、これによってメモリ部１３の１番地の記憶領域にパ
リティ演算結果データＤ１３が記憶される。
【００４６】次に、加算器１１に第２ＴＳ＃２の１ビッ
ト目が供給されると、このタイミングで、メモリ部１３
の１番地の記憶領域に記憶されたデータを読み出すため
のタイミングデータＤ１４が出力され、１番地の記憶領
域に記憶された第１ＴＳ＃１の８ビット目のパリティ演
算結果データＤ１３が記憶データＤ１５として読みださ
れる。一方、同タイミングにおいて、記憶データＤ１５
の選択を行わせるためのセレクトデータＤ１９がセレク
タ１７へ出力され、これによって記憶データＤ１５が選
択され、加算器１１へ出力される。
ト目が供給されると、このタイミングで、メモリ部１３
の１番地の記憶領域に記憶されたデータを読み出すため
のタイミングデータＤ１４が出力され、１番地の記憶領
域に記憶された第１ＴＳ＃１の８ビット目のパリティ演
算結果データＤ１３が記憶データＤ１５として読みださ
れる。一方、同タイミングにおいて、記憶データＤ１５
の選択を行わせるためのセレクトデータＤ１９がセレク
タ１７へ出力され、これによって記憶データＤ１５が選
択され、加算器１１へ出力される。
【００４７】この出力によって加算器１１では、第２Ｔ
Ｓ＃２の１ビット目のデータと記憶データＤ１５（第１
ＴＳ＃１の８ビット目のパリティ演算結果データ）とが
加算されることにより、奇数パリティチェックが行わ
れ、この結果を示すデータＤ１２がラッチ回路１２に保
持され、パリティ演算結果データＤ１３として出力され
る。
Ｓ＃２の１ビット目のデータと記憶データＤ１５（第１
ＴＳ＃１の８ビット目のパリティ演算結果データ）とが
加算されることにより、奇数パリティチェックが行わ
れ、この結果を示すデータＤ１２がラッチ回路１２に保
持され、パリティ演算結果データＤ１３として出力され
る。
【００４８】次に、加算器１１に第２ＴＳ＃２の２ビッ
ト目が供給されると、このタイミングで供給されるセレ
クトデータＤ１９によりセレクタ１７で第２ＴＳ＃２の
１ビット目のパリティ演算結果データＤ１３が選択さ
れ、加算器１１へ出力される。
ト目が供給されると、このタイミングで供給されるセレ
クトデータＤ１９によりセレクタ１７で第２ＴＳ＃２の
１ビット目のパリティ演算結果データＤ１３が選択さ
れ、加算器１１へ出力される。
【００４９】加算器１１では、第２ＴＳ＃２の２ビット
目のデータと１ビット目のパリティ演算結果データＤ１
３とが加算されて奇数パリティチェックが行われ、この
結果データＤ１２がラッチ回路１２に保持されパリティ
演算結果データＤ１３として出力される。
目のデータと１ビット目のパリティ演算結果データＤ１
３とが加算されて奇数パリティチェックが行われ、この
結果データＤ１２がラッチ回路１２に保持されパリティ
演算結果データＤ１３として出力される。
【００５０】以降同様に加算器１１に第２ＴＳ＃２の８
ビット目が供給されるまで行われ、第２ＴＳ＃２の８ビ
ット目のパリティ演算結果データＤ１３が出力される
と、このタイミングで供給されるタイミングデータＤ１
４によって、そのパリティ演算結果データＤ１３がメモ
リ部１３の例えば２番地の記憶領域に記憶される。
ビット目が供給されるまで行われ、第２ＴＳ＃２の８ビ
ット目のパリティ演算結果データＤ１３が出力される
と、このタイミングで供給されるタイミングデータＤ１
４によって、そのパリティ演算結果データＤ１３がメモ
リ部１３の例えば２番地の記憶領域に記憶される。
【００５１】次に、加算器１１に第３ＴＳ＃３の１ビッ
ト目が供給されると、このタイミングで供給されるタイ
ミングデータＤ１４によって、１番地の記憶領域に記憶
された第２ＴＳ＃２の８ビット目のパリティ演算結果デ
ータＤ１３が記憶データＤ１５として読みだされる。一
方、同タイミングにおいてセレクタ１７で先に読みださ
れた記憶データＤ１５が選択され、加算器１１へ出力さ
れる。
ト目が供給されると、このタイミングで供給されるタイ
ミングデータＤ１４によって、１番地の記憶領域に記憶
された第２ＴＳ＃２の８ビット目のパリティ演算結果デ
ータＤ１３が記憶データＤ１５として読みだされる。一
方、同タイミングにおいてセレクタ１７で先に読みださ
れた記憶データＤ１５が選択され、加算器１１へ出力さ
れる。
【００５２】加算器１１では、第３ＴＳ＃３の１ビット
目のデータと記憶データＤ１５（第２ＴＳ＃２の８ビッ
ト目のパリティ演算結果データ）とが加算されることに
より、奇数パリティチェックが行われ、この結果データ
Ｄ１２がラッチ回路１２に保持され、パリティ演算結果
データＤ１３として出力される。
目のデータと記憶データＤ１５（第２ＴＳ＃２の８ビッ
ト目のパリティ演算結果データ）とが加算されることに
より、奇数パリティチェックが行われ、この結果データ
Ｄ１２がラッチ回路１２に保持され、パリティ演算結果
データＤ１３として出力される。
【００５３】以降同様な処理が１フレーム目の第ｎＴＳ
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
【００５４】次に、フレームデータＦＤとして、従来例
で説明した図５に示すフレームデータＤ３が入力される
ものとして、この際の動作を説明する。この場合、論理
チャネル条件設定部１４に，１論理チャネルが３つのＴ
Ｓを合わせた２４ビットから構成されていることが設定
され、この設定条件を示すパリティ演算条件データＤ１
６がタイミング生成回路１５に供給されている状態とな
る。また奇数パリティチェックの設定が行われたとす
る。
で説明した図５に示すフレームデータＤ３が入力される
ものとして、この際の動作を説明する。この場合、論理
チャネル条件設定部１４に，１論理チャネルが３つのＴ
Ｓを合わせた２４ビットから構成されていることが設定
され、この設定条件を示すパリティ演算条件データＤ１
６がタイミング生成回路１５に供給されている状態とな
る。また奇数パリティチェックの設定が行われたとす
る。
【００５５】まず、加算器１１の第１入力端Ｄ１ｉｎに
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングでセレクタ１７によって「１」の初
期データＤ１８が選択され、加算器１１の第２入力端Ｄ
２ｉｎへ出力される。
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングでセレクタ１７によって「１」の初
期データＤ１８が選択され、加算器１１の第２入力端Ｄ
２ｉｎへ出力される。
【００５６】加算器１１では、第１ＴＳ＃１の１ビット
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
データＤ１２がラッチ回路１２に保持され、パリティ演
算結果データＤ１３として出力される。
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
データＤ１２がラッチ回路１２に保持され、パリティ演
算結果データＤ１３として出力される。
【００５７】次に、加算器１１に第１ＴＳ＃１の２ビッ
ト目が供給されると、このタイミングでセレクタ１７に
よって１ビット目のパリティ演算結果データＤ１３が選
択され、加算器１１へ出力され、加算器１１で、第１Ｔ
Ｓ＃１の２ビット目のデータと１ビット目のパリティ演
算結果データＤ１３とが加算されることにより、奇数パ
リティチェックが行われ、この結果データＤ１２がラッ
チ回路１２に保持され、パリティ演算結果データＤ１３
として出力される。
ト目が供給されると、このタイミングでセレクタ１７に
よって１ビット目のパリティ演算結果データＤ１３が選
択され、加算器１１へ出力され、加算器１１で、第１Ｔ
Ｓ＃１の２ビット目のデータと１ビット目のパリティ演
算結果データＤ１３とが加算されることにより、奇数パ
リティチェックが行われ、この結果データＤ１２がラッ
チ回路１２に保持され、パリティ演算結果データＤ１３
として出力される。
【００５８】以降同様に加算器１１に第３ＴＳ＃３の８
ビット目が供給されるまで行われる。第３ＴＳ＃３の最
終ビットである８ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、メモリ部１３の１番地の記憶領域にパリティ演算
結果データＤ１３が記憶される。
ビット目が供給されるまで行われる。第３ＴＳ＃３の最
終ビットである８ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、メモリ部１３の１番地の記憶領域にパリティ演算
結果データＤ１３が記憶される。
【００５９】次に、加算器１１に第４ＴＳの１ビット目
が供給されると、このタイミングで、メモリ部１３の１
番地に記憶された第３ＴＳ＃３の８ビット目のパリティ
演算結果データＤ１３が記憶データＤ１５として読みだ
される。一方、同タイミングにおいて、セレクタ１７に
よって記憶データＤ１５が選択され、加算器１１へ出力
される。
が供給されると、このタイミングで、メモリ部１３の１
番地に記憶された第３ＴＳ＃３の８ビット目のパリティ
演算結果データＤ１３が記憶データＤ１５として読みだ
される。一方、同タイミングにおいて、セレクタ１７に
よって記憶データＤ１５が選択され、加算器１１へ出力
される。
【００６０】この出力によって加算器１１では、第４Ｔ
Ｓの１ビット目のデータと記憶データＤ１５（第３ＴＳ
＃３の８ビット目のパリティ演算結果データ）とが加算
されることにより、奇数パリティチェックが行われ、こ
の結果データＤ１２がラッチ回路１２に保持され、パリ
ティ演算結果データＤ１３として出力される。
Ｓの１ビット目のデータと記憶データＤ１５（第３ＴＳ
＃３の８ビット目のパリティ演算結果データ）とが加算
されることにより、奇数パリティチェックが行われ、こ
の結果データＤ１２がラッチ回路１２に保持され、パリ
ティ演算結果データＤ１３として出力される。
【００６１】次に、加算器１１に第４ＴＳの２ビット目
が供給されると、このタイミングでセレクタ１７によっ
て第４ＴＳの１ビット目のパリティ演算結果データＤ１
３が選択され、加算器１１へ出力され、加算器１１で、
第４ＴＳの２ビット目のデータと１ビット目のパリティ
演算結果データＤ１３とが加算されて奇数パリティチェ
ックが行われ、この結果データＤ１２がラッチ回路１２
に保持され、パリティ演算結果データＤ１３として出力
される。
が供給されると、このタイミングでセレクタ１７によっ
て第４ＴＳの１ビット目のパリティ演算結果データＤ１
３が選択され、加算器１１へ出力され、加算器１１で、
第４ＴＳの２ビット目のデータと１ビット目のパリティ
演算結果データＤ１３とが加算されて奇数パリティチェ
ックが行われ、この結果データＤ１２がラッチ回路１２
に保持され、パリティ演算結果データＤ１３として出力
される。
【００６２】以降同様に加算器１１に第６ＴＳの８ビッ
ト目が供給されるまで行われ、第６ＴＳの８ビット目の
パリティ演算結果データＤ１３が出力されると、このタ
イミングでそのパリティ演算結果データＤ１３がメモリ
部１３の１番地の記憶領域に記憶される。
ト目が供給されるまで行われ、第６ＴＳの８ビット目の
パリティ演算結果データＤ１３が出力されると、このタ
イミングでそのパリティ演算結果データＤ１３がメモリ
部１３の１番地の記憶領域に記憶される。
【００６３】次に、加算器１１に第７ＴＳの１ビット目
が供給されると、このタイミングで１番地の記憶領域に
記憶された第６ＴＳの８ビット目のパリティ演算結果デ
ータＤ１３が記憶データＤ１５として読みだされ、この
データＤ１５がセレクタ１７で選択され、加算器１１へ
出力される。
が供給されると、このタイミングで１番地の記憶領域に
記憶された第６ＴＳの８ビット目のパリティ演算結果デ
ータＤ１３が記憶データＤ１５として読みだされ、この
データＤ１５がセレクタ１７で選択され、加算器１１へ
出力される。
【００６４】加算器１１では、第７ＴＳの１ビット目の
データと記憶データＤ１５（第６ＴＳの８ビット目のパ
リティ演算結果データ）とが加算されることにより、奇
数パリティチェックが行われ、この結果データＤ１２が
ラッチ回路１２に保持され、パリティ演算結果データＤ
１３として出力される。
データと記憶データＤ１５（第６ＴＳの８ビット目のパ
リティ演算結果データ）とが加算されることにより、奇
数パリティチェックが行われ、この結果データＤ１２が
ラッチ回路１２に保持され、パリティ演算結果データＤ
１３として出力される。
【００６５】以降同様な処理が１フレーム目の第ｎＴＳ
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
【００６６】次に、フレームデータＦＤとして、従来例
で説明した図６に示すフレームデータＤ５が入力される
ものとして、この際の動作を説明する。この場合、論理
チャネル条件設定部１４に，１論理チャネルが４ビット
のＴＳから構成されていることが設定され、この設定条
件を示すパリティ演算条件データＤ１６がタイミング生
成回路１５に供給されている状態となる。また奇数パリ
ティチェックの設定が行われたとする。
で説明した図６に示すフレームデータＤ５が入力される
ものとして、この際の動作を説明する。この場合、論理
チャネル条件設定部１４に，１論理チャネルが４ビット
のＴＳから構成されていることが設定され、この設定条
件を示すパリティ演算条件データＤ１６がタイミング生
成回路１５に供給されている状態となる。また奇数パリ
ティチェックの設定が行われたとする。
【００６７】まず、加算器１１の第１入力端Ｄ１ｉｎに
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングでセレクタ１７によって「１」の初
期データＤ１８が選択され、加算器１１の第２入力端Ｄ
２ｉｎへ出力される。
１フレーム目の第１ＴＳ＃１の１ビット目が供給される
と、このタイミングでセレクタ１７によって「１」の初
期データＤ１８が選択され、加算器１１の第２入力端Ｄ
２ｉｎへ出力される。
【００６８】加算器１１では、第１ＴＳ＃１の１ビット
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
データＤ１２がラッチ回路１２に保持され、パリティ演
算結果データＤ１３として出力される。
目のデータと「１」の初期データＤ１８とが加算される
ことにより、奇数パリティチェックが行われ、この結果
データＤ１２がラッチ回路１２に保持され、パリティ演
算結果データＤ１３として出力される。
【００６９】次に、加算器１１に第１ＴＳ＃１の２ビッ
ト目が供給されると、このタイミングでセレクタ１７に
よって１ビット目のパリティ演算結果データＤ１３が選
択され、加算器１１へ出力され、加算器１１で、第１Ｔ
Ｓ＃１の２ビット目のデータと１ビット目のパリティ演
算結果データＤ１３とが加算されることにより、奇数パ
リティチェックが行われ、この結果データＤ１２がラッ
チ回路１２に保持され、パリティ演算結果データＤ１３
として出力される。
ト目が供給されると、このタイミングでセレクタ１７に
よって１ビット目のパリティ演算結果データＤ１３が選
択され、加算器１１へ出力され、加算器１１で、第１Ｔ
Ｓ＃１の２ビット目のデータと１ビット目のパリティ演
算結果データＤ１３とが加算されることにより、奇数パ
リティチェックが行われ、この結果データＤ１２がラッ
チ回路１２に保持され、パリティ演算結果データＤ１３
として出力される。
【００７０】以降同様に加算器１１に第１ＴＳ＃１の４
ビット目が供給されるまで行われる。第１ＴＳ＃１の最
終ビットである４ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、メモリ部１３の１番地の記憶領域にパリティ演算
結果データＤ１３が記憶される。
ビット目が供給されるまで行われる。第１ＴＳ＃１の最
終ビットである４ビット目のパリティ演算結果データＤ
１３がラッチ回路１２から出力されると、このタイミン
グで、メモリ部１３の１番地の記憶領域にパリティ演算
結果データＤ１３が記憶される。
【００７１】次に、加算器１１に第２ＴＳ＃２の１ビッ
ト目が供給されると、このタイミングで、メモリ部１３
の１番地に記憶された第１ＴＳ＃１の４ビット目のパリ
ティ演算結果データＤ１３が記憶データＤ１５として読
みだされる。一方、同タイミングにおいて、セレクタ１
７によって記憶データＤ１５が選択され、加算器１１へ
出力される。
ト目が供給されると、このタイミングで、メモリ部１３
の１番地に記憶された第１ＴＳ＃１の４ビット目のパリ
ティ演算結果データＤ１３が記憶データＤ１５として読
みだされる。一方、同タイミングにおいて、セレクタ１
７によって記憶データＤ１５が選択され、加算器１１へ
出力される。
【００７２】この出力によって加算器１１では、第１Ｔ
Ｓ＃１の１ビット目のデータと記憶データＤ１５（第１
ＴＳ＃１の４ビット目のパリティ演算結果データ）とが
加算されることにより、奇数パリティチェックが行わ
れ、この結果データＤ１２がラッチ回路１２に保持さ
れ、パリティ演算結果データＤ１３として出力される。
Ｓ＃１の１ビット目のデータと記憶データＤ１５（第１
ＴＳ＃１の４ビット目のパリティ演算結果データ）とが
加算されることにより、奇数パリティチェックが行わ
れ、この結果データＤ１２がラッチ回路１２に保持さ
れ、パリティ演算結果データＤ１３として出力される。
【００７３】次に、加算器１１に第２ＴＳ＃２の２ビッ
ト目が供給されると、このタイミングでセレクタ１７に
よって第２ＴＳ＃２の１ビット目のパリティ演算結果デ
ータＤ１３が選択され、加算器１１へ出力され、加算器
１１で、第２ＴＳ＃２の２ビット目のデータと１ビット
目のパリティ演算結果データＤ１３とが加算されて奇数
パリティチェックが行われ、この結果データＤ１２がラ
ッチ回路１２に保持され、パリティ演算結果データＤ１
３として出力される。
ト目が供給されると、このタイミングでセレクタ１７に
よって第２ＴＳ＃２の１ビット目のパリティ演算結果デ
ータＤ１３が選択され、加算器１１へ出力され、加算器
１１で、第２ＴＳ＃２の２ビット目のデータと１ビット
目のパリティ演算結果データＤ１３とが加算されて奇数
パリティチェックが行われ、この結果データＤ１２がラ
ッチ回路１２に保持され、パリティ演算結果データＤ１
３として出力される。
【００７４】以降同様に加算器１１に第２ＴＳの４ビッ
ト目が供給されるまで行われ、第２ＴＳの４ビット目の
パリティ演算結果データＤ１３が出力されると、このタ
イミングでそのパリティ演算結果データＤ１３がメモリ
部１３の１番地の記憶領域に記憶される。
ト目が供給されるまで行われ、第２ＴＳの４ビット目の
パリティ演算結果データＤ１３が出力されると、このタ
イミングでそのパリティ演算結果データＤ１３がメモリ
部１３の１番地の記憶領域に記憶される。
【００７５】次に、加算器１１に第３ＴＳの１ビット目
が供給されると、このタイミングで１番地の記憶領域に
記憶された第２ＴＳ＃２の４ビット目のパリティ演算結
果データＤ１３が記憶データＤ１５として読みだされ、
このデータＤ１５がセレクタ１７で選択され、加算器１
１へ出力される。
が供給されると、このタイミングで１番地の記憶領域に
記憶された第２ＴＳ＃２の４ビット目のパリティ演算結
果データＤ１３が記憶データＤ１５として読みだされ、
このデータＤ１５がセレクタ１７で選択され、加算器１
１へ出力される。
【００７６】加算器１１では、第３ＴＳの１ビット目の
データと記憶データＤ１５（第２ＴＳの４ビット目のパ
リティ演算結果データ）とが加算されることにより、奇
数パリティチェックが行われ、この結果データＤ１２が
ラッチ回路１２に保持され、パリティ演算結果データＤ
１３として出力される。
データと記憶データＤ１５（第２ＴＳの４ビット目のパ
リティ演算結果データ）とが加算されることにより、奇
数パリティチェックが行われ、この結果データＤ１２が
ラッチ回路１２に保持され、パリティ演算結果データＤ
１３として出力される。
【００７７】以降同様な処理が１フレーム目の第ｎＴＳ
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
＃ｎまで行われ、これに連続して２フレーム目からｍフ
レーム目の第ｎＴＳ＃ｎまでが順次処理され、パリティ
チェックが完了する。
【００７８】以上説明した実施例のパリティ演算回路に
よれば、１論理チャネルが異なるビット長であっても、
同一回路でパリティチェックを行うことができ、また簡
易な構成でパリティチェックを行うことができる。
よれば、１論理チャネルが異なるビット長であっても、
同一回路でパリティチェックを行うことができ、また簡
易な構成でパリティチェックを行うことができる。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
１論理チャネルが異なるビット長であっても、同一回路
でしかも簡易な構成でパリティチェックを行うことがで
きる効果がある。
１論理チャネルが異なるビット長であっても、同一回路
でしかも簡易な構成でパリティチェックを行うことがで
きる効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施例によるパリティ演算回路のブ
ロック構成図である。
ロック構成図である。
【図３】従来例によるパリティ演算回路のブロック構成
図である。
図である。
【図４】パリティチェックが行われるフレームデータの
構成を示す図である。
構成を示す図である。
【図５】パリティチェックが行われる他のフレームデー
タの構成を示す図である。
タの構成を示す図である。
【図６】パリティチェックが行われるその他のフレーム
データの構成を示す図である。
データの構成を示す図である。
１１ パリティチェック手段 １３ 記憶手段 １４ 条件設定手段 １５ タイミング生成手段 １７ 選択手段 ＦＤ フレームデータ Ｄ１３ パリティ演算結果 Ｄ１４ タイミングデータ Ｄ１５ 記憶手段１３に記憶されたパリティ演算結果 Ｄ１６ 条件データ Ｄ１７ 初期設定値 Ｄ１９ セレクトデータ
Claims (3)
- 【請求項１】 フレームデータのパリティチェックを行
うパリティ演算回路において、 前記フレームデータ(FD)を１ビット毎にパリティチェッ
クし、このパリティ演算結果(D13) を出力するパリティ
チェック手段(11)と、 該フレームデータ(FD)の定められた複数ビット単位から
成る論理チャネルの最終ビットのパリティ演算結果(D1
3) を、書込／読出と番地指定とを行うタイミングデー
タ(D14) に応じて記憶する記憶手段(13)と、 前記論理チャネルが何ビットから構成されているかの設
定に応じた条件データ(D16) を出力すると供に、奇数及
び偶数パリティチェックの何れを行うかの設定に応じた
初期設定値(D17) を出力する条件設定手段(14)と、 該条件データ(D16) に応じたセレクトデータ(D19) を出
力すると供に前記タイミングデータ(D14) を出力するタ
イミング生成手段(15)と、 該セレクトデータ(D19) に応じて、前記パリティ演算結
果(D13) 、前記記憶手段(13)に記憶されたパリティ演算
結果(D15) 、及び前記初期設定値(D17) の何れかを選択
して前記パリティチェック手段(11)に入力する選択手段
(17)とを具備し、 前記フレームデータ(FD)の最初の前記論理チャネルの１
ビット目の供給時に出力される前記セレクトデータ(D1
9) に応じて前記選択手段(17)が前記初期設定値(D17)
を選択し、この選択された初期設定値(D17) と該１ビッ
ト目のデータとで前記パリティチェック手段(11)がパリ
ティチェックを行うようにし、 該論理チャネルの２ビット目から最終ビットの１つ前の
ビット目までの供給時に出力される前記セレクトデータ
(D19) に応じて前記選択手段(17)が前記パリティ演算結
果(D13) を選択し、この選択されたパリティ演算結果(D
13) とこのパリティ演算結果(D13) よりも１つビット数
の多い該論理チャネルのビットデータとで前記パリティ
チェック手段(11)がパリティチェックを行うようにし、 ２番目以降の各々の該論理チャネルにおける１ビット目
の供給時に出力される前記タイミングデータ(D14) に応
じて、前記記憶手段(13)に記憶された前回の論理チャネ
ルの最終ビットのパリティ演算結果(D15) を読み出し、
この読み出されたパリティ演算結果(D15) を、この時出
力される該セレクトデータ(D19) に応じて前記選択手段
(17)が選択し、この選択されたパリティ演算結果(D15)
と該１ビット目のデータとで前記パリティチェック手段
(11)がパリティチェックを行うようにしたことを特徴と
するパリティ演算回路。 - 【請求項２】 前記パリティチェック手段(11)を、前記
フレームデータ(FD)と前記選択手段(17)で選択された前
記パリティ演算結果(D13) 、前記記憶手段(13)に記憶さ
れたパリティ演算結果(D15) 、及び前記初期設定値(D1
7) の何れかとを１ビット加算し、この加算結果を前記
パリティ演算結果(D13) として出力する加算器で構成し
たことを特徴とする請求項１記載のパリティ演算回路。 - 【請求項３】 前記初期設定値(D17) が、前記条件設定
手段(14)に奇数パリティチェックを行う設定が行われた
場合は「１」、偶数パリティチェックを行う設定が行わ
れた場合は「０」となることを特徴とする請求項１又は
２記載のパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102532A JPH07312559A (ja) | 1994-05-17 | 1994-05-17 | パリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6102532A JPH07312559A (ja) | 1994-05-17 | 1994-05-17 | パリティ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312559A true JPH07312559A (ja) | 1995-11-28 |
Family
ID=14329911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6102532A Withdrawn JPH07312559A (ja) | 1994-05-17 | 1994-05-17 | パリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312559A (ja) |
-
1994
- 1994-05-17 JP JP6102532A patent/JPH07312559A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508967A (en) | Line memory | |
| US4686670A (en) | Method of switching time slots in a TDM-signal and arrangement for performing the method | |
| US5163018A (en) | Digital signal processing circuit for carrying out a convolution computation using circulating coefficients | |
| JP2998366B2 (ja) | Ｃｒｃチェック方法 | |
| GB2306716A (en) | Performing bit-serial matrix transposition operations | |
| JPH07312559A (ja) | パリティ演算回路 | |
| JPS6238975A (ja) | 自己相関装置 | |
| US5374851A (en) | Memory apparatus | |
| JPH03214942A (ja) | ディジタル信号時間差補正回路 | |
| US6922764B2 (en) | Memory, processor system and method for performing write operations on a memory region | |
| US4424730A (en) | Electronic musical instrument | |
| US4878217A (en) | Data outputting device | |
| JP2702171B2 (ja) | フレーム変換回路 | |
| CN114217858B (zh) | 一种数据处理电路、系统及数据处理方法 | |
| JP3190781B2 (ja) | 半導体メモリ | |
| KR0143593B1 (ko) | 음향신호 선택방법 | |
| JP3105584B2 (ja) | シリアル・パラレル信号変換回路 | |
| JPH0629952A (ja) | 時分割多重回線のｃｒｃチェック方式 | |
| JP3006008B2 (ja) | 擬似パターン発生・確認回路 | |
| JPH0897791A (ja) | 信号検出回路及びフレーム同期回路 | |
| CN117743234A (zh) | 数据位宽转换方法、装置、电子设备及存储介质 | |
| CN114217857A (zh) | 一种数据处理电路、系统及数据处理方法 | |
| JPS6219120B2 (ja) | ||
| JP2845781B2 (ja) | メモリ書き込み制御回路 | |
| JP2878743B2 (ja) | タイミング信号作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |