JPH07307710A - Communication method and device eliminating influence of cyclic fluctuation of power source voltage - Google Patents
Communication method and device eliminating influence of cyclic fluctuation of power source voltageInfo
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- JPH07307710A JPH07307710A JP6124605A JP12460594A JPH07307710A JP H07307710 A JPH07307710 A JP H07307710A JP 6124605 A JP6124605 A JP 6124605A JP 12460594 A JP12460594 A JP 12460594A JP H07307710 A JPH07307710 A JP H07307710A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は電源電圧レベルの周期的
な変動の影響を除去することを可能にした通信方法およ
び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication method and apparatus capable of eliminating the influence of periodic fluctuations in power supply voltage level.
【0002】[0002]
【従来の技術】図6(a)および(b)は従来例のディ
ジタル無線機の送信側と受信側のブロック図を示してい
る。送信側では、マイクロホン70から入力したアナロ
グ音声信号を音声増幅部71で増幅し、ADM(適応デ
ィジタル変調)符号化部72でディジタル音声信号に変
換し、変調部73で変調をかけて送信部74から無線電
波として送信する。受信側では、空中線から入力した無
線電波を受信部77で受信し、復調部78で復調し、A
DM復号化部79でディジタル音声信号からアナログ音
声信号に変換し、音声増幅部80で増幅してからスピー
カ81から音声を出力する。2. Description of the Related Art FIGS. 6A and 6B are block diagrams of a transmitting side and a receiving side of a conventional digital radio apparatus. On the transmission side, an analog voice signal input from the microphone 70 is amplified by a voice amplifier 71, converted into a digital voice signal by an ADM (adaptive digital modulation) encoder 72, modulated by a modulator 73, and transmitted by a transmitter 74. To be transmitted as a radio wave. On the receiving side, the radio wave input from the antenna is received by the receiving unit 77, demodulated by the demodulating unit 78, and A
The DM decoding unit 79 converts the digital audio signal into an analog audio signal, the audio amplifying unit 80 amplifies the analog audio signal, and then outputs the audio from the speaker 81.
【0003】このような無線機においては、それに使用
する電源の電圧レベルが周期的に変動する場合、伝送さ
れる信号が電源電圧の変動の影響を受けることがある。
例えば、ヘリコプターに搭載するディジタル無線機は、
プロペラを回転させるロータの回転周期で電源電圧レベ
ルが低下しそれに伴い送信部電力が低下するので、送信
信号レベルも同じ周期で低下する。In such a radio, when the voltage level of the power supply used for the radio changes periodically, the transmitted signal may be affected by the change in the power supply voltage.
For example, a digital radio mounted on a helicopter
The power supply voltage level decreases in the rotation cycle of the rotor that rotates the propeller, and the transmission unit power decreases accordingly. Therefore, the transmission signal level also decreases in the same cycle.
【0004】図6(c)はヘリコプターのロータの回転
による影響を受けた送信信号を概念的に示している。送
信信号はロータの回転周期TR で信号レベルが低下し、
一種の振幅変調がかかった状態になる。これはロータモ
ジュレーションと呼ばれている。この信号を受信側で受
信し、復調部78で復調してベースバンド信号に戻す
際、信号レベルが低下している部分ではビット誤りが発
生しやすい。その結果、音声が忠実に再現されず通話品
質が劣化する。FIG. 6 (c) conceptually shows the transmission signal affected by the rotation of the rotor of the helicopter. The signal level of the transmitted signal decreases at the rotor rotation cycle T R ,
A kind of amplitude modulation is applied. This is called rotor modulation. When this signal is received by the receiving side and demodulated by the demodulation unit 78 to be returned to the baseband signal, a bit error is likely to occur in the portion where the signal level is lowered. As a result, the voice is not faithfully reproduced and the call quality deteriorates.
【0005】従来技術ではロータモジュレーション対策
として図6(a)に示すようにロータ回転周期検出部7
5とAGC(自動利得制御)部76を設け、ロータ回転
周期を検出しその周期に応じて送信部74にAGCをか
けることで送信信号にロータモジュレーションがかかる
のを抑えている。In the prior art, as a measure against rotor modulation, as shown in FIG.
5 and an AGC (automatic gain control) unit 76 are provided, the rotor rotation cycle is detected, and AGC is applied to the transmission unit 74 in accordance with the cycle, thereby suppressing the rotor modulation on the transmission signal.
【0006】また、ヘリコプターに搭載する無線機は自
機のロータの回転の影響で受信部の電力が周期的に低下
して受信信号がその影響を受けるため、図6(b)に示
すように受信側にもロータ回転周期検出部82とAGC
部83を設けて受信部77の周期的な受信特性の低下を
抑えている。[0006] Further, in the radio equipment mounted on the helicopter, the electric power of the receiving section is periodically reduced due to the influence of the rotation of the rotor of the radio equipment itself, and the received signal is affected, so that as shown in Fig. 6 (b). The rotor rotation period detector 82 and the AGC are also provided on the receiving side.
The section 83 is provided to suppress the periodic deterioration of the receiving characteristic of the receiving section 77.
【0007】[0007]
【発明が解決しようとする課題】しかし、上記従来技術
の方法では、送信側のディジタル無線機における送信信
号レベルの周期的な低下を完全に防止することができ
ず、ロータモジュレーションによる通話品質の劣化の問
題はなおも残っている。However, with the above-mentioned method of the prior art, it is not possible to completely prevent the periodic decrease of the transmission signal level in the digital radio apparatus on the transmission side, and the deterioration of the speech quality due to rotor modulation. The problem of still remains.
【0008】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、ロータモジュレー
ション等の原因による信号レベルの周期的変動の有無に
関係なく通話品質を劣化させない通信方法および通信装
置を実現することである。The present invention has been made in view of the above problems, and an object of the present invention is to provide a communication method which does not deteriorate the call quality regardless of the presence or absence of periodic fluctuation of the signal level due to a cause such as rotor modulation. It is to realize a communication device.
【0009】[0009]
【課題を解決するための手段】図1は本発明に係る原理
説明図である。通信装置間で通話やデータ通信等を行う
場合、これらの通信データは時系列である。時系列な通
信データを送受信する際、電源電圧の周期的変動によっ
て通信データがレベル変動を受ける場合、次のような通
信方法により通信データを保護することができる。FIG. 1 is a diagram illustrating the principle of the present invention. When making a call or data communication between communication devices, these communication data are time series. When transmitting and receiving time-series communication data, if the communication data undergoes level fluctuations due to periodic fluctuations in the power supply voltage, the communication data can be protected by the following communication method.
【0010】すなわち、送信側においては、時系列な通
信データを電源電圧の変動周期に応じた周期で時間分割
し、各分割区間ではその区間内の通信データを高速側に
速度変換して当該区間内に複数の同一通信データを同期
信号とともに多重化して送信する。That is, on the transmitting side, time-series communication data is time-divided in a cycle according to the fluctuation cycle of the power supply voltage, and in each divided section, the communication data in that section is speed-converted to the high-speed side and the section concerned is divided. A plurality of same communication data are multiplexed together with a synchronization signal and transmitted.
【0011】受信側においては、受信信号のレベル変動
を検出し、該レベル変動の周期と受信信号中の該同期信
号に基づいて該送信側での分割区間を抽出し、各分割区
間内の複数の同一通信データのうちのレベル変動の影響
の少ない通信データを抽出してそれに基づき元の送信側
での時系列な通信データを得る。On the receiving side, the level fluctuation of the received signal is detected, the divided section on the transmitting side is extracted based on the period of the level fluctuation and the synchronizing signal in the received signal, and a plurality of divided sections within each divided section are extracted. The communication data that is less affected by the level fluctuation is extracted from the same communication data of 1 and the time-series communication data on the original transmitting side is obtained based on the extracted communication data.
【0012】以下、この通信方法を用いた送信装置およ
び受信装置の構成を説明する。図1(1)の送信装置
は、電源電圧の変動周期の情報を取得する変動周期取得
手段61と、時系列な通信データを変動周期取得手段6
1で取得した変動周期に応じた周期で時間分割する時間
分割手段62と、各分割区間内の通信データを高速側に
速度変換して当該区間内に複数の同一通信データを同期
信号とともに多重化する多重化手段63と、多重化手段
63で多重化した信号を送信する送信手段64とを備え
る。The configurations of the transmitter and the receiver using this communication method will be described below. The transmitter of FIG. 1 (1) includes a fluctuation cycle acquisition unit 61 that acquires information on a fluctuation cycle of a power supply voltage, and a fluctuation cycle acquisition unit 6 that acquires time-series communication data.
1. Time division means 62 for time division in a cycle corresponding to the fluctuation cycle acquired in 1. and speed conversion of communication data in each divided section to high speed side to multiplex a plurality of same communication data with a synchronization signal in the section. And a transmitting means 64 for transmitting the signal multiplexed by the multiplexing means 63.
【0013】なお、図1(1)では時間分割手段62の
後に多重化手段63が配置されているが、多重化手段6
3の後に時間分割手段62を配置する方法なども可能で
ある。In FIG. 1A, the multiplexing means 63 is arranged after the time division means 62, but the multiplexing means 6
A method of arranging the time division means 62 after 3 is also possible.
【0014】図1(2)の受信装置は、受信信号のレベ
ル変動の周期を検出するレベル変動周期検出手段65
と、レベル変動周期検出手段65で検出したレベル変動
の周期と受信信号中の同期信号に基づいて送信側で時間
分割した分割区間を抽出する分割区間抽出手段66と、
分割手段抽出手段66で抽出した各分割区間内の複数の
同一通信データのうちのレベル変動の影響の少ない通信
データの抽出と元の速度への速度変換を行う復元手段6
7とを備える。The receiving apparatus shown in FIG. 1B has a level fluctuation cycle detecting means 65 for detecting a cycle of level fluctuations of a received signal.
And a division section extraction unit 66 for extracting a division section that is time-divided on the transmission side based on the level fluctuation cycle detected by the level fluctuation cycle detection unit 65 and the synchronization signal in the received signal,
Of the plurality of identical communication data within each divided section extracted by the dividing means extracting means 66, the communication data that is less affected by the level fluctuation and the restoring means 6 that performs speed conversion to the original speed are extracted.
7 and 7.
【0015】図1(3)に示す復元手段67は、分割区
間抽出手段66で抽出した各分割区間内の複数の同一通
信データを分離する分離手段671と、分離した複数の
同一通信データをそれぞれ元の速度に速度変換する速度
変換手段672と、分離および速度変換した複数の同一
通信データを、レベル変動周期検出手段65で検出した
レベル変動周期に応じた周期で比較し、そのうちのレベ
ル変動の影響の少ない通信データを判定してその通信デ
ータを選択する判定選択手段673とで構成される。な
お、図1(3)では速度変換手段672の後に判定選択
手段673を配置しているが、判定選択手段673の後
に速度変換手段672を配置する方法なども可能であ
る。The restoring means 67 shown in FIG. 1C has a separating means 671 for separating a plurality of identical communication data in each divided section extracted by the divided section extracting means 66 and a plurality of separated identical communication data, respectively. The speed conversion means 672 for converting the speed to the original speed and a plurality of separated and speed-converted same communication data are compared in a cycle corresponding to the level fluctuation cycle detected by the level fluctuation cycle detection means 65, and the level fluctuation It is composed of the determination selecting unit 673 which determines the communication data having a small influence and selects the communication data. In FIG. 1 (3), the judgment selecting means 673 is arranged after the speed converting means 672, but the speed converting means 672 may be arranged after the judgment selecting means 673.
【0016】上述の図1(1)の構成の送信装置は、ヘ
リコプターの電源に接続して作動するヘリコプター搭載
用の無線送信装置に適用し、変動周期取得手段61でヘ
リコプターのロータ回転周期を電源電圧の変動周期とし
て取得するように構成することができる。The transmitter having the configuration shown in FIG. 1 (1) is applied to a wireless transmitter mounted on a helicopter that is connected to a power source of a helicopter to operate, and the fluctuation period acquisition means 61 supplies the rotor rotation period of the helicopter to the power source. It can be configured to be acquired as the fluctuation cycle of the voltage.
【0017】[0017]
【作用】図1(1)の送信装置の作用について説明す
る。変動周期取得手段61は、電源電圧の変動周期の情
報を取得してそれを時間分割手段62に通知する。時間
分割手段62は、入力された時系列な通信データを変動
周期取得手段61で取得した変動周期に応じた周期で時
間分割し、各分割区間を多重化手段63へ出力する。多
重化手段63は、分割区間内の通信データを高速側に速
度変換して当該区間内に複数の同一通信データを同期信
号とともに多重化し、多重化した信号を送信手段64へ
出力する。送信手段64は、多重化した信号を受信装置
に送信する。この送信信号は電源電圧の周期的変動の影
響により同じ周期でレベル変動を受ける。The operation of the transmitter shown in FIG. 1A will be described. The fluctuation cycle acquisition means 61 acquires information on the fluctuation cycle of the power supply voltage and notifies the time division means 62 of it. The time division means 62 time-divisions the input time-series communication data in a cycle according to the fluctuation cycle acquired by the fluctuation cycle acquisition means 61, and outputs each divided section to the multiplexing means 63. The multiplexing means 63 speed-converts the communication data in the divided section to the high speed side, multiplexes a plurality of the same communication data in the section together with a synchronization signal, and outputs the multiplexed signal to the transmitting means 64. The transmitting means 64 transmits the multiplexed signal to the receiving device. This transmission signal undergoes level fluctuation in the same cycle due to the effect of cyclic fluctuation of the power supply voltage.
【0018】図1(2)の受信装置の作用について説明
する。受信信号はレベル変動周期検出手段65と分割区
間抽出手段66に入力される。レベル変動周期検出手段
65は受信信号のレベル変動の周期を検出し、その周期
を分割区間抽出手段66と復元手段67に通知する。分
割区間抽出手段66は、レベル変動周期検出手段65と
受信信号中の同期信号に基づいて送信側で時間分割した
分割区間を受信信号から抽出し、抽出した分割区間を復
元手段67へ出力する。復元手段67は、各分割区間内
の複数の同一通信データのうちのレベル変動の影響の少
ない通信データを抽出するとともに通信データを速度変
換して元の速度に戻して出力する。The operation of the receiver shown in FIG. 1 (2) will be described. The received signal is input to the level fluctuation period detecting means 65 and the division section extracting means 66. The level fluctuation cycle detecting means 65 detects the cycle of the level fluctuation of the received signal and notifies the divided section extracting means 66 and the restoring means 67 of the cycle. The division section extraction unit 66 extracts the division section that is time-divided on the transmission side from the reception signal based on the level fluctuation cycle detection unit 65 and the synchronization signal in the reception signal, and outputs the extracted division section to the restoration unit 67. The restoring unit 67 extracts communication data that is less affected by level fluctuations among the plurality of identical communication data in each divided section, converts the communication data to the original speed, and outputs the original speed.
【0019】図1(3)の復元手段67の作用について
説明する。分割区間抽出手段66で抽出された分割区間
は分離手段671に入力され、レベル変動周期検出手段
65で検出された変動周期は判定選択手段673に入力
される。分離手段671は、各分割区間内の複数の同一
通信データを分離して速度変換手段672へ出力する。
速度変換手段672は、分離した複数の同一通信データ
をそれぞれ元の速度に速度変換して判定選択手段673
へ出力する。判定選択手段673は、分離および速度変
換した複数の同一通信データを、レベル変動周期検出手
段65で検出したレベル変動周期に応じた周期で比較
し、そのうちのレベル変動の影響の少ない通信データを
判定してその通信データを選択し、出力する。The operation of the restoring means 67 shown in FIG. 1C will be described. The division section extracted by the division section extraction unit 66 is input to the separation unit 671, and the fluctuation cycle detected by the level fluctuation cycle detection unit 65 is input to the determination selection unit 673. The separating means 671 separates a plurality of the same communication data in each divided section and outputs them to the speed converting means 672.
The speed conversion means 672 speed-converts each of the plurality of separated identical communication data to the original speed, and then the judgment selection means 673.
Output to. The determination selection unit 673 compares the plurality of separated and speed-converted same communication data at a cycle corresponding to the level fluctuation cycle detected by the level fluctuation cycle detection unit 65, and judges the communication data that is less affected by the level fluctuation. Then, the communication data is selected and output.
【0020】上記の場合において、判定選択手段673
を先に行ってから速度変換手段672を行っても構わな
い。In the above case, the judgment selecting means 673
The speed conversion means 672 may be performed after the above.
【0021】[0021]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図2は本発明の実施例のヘリコプター搭載用ディ
ジタル無線送信機のブロック図を示している。この送信
機は入力部とロータ回転周期取得部と時間分割部と二重
化部と出力部で構成される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows a block diagram of a digital radio transmitter mounted on a helicopter according to an embodiment of the present invention. This transmitter is composed of an input unit, a rotor rotation period acquisition unit, a time division unit, a duplication unit, and an output unit.
【0022】入力部はマイクロホン1と音声増幅器2と
ADM符号化部3と8kHz出力部4とで構成され、ロ
ータ回転周期取得部は切替信号出力部6で構成され、時
間分割部は切替部7で構成され、二重化部は速度変換ク
ロック生成部5と同期符号発生回路8と同期符号付加回
路9と切替部10、11、13、18、19、20と反
転回路12と速度変換回路14、15と遅延回路16、
17とで構成される。出力部は変調部21と送信部22
とで構成される。The input unit is composed of the microphone 1, the voice amplifier 2, the ADM encoding unit 3 and the 8 kHz output unit 4, the rotor rotation period acquisition unit is composed of the switching signal output unit 6, and the time division unit is the switching unit 7. The duplexer is composed of a speed conversion clock generation unit 5, a synchronous code generation circuit 8, a synchronous code addition circuit 9, a switching unit 10, 11, 13, 18, 19, 20 and an inverting circuit 12 and a speed conversion circuit 14, 15. And delay circuit 16,
17 and. The output unit is a modulator 21 and a transmitter 22.
Composed of and.
【0023】入力部において、マイクロホン1は音声信
号を入力し、音声増幅部2は音声信号を増幅し、ADM
符号化部3は8kHz出力部4から供給される8kHz
のクロックを用いて音声信号をアナログ信号から速度8
kbpsのディジタル信号に変換する。8kHz出力部
4は二重化部の速度変換回路14、15への低速側の速
度変換クロックの供給も行う。In the input section, the microphone 1 inputs the voice signal, the voice amplifying section 2 amplifies the voice signal, and the ADM
The encoding unit 3 is 8 kHz supplied from the 8 kHz output unit 4.
Voice signal from analog signal to speed 8 using the clock of
Convert to a digital signal of kbps. The 8 kHz output unit 4 also supplies the speed conversion clock on the low speed side to the speed conversion circuits 14 and 15 of the duplexing unit.
【0024】ロータ回転周期取得部において、切替信号
出力部6は各切替部へ切替用クロックを出力する。時間
分割部において、切替部7は入力部でADM符号化され
たディジタル信号を時間分割する。In the rotor rotation cycle acquisition unit, the switching signal output unit 6 outputs a switching clock to each switching unit. In the time division unit, the switching unit 7 time-divisions the ADM-coded digital signal at the input unit.
【0025】二重化部において、速度変換クロック生成
部5は速度変換回路14、15に供給する高速側の速度
変換クロックを生成し、同期符号発生回路8は同期符号
を発生させ、同期符号付加回路9と切替部10、11と
反転回路12はディジタル信号の各分割区間に同期符号
を付加し、切替部13は速度変換回路14、15への速
度変換クロックの切替えを行い、速度変換回路14、1
5はディジタル信号の各分割区間を高速化し、遅延回路
16、17は高速化された各分割区間を遅延させ、切替
部18、19は遅延前の分割区間と遅延後の分割を連結
し、切替部20は切替部18と切替部19が出力した信
号を連結して1系列に戻し、出力部へ出力する。In the duplexing unit, the speed conversion clock generation unit 5 generates the speed conversion clock on the high speed side to be supplied to the speed conversion circuits 14 and 15, the synchronous code generation circuit 8 generates a synchronous code, and the synchronous code addition circuit 9 The switching units 10 and 11 and the inverting circuit 12 add a synchronization code to each divided section of the digital signal, and the switching unit 13 switches the speed conversion clocks to the speed conversion circuits 14 and 15, and the speed conversion circuits 14 and 1
5 speeds up each divided section of the digital signal, delay circuits 16 and 17 delay each speeded up divided section, and switching units 18 and 19 connect the divided section before delay and the divided section after delay to switch the divided sections. The unit 20 concatenates the signals output by the switching unit 18 and the switching unit 19 and returns them to one series, and outputs the signals to the output unit.
【0026】出力部において、変調部21は二重化部か
ら入力されたディジタル信号に変調をかけ、送信部22
は変調された信号を無線電波にして送信する。In the output section, the modulation section 21 modulates the digital signal input from the duplexing section, and the transmission section 22.
Transmits the modulated signal as a radio wave.
【0027】以下、図2のブロック図と図3のタイムチ
ャートに基づいて本実施例の送信機の各部の動作を詳し
く説明する。ただし入力部と出力部については特に従来
技術と変わる部分はないので詳細説明は省略する。The operation of each part of the transmitter of this embodiment will be described in detail below with reference to the block diagram of FIG. 2 and the time chart of FIG. However, since the input section and the output section are not different from those of the conventional technique, detailed description thereof will be omitted.
【0028】ロータ回転取得部について説明する。切替
信号出力部6には外部からロータ回転周波数(便宜上2
XHzとする)が与えられる。切替信号出力部6はロー
タ回転周波数2XHzを用いてXHzの切替用クロック
(c)と2XHzの切替クロック(d)を生成する。X
Hzの切替用クロック(c)は、時間分割部の切替部7
と二重化部の同期符号発生回路8、切替部10、切替部
11、切替部13、切替部20へそれぞれ出力される。
ただし切替部11に出力される切替用クロック(c)は
反転回路12により反転され切替部10と切替部11の
動作が互いに逆相になる。2XHzの切替用クロック
(d)は、多重化部の切替部18と切替部19へ出力さ
れる。The rotor rotation acquisition unit will be described. The switching signal output unit 6 receives an external rotor rotation frequency (for convenience, 2
XHz). The switching signal output unit 6 generates the switching clock (c) of XHz and the switching clock (d) of 2XHz by using the rotor rotation frequency of 2XHz. X
The switching clock (c) of Hz is used by the switching unit 7 of the time division unit.
And the synchronizing code generating circuit 8 of the duplexing unit, the switching unit 10, the switching unit 11, the switching unit 13, and the switching unit 20, respectively.
However, the switching clock (c) output to the switching unit 11 is inverted by the inverting circuit 12 so that the operations of the switching unit 10 and the switching unit 11 are in opposite phases. The switching clock (d) of 2XHz is output to the switching unit 18 and the switching unit 19 of the multiplexing unit.
【0029】次に時間分割部について説明する。切替部
7にはADM符号化部3からの速度8kbpsのディジ
タル信号(b)とXHzの切替用クロック(c)が入力
される。切替部7は、切替用クロック(c)の半周期毎
に交互に端子側と端子側に切り替わることにより、
切替部10の端子にディジタル信号(b)中のA、
C、・・・を、切替部11の端子にディジタル信号
(b)中のB、D、・・・を出力し、それによりディジ
タル信号(b)を2XHzの周期で時間分割する。Next, the time division unit will be described. The switching unit 7 receives the digital signal (b) at a speed of 8 kbps and the switching clock (c) at XHz from the ADM encoding unit 3. The switching unit 7 alternately switches to the terminal side and the terminal side every half cycle of the switching clock (c),
A in the digital signal (b) is input to the terminal of the switching unit 10,
, Are output to the terminals of the switching unit 11 as B, D, ... In the digital signal (b), whereby the digital signal (b) is time-divided at a cycle of 2 XHz.
【0030】次に二重化部について説明する。速度変換
クロック生成部5には外部からロータ回転周波数2XH
zが与えられる。速度変換クロック生成部5はロータ回
転周波数2XHzと、入力部の8kHz出力部4から供
給される8kHzのクロックとを用いて周波数(8k×
2+α)Hzの速度変換クロックを生成し、それを二重
化部の同期符号発生回路8と切替部13へ出力する。こ
こでαは通信データに付加する同期符号のビット数によ
り決まる値である。Next, the duplication section will be described. The speed conversion clock generator 5 is externally connected to the rotor rotation frequency 2XH.
z is given. The speed conversion clock generation unit 5 uses the rotor rotation frequency of 2 XHz and the 8 kHz clock supplied from the input unit 8 kHz output unit 4 to generate a frequency (8 kHz x
A speed conversion clock of 2 + α) Hz is generated and output to the synchronous code generation circuit 8 of the duplexing unit and the switching unit 13. Here, α is a value determined by the number of bits of the synchronization code added to the communication data.
【0031】同期符号発生回路8には(8k×2+α)
Hzの速度変換クロックとXHzの切替用クロック
(c)が入力される。同期符号発生回路8は、切替用ク
ロック(c)の半周期毎に(8k×2+α)Hzの速度
変換クロックに同期したα′ビットの同期符号を発生さ
せ、それを同期符号付加回路9へ出力する。αは同期符
号の1秒間あたりのビット数に相当するのでαとα′の
関係は、 α/α′=2X である。同期符号付加回路9はこの同期符号を切替部1
0の端子と切替部11の端子へ出力する。The synchronous code generating circuit 8 has (8k × 2 + α)
The speed conversion clock of Hz and the switching clock (c) of XHz are input. The synchronization code generation circuit 8 generates an α′-bit synchronization code synchronized with the speed conversion clock of (8k × 2 + α) Hz every half cycle of the switching clock (c), and outputs it to the synchronization code addition circuit 9. To do. Since α corresponds to the number of bits per second of the synchronization code, the relationship between α and α'is α / α '= 2X. The sync code adding circuit 9 switches this sync code to the switching unit 1.
It is output to the terminal of 0 and the terminal of the switching unit 11.
【0032】切替部10は、切替クロック(c)の半周
期毎に交互に端子側と端子側に切り替わることによ
り、端子から入力した速度8kbpsのディジタル信
号(b)の末尾に端子から入力した同期符号を付加
し、それを信号(e)として速度変換回路14へ出力す
る。同様に切替部11は、切替クロック(i)の半周期
毎に交互に端子側と端子側に切り替わることによ
り、端子から入力した速度8kbpsのディジタル信
号(b)の末尾に端子から入力した同期符号を付加
し、それを信号(j)として速度変換回路15へ出力す
る。この場合、切替部11側では、切替用クロック
(i)は反転回路12により切替用クロック(c)を反
転したものなので、切替部10が端子側に切り替わる
時には切替部11が端子側に切り替わり、切替部10
が端子側に切り替わる時には切替部11が端子側に
切り替わる。すなわち、切替部10と11では端子、
に切り替わるタイミングが互いに逆となる。The switching unit 10 alternately switches to the terminal side and the terminal side every half cycle of the switching clock (c), so that the synchronization input from the terminal is added to the end of the digital signal (b) of 8 kbps in speed input from the terminal. A code is added and the signal is output to the speed conversion circuit 14 as a signal (e). Similarly, the switching unit 11 alternately switches between the terminal side and the terminal side every half cycle of the switching clock (i), so that the synchronization code input from the terminal is added to the end of the digital signal (b) having a speed of 8 kbps input from the terminal. Is added and is output to the speed conversion circuit 15 as a signal (j). In this case, on the switching unit 11 side, since the switching clock (i) is the switching clock (c) inverted by the inverting circuit 12, when the switching unit 10 switches to the terminal side, the switching unit 11 switches to the terminal side. Switching unit 10
When is switched to the terminal side, the switching unit 11 is switched to the terminal side. That is, the switching units 10 and 11 have terminals,
The timing of switching to is opposite to each other.
【0033】切替部13の端子と端子′には8kH
zの速度変換クロックが入力され、切替部13の端子
と端子′には(8kHz×2+α)Hzの速度変換ク
ロックが入力される。切替部13はXHzの切替用クロ
ック(c)に応答して端子と端子の間、端子′と
端子′の間で交互に切り替わるが、端子側に切り替
わる時は端子′側に切り替わり、端子側に切り替わ
る時は端子′側に切り替わる。8 kHz is applied to the terminals of the switching unit 13 and the terminal '.
The speed conversion clock of z is input, and the speed conversion clock of (8 kHz × 2 + α) Hz is input to the terminal and the terminal ′ of the switching unit 13. In response to the XHz switching clock (c), the switching unit 13 alternately switches between terminals and between terminals' and ', but when switching to the terminal side, it switches to the terminal' side and then to the terminal side. When switching, it switches to the terminal 'side.
【0034】速度変換回路14は、切替部13から8k
Hzの速度変換クロックを供給される間、そのクロック
に同期して速度8kbpsの信号(e)を回路内に入力
し、一分割区間の入力終了後、回路内に蓄えたその分割
区間のデータを、次に供給される(8k×2+α)Hz
の速度変換クロックに同期して出力する。これにより速
度8kbpsのディジタル信号(e)は速度(8k×2
+α)bpsの信号(f)に変換される。なお、信号
(e)の各分割区間の末尾に付加されている同期符号は
予め(8k×2+α)bpsの速度で生成されているの
で、速度変換回路14に(8k×2+α)Hzのクロッ
クで入力され、同じく(8k×2+α)Hzのクロック
で出力される。すなわち、同期符号部分は速度変換回路
14を通過するだけで速度変換されない。The speed conversion circuit 14 is 8k from the switching unit 13.
While the speed conversion clock of Hz is supplied, a signal (e) having a speed of 8 kbps is input into the circuit in synchronization with the clock, and after the input of one division section is completed, the data of the division section stored in the circuit is stored. , (8k × 2 + α) Hz supplied next
Output in synchronization with the speed conversion clock of. As a result, the digital signal (e) having a speed of 8 kbps is transmitted at a speed of
+ Α) bps signal (f) is converted. Since the sync code added to the end of each divided section of the signal (e) is generated in advance at a speed of (8k × 2 + α) bps, the speed conversion circuit 14 uses a clock of (8k × 2 + α) Hz. It is input and is also output at the clock of (8k × 2 + α) Hz. That is, the sync code portion only passes through the speed conversion circuit 14 and is not converted in speed.
【0035】高速化された信号(f)は切替部18の端
子と遅延回路16へ出力される。遅延回路16は信号
(f)を2XHzの切替用クロック(d)の半周期分だ
け遅延させ、それを信号(g)として切替部18の端子
へ出力する。切替部18は2XHzの切替用クロック
(d)の半周期毎に交互に端子側と端子側に切り替
わることにより、信号(f)の直後に信号(g)を連結
し、それを二重化された信号(h)として切替部20の
端子へ出力する。The speeded-up signal (f) is output to the terminal of the switching section 18 and the delay circuit 16. The delay circuit 16 delays the signal (f) by a half cycle of the switching clock (d) of 2XHz, and outputs it as a signal (g) to the terminal of the switching unit 18. The switching unit 18 alternately switches to the terminal side and the terminal side every half cycle of the switching clock (d) of 2 XHz, so that the signal (g) is connected immediately after the signal (f) and the signal is duplicated. It outputs to the terminal of the switching part 20 as (h).
【0036】速度変換回路15から切替部20までの処
理過程は、上記の速度変換回路14から切替部20まで
の処理過程と同様であり、速度8kbpsのディジタル
信号(j)を(8k×2+α)bpsに高速化した信号
(k)と、信号(k)を2XHzの半周期分遅延させた
信号(l)とを連結し、それを二重化された信号(m)
として切替部20の端子へ出力する。The process from the speed conversion circuit 15 to the switching unit 20 is the same as the process from the speed conversion circuit 14 to the switching unit 20 described above, and the digital signal (j) having a speed of 8 kbps is (8k × 2 + α). A signal (k) that has been speeded up to bps and a signal (l) that is obtained by delaying the signal (k) by a half cycle of 2 XHz are connected, and a signal that has been duplicated (m)
To the terminal of the switching unit 20.
【0037】切替部20は、XHzの切替用クロック
(c)の半周期毎に交互に端子側と端子側に切り替
わることにより信号(h)と信号(m)を連結して1系
列に戻し、それを信号(n)として出力部へ出力する。The switching unit 20 alternately switches to the terminal side and the terminal side every half cycle of the XHz switching clock (c) to connect the signal (h) and the signal (m) back to one series, It is output to the output unit as a signal (n).
【0038】次に、本実施例の送信機における音声信号
の変換過程を図3のタイムチャートを参照しながら説明
する。入力部では、音声増幅されたアナログ信号(a)
がADM符号化されて速度8kbpsのディジタル信号
(b)に変換される。Next, the conversion process of the audio signal in the transmitter of this embodiment will be described with reference to the time chart of FIG. In the input section, voice amplified analog signal (a)
Is ADM encoded and converted into a digital signal (b) having a speed of 8 kbps.
【0039】ロータ回転周期取得部では、外部から与え
られたロータ回転周波数2XHzを基にXHzの切替用
クロック(c)と2XHzの切替用クロック(d)が生
成される。時間分割部では、切替用クロック(c)がハ
イレベルになっている間にディジタル信号(b)の区間
A、C、・・・を抽出し、切替用クロック(c)がロー
レベルになっている間にディジタル信号(b)の区間
B、D、・・・を抽出する。In the rotor rotation period acquisition section, a switching clock (c) of XHz and a switching clock (d) of 2XHz are generated based on the rotor rotation frequency 2XHz given from the outside. The time division unit extracts the sections A, C, ... Of the digital signal (b) while the switching clock (c) is at the high level, and the switching clock (c) is at the low level. During this period, sections B, D, ... Of the digital signal (b) are extracted.
【0040】二重化部では、まず、切替用クロック
(c)が立ち下がった時に各区間A、C、・・・の末尾
に同期符号を付加し、切替用クロック(c)と逆相の切
替用クロック(i)が立ち下がった時に各区間B、D、
・・・の末尾に同期符号を付加することにより、2系列
の信号(e)と(j)を生成する。In the duplexer, first, when the switching clock (c) falls, a synchronization code is added to the end of each section A, C, ... When the clock (i) falls, each section B, D,
The two series of signals (e) and (j) are generated by adding a synchronization code to the end of.
【0041】次に、信号(e)の音声信号部分を8kb
psから(8k×2+α)bpsに高速化して信号
(f)を生成し、信号(j)の音声信号部分を8kbp
sから(8k×2+α)bpsに高速化して信号(k)
を生成する。なお、信号(e)と(j)の同期符号部分
は予め(8k×2+α)bpsの速度で生成されている
ので、ここでは高速化されない。Next, the voice signal portion of the signal (e) is set to 8 kb.
The signal (f) is generated by increasing the speed from ps to (8k × 2 + α) bps, and the voice signal portion of the signal (j) is 8kbp.
s to (8k × 2 + α) bps and signal (k)
To generate. Note that the sync code portions of the signals (e) and (j) are generated in advance at a speed of (8k × 2 + α) bps, and therefore the speed is not increased here.
【0042】さらに、信号(f)と(k)を切替用クロ
ック(d)の半周期分だけ遅延させて元の信号とは別の
経路に信号(g)と(l)を生成する。そして切替部1
8で、切替用クロック(d)がハイレベルの時は信号
(f)を、ローレベルの時は信号(g)を同じ経路に合
流させることにより、同一の2つの区間(AとA′、C
とC′、・・・)が連続する信号(h)を生成する。同
様に、切替部19で、切替用クロック(d)がハイレベ
ルの時は信号(k)を、ローレベルの時は信号(l)を
同じ経路に合流させることにより、同一の2つの区間
(BとB′、DとD′、・・・)が連続する信号(m)
を生成する。Further, the signals (f) and (k) are delayed by a half cycle of the switching clock (d) to generate the signals (g) and (l) on a path different from the original signal. And switching unit 1
In FIG. 8, the signal (f) is merged into the same path when the switching clock (d) is high level and the signal (g) is merged into the same path when the switching clock (d) is low level, so that two identical sections (A and A ′, C
And C ′, ...) Generate a continuous signal (h). Similarly, in the switching unit 19, when the switching clock (d) is at the high level, the signal (k) is merged into the same path when the switching clock (d) is at the low level, so that the same two sections ( A signal (m) in which B and B ', D and D', ...) are continuous.
To generate.
【0043】最後に、切替用クロック(c)がハイレベ
ルの時は信号(h)を、ローレベルの時は信号(m)を
同じ経路に合流させることにより、同一の2つの区間
(AとA′、BとB′、CとC′、DとD′、・・・)
が連続する信号(n)を生成する。Finally, when the switching clock (c) is at the high level, the signal (h) is merged into the same path when the switching clock (c) is at the low level, and the signal (m) is merged into the same path (A and A). A ', B and B', C and C ', D and D', ...)
Generate a continuous signal (n).
【0044】この信号(n)は、送信部から無線電波と
して出力されるが、その際にロータ回転周期で送信信号
レベルが低下する。しかし信号が二重化されているた
め、このレベル低下を受けるのは2つ連続する同一の区
間のうちの一方だけである。This signal (n) is output from the transmitter as a radio wave, but at that time, the level of the transmitted signal decreases in the rotor rotation cycle. However, since the signal is duplicated, only one of the two consecutive same sections is subjected to this level reduction.
【0045】図4は本発明の実施例のヘリコプター搭載
用ディジタル無線受信機のブロック図を示している。こ
の受信機は大別すれば入力部とレベル変動周期検出部と
分割区間抽出部と復元部と出力部とで構成される。復元
部の機能は分離部と速度変換部と判定選択部とで構成さ
れる。FIG. 4 is a block diagram of a digital radio receiver mounted on a helicopter according to an embodiment of the present invention. This receiver is roughly composed of an input unit, a level fluctuation period detection unit, a divided section extraction unit, a restoration unit, and an output unit. The function of the restoration unit is composed of a separation unit, a speed conversion unit, and a judgment selection unit.
【0046】入力部は自機ロータ回転周期検出部31と
AGC部32と受信部33と復調部34とで構成され
る。レベル変動周期検出部はレベル検出回路351と周
期検出回路352と保護回路353とで構成される。分
割区間抽出部は切替部38で構成される。復元部におい
て、分離部は切替部39、40で構成され、速度変換部
は切替部41と速度変換回路42〜45とで構成され、
判定選択部は切替部46、47、51とレベル抽出部4
8、49とレベル比較器50とで構成される。出力部は
ADM復号化部52と音声増幅器53とスピーカ54と
で構成される。また、以上の各部に制御用の信号を供給
するための回路として同期再生回路36と信号発生回路
37が設けられている。The input section is composed of a rotor rotation cycle detecting section 31, an AGC section 32, a receiving section 33 and a demodulating section 34. The level fluctuation cycle detection unit is composed of a level detection circuit 351, a cycle detection circuit 352, and a protection circuit 353. The division section extraction unit is composed of the switching unit 38. In the restoration unit, the separation unit is composed of the switching units 39 and 40, the speed conversion unit is composed of the switching unit 41 and the speed conversion circuits 42 to 45,
The determination / selection unit includes the switching units 46, 47, 51 and the level extraction unit 4.
8 and 49 and a level comparator 50. The output unit is composed of an ADM decoding unit 52, a voice amplifier 53, and a speaker 54. In addition, a synchronous reproduction circuit 36 and a signal generation circuit 37 are provided as circuits for supplying control signals to the above respective parts.
【0047】入力部において、受信部33は無線電波を
受信し、復調部は受信信号を復調してベースバンド信号
に戻し、自機ロータ回転周期検出部31は自機のロータ
回転周期を検出し、AGG部32は検出された自機ロー
タ周期に応じて受信部33にAGCをかける。In the input section, the receiving section 33 receives the radio wave, the demodulating section demodulates the received signal and returns it to the baseband signal, and the own rotor rotation cycle detecting section 31 detects the rotor rotating cycle of the own machine. The AGG unit 32 applies AGC to the receiving unit 33 according to the detected rotor cycle of the own device.
【0048】同期再生回路36は復調された受信信号中
の同期符号を検出することで同期を再生し、信号発生回
路37は各切替部への切替用クロックと速度変換回路へ
の速度変換クロックを生成する。The synchronous reproduction circuit 36 reproduces the synchronization by detecting the synchronous code in the demodulated received signal, and the signal generation circuit 37 supplies the switching clock to each switching unit and the speed conversion clock to the speed conversion circuit. To generate.
【0049】レベル変動周期検出部において、レベル検
出回路351は受信部33から入力された復調前の受信
信号の信号レベルの低下を検出し、周期検出回路352
は受信信号の信号レベルが低下する周期を検出し、保護
回路353は周期検出回路353が検出する周期が乱れ
るのを防止する。分割区間抽出部において、切替部38
は送信機側で時間分割された分割区間を受信信号から抽
出する。In the level fluctuation cycle detection section, the level detection circuit 351 detects a decrease in the signal level of the reception signal before demodulation input from the reception section 33, and the cycle detection circuit 352.
Detects a cycle in which the signal level of the received signal decreases, and the protection circuit 353 prevents the cycle detected by the cycle detection circuit 353 from being disturbed. In the division section extraction unit, the switching unit 38
Extracts a time-divided section on the transmitter side from the received signal.
【0050】復元部の分離部において、切替部39と4
0は各分割区間内の二重化された通信データを分離す
る。復元部の速度変換部において、切替部41は速度変
換回路42〜45に供給される速度変換クロックの切替
えを行い、速度変換回路42〜45は分離された各通信
データを低速化して元の速度に変換する。復元部の判定
選択部において、切替部46と47は低速化された通信
データを連結して2系列のディジタル音声信号を復元
し、レベル抽出部48と49は復元された2系列のディ
ジタル音声信号の各分割区間の信号レベルを抽出し、レ
ベル比較器50は抽出された各分割区間の信号レベルを
比較し、切替部51は比較した分割区間のうち信号レベ
ルの低下が少ない方を選択して出力部へ出力する。In the separation section of the restoration section, the switching sections 39 and 4
0 separates the duplicated communication data in each divided section. In the speed conversion unit of the restoration unit, the switching unit 41 switches the speed conversion clocks supplied to the speed conversion circuits 42 to 45, and the speed conversion circuits 42 to 45 reduce the speed of each separated communication data to the original speed. Convert to. In the determination / selection unit of the restoration unit, the switching units 46 and 47 connect the slowed down communication data to restore the two-series digital audio signal, and the level extraction units 48 and 49 restore the two-series digital audio signal. Of the divided sections, the level comparator 50 compares the extracted signal levels of the divided sections, and the switching unit 51 selects one of the compared divided sections that has a smaller decrease in signal level. Output to the output section.
【0051】出力部において、ADM復号部52は復元
されたディジタル音声信号をアナログ音声信号に変換
し、音声増幅器53はアナログ音声信号を増幅してスピ
ーカー54から出力する。In the output section, the ADM decoding section 52 converts the restored digital audio signal into an analog audio signal, and the audio amplifier 53 amplifies the analog audio signal and outputs it from the speaker 54.
【0052】以下、図4のブロック図と図5のタイムチ
ャートに基づいて本実施例の受信機の各部の動作を詳し
く説明する。ただし入力部と出力部については特に従来
技術と変わる部分はないので詳細説明は省略する。The operation of each part of the receiver of this embodiment will be described in detail below with reference to the block diagram of FIG. 4 and the time chart of FIG. However, since the input section and the output section are not different from those of the conventional technique, detailed description thereof will be omitted.
【0053】最初にレベル変動周期検出部について説明
する。レベル検出回路351は、受信部33から入力さ
れた受信信号の信号レベルがある閾値よりも低下した
時、対数増幅器で低レベル発生を検出し、それを周期検
出回路352に通知する。周期検出回路352は、低レ
ベル発生周期をカウンタで計測する。この周期は送信機
側のロータモジュレーションの周期そのものである。First, the level fluctuation cycle detector will be described. When the signal level of the received signal input from the receiving unit 33 falls below a certain threshold, the level detection circuit 351 detects a low level occurrence by the logarithmic amplifier and notifies the cycle detection circuit 352 of it. The cycle detection circuit 352 measures the low level generation cycle with a counter. This cycle is the cycle of rotor modulation on the transmitter side.
【0054】保護回路353は、受信信号にノイズが混
入すると周期検出回路353で検出するロータモジュレ
ーションの周期が乱れるので、不規則なタイミングで発
生するノイズに対しては周期検出回路353がこれをロ
ータモジュレーション周期として検出しないよう保護す
るための回路である。周期検出回路352はロータモジ
ュレーションの周期を検出すると、そのタイミングに同
期したタイミング信号を同期再生回路36と復元部のレ
ベル抽出部48、49へ出力する。In the protection circuit 353, if noise is mixed in the received signal, the cycle of rotor modulation detected by the cycle detection circuit 353 is disturbed, so that the cycle detection circuit 353 can detect noise generated at irregular timings. This is a circuit to protect it from being detected as a modulation cycle. When the cycle detection circuit 352 detects the cycle of rotor modulation, the cycle detection circuit 352 outputs a timing signal synchronized with the timing to the synchronous reproduction circuit 36 and the level extraction sections 48 and 49 of the restoration section.
【0055】次に同期再生回路36と信号発生回路37
について説明する。同期再生回路36は、復調部34で
復調された受信信号と周期検出回路352からのタイミ
ング信号を入力し、受信信号中の同期符号を検出して2
XHzの同期信号を再生し、タイミング信号の位相と同
期信号の位相を比較して位相の相関が認められればこの
同期信号を信号発生回路37へ出力する。Next, the synchronous reproducing circuit 36 and the signal generating circuit 37.
Will be described. The sync reproduction circuit 36 inputs the reception signal demodulated by the demodulation unit 34 and the timing signal from the cycle detection circuit 352, detects a synchronization code in the reception signal, and outputs 2
The XHz synchronization signal is reproduced, the phase of the timing signal and the phase of the synchronization signal are compared, and if a phase correlation is recognized, this synchronization signal is output to the signal generation circuit 37.
【0056】信号発生回路37は、入力された2XHz
の同期信号を基にして、XHzの切替用クロック
(b)、2XHzの切替用クロック(c)、切替用クロ
ック(b)より1/4周期位相が遅れたXHzの切替用
クロック(d)、切替用クロック(d)より1/4周期
位相が遅れたXHzの切替用クロック(e)を発生さ
せ、さらに、8kHzと(8k×2+α)kHzの速度
変換クロックを発生させる。切替用クロック(b)は分
割区間抽出部の切替部38へ、切替用クロック(c)は
復元部の切替部39と40へ、切替用クロック(d)は
復元部の切替部41と46へ、切替用クロック(e)は
復元部の切替部41と47へそれぞれ出力される。ま
た、8kHzと(8k×2+α)kHzの速度変換クロ
ックは切替部41へ出力される。The signal generation circuit 37 receives the input 2XHz
A switching clock (b) for XHz, a switching clock (c) for 2XHz, and a switching clock (d) for XHz whose phase is delayed from the switching clock (b) by 1/4 cycle based on the synchronization signal of An XHz switching clock (e) whose phase is delayed by 1/4 cycle from the switching clock (d) is generated, and further a speed conversion clock of 8 kHz and (8k × 2 + α) kHz is generated. The switching clock (b) is sent to the switching unit 38 of the division section extraction unit, the switching clock (c) is sent to the switching units 39 and 40 of the restoration unit, and the switching clock (d) is sent to the switching units 41 and 46 of the restoration unit. , The switching clock (e) is output to the switching units 41 and 47 of the restoration unit, respectively. Further, the speed conversion clocks of 8 kHz and (8 k × 2 + α) kHz are output to the switching unit 41.
【0057】次に分割区間抽出部について説明する。切
替部38は、XHzの切替クロック(b)の半周期毎に
交互に端子側と端子側に切り替わることによって、
復調部34から入力された速度(8k×2+α)bps
のディジタル信号(a)を分割しながら、端子から信
号(f)を切替部39へ、端子から信号(g)を切替
部40へ出力する。これにより、連続する2つの同一デ
ータを含んだ分割区間がディジタル信号(a)から抽出
されて2系列の信号(f)と(g)に分離され、それぞ
れ切替部39と切替部40へ出力される。Next, the divided section extraction unit will be described. The switching unit 38 alternately switches to the terminal side and the terminal side every half cycle of the XHz switching clock (b),
Speed (8k × 2 + α) bps input from demodulation unit 34
The signal (f) is output from the terminal to the switching unit 39 and the signal (g) is output from the terminal to the switching unit 40 while dividing the digital signal (a). As a result, a continuous division section including two identical data is extracted from the digital signal (a) and separated into two series of signals (f) and (g), which are output to the switching unit 39 and the switching unit 40, respectively. It
【0058】次に復元部の分離部について説明する。切
替部39は、2XHxの切替用クロック(c)の半周期
毎に交互に端子側と端子側に切り替わることによっ
て信号(f)を分割しながら、端子から信号(h)を
速度変換回路42へ、端子から信号(j)を速度変換
回路43へ出力する。同様に、切替部40は、2XHx
の切替用クロック(c)の半周期毎に交互に端子側と
端子側に切り替わることによって信号(g)を分割し
ながら、端子から信号(l)を速度変換回路44へ、
端子から信号(n)を速度変換回路45へ出力する。
これにより、信号(f)と信号(g)の各分割区間内の
連続する2つの同一データが分離され、信号(f)の各
分割区間内の前半のデータが速度変換回路42へ、後半
のデータが速度変換回路43へ、信号(g)の各分割区
間内の前半のデータが速度変換回路44へ、後半のデー
タが速度変換回路45へそれぞれ出力される。Next, the separation unit of the restoration unit will be described. The switching unit 39 divides the signal (f) by alternately switching between the terminal side and the terminal side every half cycle of the switching clock (c) of 2XHx, and the signal (h) from the terminal to the speed conversion circuit 42. , To output the signal (j) to the speed conversion circuit 43. Similarly, the switching unit 40 is 2XHx
While the signal (g) is divided by alternately switching to the terminal side and the terminal side every half cycle of the switching clock (c) of (1), the signal (1) from the terminal to the speed conversion circuit 44,
The signal (n) is output from the terminal to the speed conversion circuit 45.
As a result, two consecutive identical data in each divided section of the signal (f) and the signal (g) are separated, and the first half data in each divided section of the signal (f) is sent to the speed conversion circuit 42 and the latter half. The data is output to the speed conversion circuit 43, the first half data in each divided section of the signal (g) is output to the speed conversion circuit 44, and the second half data is output to the speed conversion circuit 45.
【0059】次に復元部の速度変換部について説明す
る。切替部41には8kHzおよび(8kHz×2+
α)Hzの速度変換クロックとXHzの切替用クロック
(d)とXHzの切替用クロック(e)が入力される。
切替部41は、位相が1/4周期ずれている切替用クロ
ック(d)と(e)の組合せで作られるタイミングに応
答しながら、速度変換回路42〜45の各々に対して8
kHzと(8kHz×2+α)Hzの速度変換クロック
を交互に出力する。Next, the speed conversion section of the restoration section will be described. The switching unit 41 has 8 kHz and (8 kHz × 2 +
The α) Hz speed conversion clock, the XHz switching clock (d), and the XHz switching clock (e) are input.
The switching unit 41 responds to the timing generated by the combination of the switching clocks (d) and (e) whose phases are deviated by ¼ cycle, and outputs eight signals to each of the speed conversion circuits 42 to 45.
The speed conversion clocks of kHz and (8 kHz × 2 + α) Hz are alternately output.
【0060】速度変換回路42〜45は、(8kHz×
2+α)Hzの速度変換クロックに同期して速度(8k
Hz×2+α)bpsの信号(h)、(j)、(l)、
(n)を回路内に入力してから8kHzの速度変換クロ
ックに同期してそれらを出力することにより、元の速度
8kbpsに低速化された信号(i)、(k)、
(m)、(o)を生成する。その際、信号(h)、
(j)、(l)、(n)に含まれている同期符号は廃棄
される。信号(i)、(k)、(m)、(o)はそれぞ
れ切替部46の端子、切替部47の端子、切替部4
6の端子、切替部47の端子へ出力される。The speed conversion circuits 42 to 45 are (8 kHz ×
The speed (8k) is synchronized with the speed conversion clock of 2 + α) Hz.
Hz × 2 + α) bps signals (h), (j), (l),
By inputting (n) into the circuit and then outputting them in synchronization with the speed conversion clock of 8 kHz, the signals (i), (k), which are slowed down to the original speed of 8 kbps,
(M) and (o) are generated. At that time, the signal (h),
The sync code included in (j), (l), and (n) is discarded. The signals (i), (k), (m), and (o) are the terminals of the switching unit 46, the terminals of the switching unit 47, and the switching unit 4, respectively.
6 and the terminal of the switching unit 47.
【0061】次に判定選択部について説明する。切替部
46は、XHzの切替用クロック(d)の半周期毎に交
互に端子側と端子側に切り替わって信号(i)と信
号(m)を同じ経路に合流させることにより、2系列に
分かれていた信号を1系列の信号(p)に戻し、それを
レベル抽出部48と切替部51の端子に出力する。以
上の処理の結果として、受信信号(a)の各分割区間内
の連続する2つの同一通信データのうちの前半のデータ
を抽出して元の速度に戻して連結したものが信号(p)
である。Next, the judgment selecting section will be described. The switching unit 46 alternately switches to the terminal side and the terminal side every half cycle of the switching clock (d) of XHz and merges the signal (i) and the signal (m) into the same path, thereby dividing into two series. The output signal is returned to one series of signals (p) and is output to the terminals of the level extraction unit 48 and the switching unit 51. As a result of the above processing, a signal (p) is obtained by extracting the first half data of two consecutive same communication data in each divided section of the received signal (a), restoring the original speed, and concatenating the extracted data.
Is.
【0062】同様に、切替部47は、XHzの切替用ク
ロック(e)の半周期毎に交互に端子側と端子側に
切り替わって信号(k)と信号(o)を同じ経路に合流
させることにより、2系列に分かれていた信号を1系列
の信号(q)に戻し、それをレベル抽出部49と切替部
51の端子に出力する。以上の処理の結果として、受
信信号(a)の各分割区間内の連続する2つの同一通信
データのうちの後半のデータを抽出して元の速度に戻し
て連結したものが信号(q)である。Similarly, the switching unit 47 alternately switches between the terminal side and the terminal side every half cycle of the XHz switching clock (e) to merge the signal (k) and the signal (o) into the same path. Thus, the signal that has been divided into two series is returned to the signal (q) of one series and is output to the terminals of the level extraction unit 49 and the switching unit 51. As a result of the above processing, the signal (q) is obtained by extracting the latter half data of two consecutive same communication data in each divided section of the received signal (a), restoring the original speed, and concatenating the extracted data. is there.
【0063】レベル抽出部48は、レベル変動周期検出
部の周期検出回路352からのタイミング信号に応答し
て、入力された信号(p)の信号レベルを抽出し、それ
をレベル比較器50へ出力する。同様に、レベル抽出部
49は、レベル変動周期検出部の周期検出回路352か
らのタイミング信号に応答して、入力された信号(q)
の信号レベルを抽出し、それをレベル比較器50へ出力
する。The level extraction section 48 extracts the signal level of the input signal (p) in response to the timing signal from the cycle detection circuit 352 of the level fluctuation cycle detection section, and outputs it to the level comparator 50. To do. Similarly, the level extraction section 49 responds to the timing signal from the cycle detection circuit 352 of the level fluctuation cycle detection section in response to the input signal (q).
The signal level of the signal is extracted and output to the level comparator 50.
【0064】レベル比較器50は、信号(p)と信号
(q)の信号レベルを比較し、信号(p)の信号レベル
の方が高い場合は切替部51を端子側に切り替え、逆
に信号(q)の信号レベルの方が高い場合は切替部51
を端子側に切り替えるような切替用クロックを切替部
51へ出力する。それにより、信号(p)と信号(q)
のうちのレベル低下が少ない方の信号が分割区間毎に選
択されて出力部へ出力される。The level comparator 50 compares the signal levels of the signal (p) and the signal (q), and when the signal level of the signal (p) is higher, switches the switching unit 51 to the terminal side and vice versa. When the signal level of (q) is higher, the switching unit 51
A switching clock for switching to the terminal side is output to the switching unit 51. Thereby, the signal (p) and the signal (q)
The signal having the smaller level decrease is selected for each divided section and output to the output unit.
【0065】次に、本実施例の受信機における音声信号
の変換過程を図7のタイムチャートを参照しながら説明
する。入力部では、受信信号を(8k×2+α)bps
の速度のディジタル信号(a)に復調する。Next, the conversion process of the audio signal in the receiver of this embodiment will be described with reference to the time chart of FIG. In the input section, the received signal is (8k × 2 + α) bps
Demodulate to a digital signal (a) at the speed of.
【0066】レベル変動周期検出部、同期再生回路3
6、および信号発生回路37では、復調前の受信信号の
信号レベルと、復調後のディジタル信号(a)に含まれ
る同期符号に基づいて、XHzの切替用クロック
(b)、2XHzの切替用クロック(c)、切替用クロ
ック(b)より1/4周期だけ位相の遅れたXHzの切
替用クロック(d)、および切替用クロック(d)より
1/4周期だけ位相の遅れたXHzの切替用クロック
(e)を生成する。Level fluctuation period detector, synchronous reproduction circuit 3
6 and the signal generation circuit 37, based on the signal level of the reception signal before demodulation and the synchronization code included in the demodulated digital signal (a), the switching clock (b) for XHz and the switching clock for 2XHz. (C), XHz switching clock (d) whose phase is delayed by 1/4 cycle from the switching clock (b), and XHz switching whose phase is delayed by 1/4 cycle from the switching clock (d) Generate clock (e).
【0067】分割区間抽出部では、切替用クロック
(b)のハイレベル期間でディジタル信号(a)の分割
区間A・A′、C・C′、・・・を抽出し、切替用クロ
ック(b)のローレベル期間でディジタル信号(a)の
分割区間B・B′、D・D′、・・・を抽出することに
より、2系列の信号(f)と(g)に分離する。The division section extraction unit extracts the division sections A.A ', C.C', ... Of the digital signal (a) during the high level period of the switching clock (b), and the switching clock (b). ) Is divided into two series of signals (f) and (g) by extracting the divided sections B · B ′, D · D ′, ... Of the digital signal (a) in the low level period of).
【0068】復元部の分離部では、切替部39におい
て、切替用クロック(c)のハイレベル期間で信号
(f)の各分割区間の前半データ(A、C、・・・)を
抽出し、ローレベル期間で信号(f)の各分割区間の後
半データ(A′、C′、・・・)を抽出することにより
更に2系列の信号(h)と(j)に分離する。同様に、
切替部40において、切替用クロック(c)のハイレベ
ル期間で信号(g)の各分割区間の前半データ(B、
D、・・・)を抽出し、ローレベル期間で信号(g)の
各分割区間の後半データ(B′、D′、・・・)を抽出
することにより更に2系列の信号(l)と(n)に分離
する。In the separation unit of the restoration unit, the switching unit 39 extracts the first half data (A, C, ...) Of each divided section of the signal (f) in the high level period of the switching clock (c), By extracting the latter half data (A ′, C ′, ...) Of each divided section of the signal (f) in the low level period, it is further separated into two series of signals (h) and (j). Similarly,
In the switching unit 40, the first half data (B, of each divided section of the signal (g) in the high level period of the switching clock (c)
.), And the second half data (B ', D', ...) Of each divided section of the signal (g) in the low level period. Separate into (n).
【0069】復元部の速度変換部では、切替用クロック
(d)と(e)のタイミングに応答しながら、信号
(h)、(j)、(l)、(n)の音声信号部分をそれ
ぞれ(8k×2+α)bpsから8kbpsに低速化し
て信号(i)、(k)、(m)、(o)を生成する。信
号(h)、(j)、(l)、(n)の各データの末尾に
付加されている同期符号はこの時に廃棄される。In the speed conversion section of the restoration section, the audio signal portions of the signals (h), (j), (l) and (n) are respectively responded to the timings of the switching clocks (d) and (e). The signals (i), (k), (m), and (o) are generated by reducing the speed from (8k × 2 + α) bps to 8kbps. The sync code added to the end of each data of the signals (h), (j), (l) and (n) is discarded at this time.
【0070】判定選択部では、切替部46において、切
替用クロック(d)のハイレベル期間で信号(i)を、
ローレベル期間で信号(m)を同じ経路に合流させるこ
とにより区間(A、B、C、D、・・・)を連結し信号
(p)を生成し、同様に、切替部47において、切替用
クロック(e)のハイレベル期間で信号(k)を、ロー
レベル期間で信号(o)を同じ経路に合流させることに
より区間(A′、B′、C′、D′、・・・)を連結し
た信号(q)を生成する。信号(p)は切替用クロック
(d)に同期して生成され、信号(q)は切替用クロッ
ク(e)に同期して生成されたため、信号(p)と
(q)は位相がXHzのクロックの1/4周期ずれてお
り、対応するデータ区間同士は半区間ずつ時間的に重複
している(Aの後半とA′の前半、Bの後半とB′の前
半、Cの後半とC′の前半、Dの後半とD′の前半、・
・・)。In the judgment selecting section, the switching section 46 outputs the signal (i) during the high level period of the switching clock (d),
In the low level period, the signal (m) is merged with the same path to connect the sections (A, B, C, D, ...) And generate the signal (p). The signal (k) is merged into the same path during the high level period of the clock (e) and the signal (o) is merged into the same route during the low level period (A ′, B ′, C ′, D ′, ...). To generate a signal (q) in which Since the signal (p) is generated in synchronization with the switching clock (d) and the signal (q) is generated in synchronization with the switching clock (e), the signals (p) and (q) have a phase of XHz. The clocks are shifted by ¼ cycle, and the corresponding data sections are temporally overlapped by half sections (the latter half of A and the first half of A ′, the latter half of B and the first half of B ′, the latter half of C and C). The first half of ', the second half of D and the first half of D',
・ ・).
【0071】さらに、レベル変動周期検出部からのタイ
ミング信号に応答して、信号(p)と信号(q)の対応
するデータ区間が重なり合っている部分の信号レベルを
比較することにより、信号レベルの高い方のデータ区間
を切替部51で選択して出力部へ出力する。Further, in response to the timing signal from the level fluctuation period detecting section, by comparing the signal levels of the portions where the corresponding data sections of the signal (p) and the signal (q) are overlapped, The higher data section is selected by the switching unit 51 and output to the output unit.
【0072】この実施例は一例であり、上述の方法以外
にも様々な実施形態が可能である。例えば、この実施例
ではディジタル化された音声信号を時間分割してから分
割区間内のデータを二重化しているが、分割区間内に3
つ以上の同一データが含まれるように多重化する方法も
可能である。また、二重化した各データの末尾に同期符
号を付加しているが、同期符号を各データの先頭に付加
したり、あるいは分割区間内の先頭あるいは末尾の1箇
所にだけ同期符号を付加したりする方法もある。各切替
部の構造、切替用クロックの信号の波形やタイミング、
あるいはその他の構成要素の構造は、同じ結果が得られ
るのであれば具体的にどうような方法で実施しても構わ
ない。また、この実施例はヘリコプター搭載用の無線機
の例であるが、通常の無線通信あるいは有線通信への適
用も可能である。This example is an example, and various embodiments other than the above-described method are possible. For example, in this embodiment, the digitized voice signal is time-divided and then the data in the divided section is duplicated.
A method of multiplexing so that one or more identical data is included is also possible. Further, although the synchronization code is added to the end of each duplicated data, the synchronization code is added to the beginning of each data, or the synchronization code is added only to one position at the beginning or end in the divided section. There is also a method. The structure of each switching unit, the waveform and timing of the switching clock signal,
Alternatively, the structure of the other components may be implemented in any concrete manner as long as the same result can be obtained. In addition, although this embodiment is an example of a radio device mounted on a helicopter, it can be applied to normal wireless communication or wired communication.
【0073】[0073]
【効果】以上説明したように、本発明によれば、送信装
置の電源電圧が任意の周期で変動し、その影響で送信信
号レベルが変動しても、受信装置でその影響を除去する
ことができるので、通信品質の劣化を防止することがで
きる。As described above, according to the present invention, even if the power supply voltage of the transmission device fluctuates in an arbitrary cycle and the transmission signal level fluctuates due to the influence, the influence can be removed by the reception device. Therefore, it is possible to prevent deterioration of communication quality.
【0074】本発明をヘリコプターに搭載するディジタ
ル無線機に適用すれば、ヘリコプターの任意速度のロー
タの回転等により送信側無線機の電源電圧が周期的に変
動しても、通話品質の劣化を防止することができる。If the present invention is applied to a digital radio mounted on a helicopter, even if the power supply voltage of the transmitter radio periodically fluctuates due to the rotation of the rotor at an arbitrary speed of the helicopter, deterioration of the call quality is prevented. can do.
【図1】本発明に係る原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の実施例の送信機のブロック図である。FIG. 2 is a block diagram of a transmitter according to an embodiment of the present invention.
【図3】本発明の実施例の送信機の各部信号のタイムチ
ャートである。FIG. 3 is a time chart of signals of respective parts of the transmitter according to the embodiment of the present invention.
【図4】本発明の実施例の受信機のブロック図である。FIG. 4 is a block diagram of a receiver according to an embodiment of the present invention.
【図5】本発明の実施例の受信機の各部信号のタイムチ
ャートである。FIG. 5 is a time chart of signals of respective parts of the receiver according to the embodiment of the present invention.
【図6】従来例を説明する図である。FIG. 6 is a diagram illustrating a conventional example.
1、70 マイクロホン 2、53、71、80 音声増幅器 3、72 ADM符号化部 4 8kHz出力部 5 速度変換クロック生成部 6 切替信号出力部 7、10、11、13、18〜20、38〜41、4
6、47、51 切替え部 8 同期符号発生回路 9 同期符号付加回路 12 反転回路 14、15、42〜45 速度変換回路 16、17 遅延回路 21、73 変調部 22、74 送信部 31、75、82 自機ロータ回転周期検出部 32、76、83 AGC部 33、77 受信部 34、78 復調部 351 レベル検出回路 352 周期検出回路 353 保護回路 36 同期再生回路 37 信号発生回路 48、49 レベル抽出部 50 レベル比較部 52、79 ADM復号化部 54、81 スピーカ1, 70 Microphone 2, 53, 71, 80 Audio amplifier 3, 72 ADM coding unit 4 8 kHz output unit 5 Speed conversion clock generation unit 6 Switching signal output unit 7, 10, 11, 13, 18 to 20, 38 to 41 Four
6, 47, 51 Switching unit 8 Sync code generation circuit 9 Sync code addition circuit 12 Inversion circuit 14, 15, 42-45 Speed conversion circuit 16, 17 Delay circuit 21, 73 Modulation unit 22, 74 Transmission unit 31, 75, 82 Self-rotor rotation period detection unit 32, 76, 83 AGC unit 33, 77 reception unit 34, 78 demodulation unit 351 level detection circuit 352 period detection circuit 353 protection circuit 36 synchronization reproduction circuit 37 signal generation circuit 48, 49 level extraction unit 50 Level comparison unit 52, 79 ADM decoding unit 54, 81 speaker
Claims (5)
を電源電圧の変動周期に応じた周期で時間分割し、各分
割区間ではその区間内の通信データを高速側に速度変換
して当該区間内に複数の同一通信データを同期信号とと
もに多重化して送信し、 受信側においては、受信信号のレベル変動を検出し、該
レベル変動の周期と受信信号中の該同期信号に基づいて
該送信側での分割区間を抽出し、各分割区間内の複数の
同一通信データのうちのレベル変動の影響の少ない通信
データを抽出してそれに基づき元の送信側での時系列な
通信データを得るようにした通信方法。1. On the transmission side, time-series communication data is time-divided at a cycle according to a fluctuation cycle of a power supply voltage, and in each divided section, the communication data in the section is speed-converted to a high-speed side and the section concerned. A plurality of same communication data are multiplexed together with a synchronization signal and transmitted, and the receiving side detects the level fluctuation of the received signal, and based on the cycle of the level fluctuation and the synchronizing signal in the received signal, the transmitting side To extract time-series communication data on the original transmission side based on the extracted communication data that is less affected by level fluctuations out of the same communication data in each of the data Communication method.
動周期取得手段(61)と、 時系列な通信データを該変動周期取得手段で取得した変
動周期に応じた周期で時間分割する時間分割手段(6
2)と、 各分割区間内の通信データを高速側に速度変換して当該
区間内に複数の同一通信データを同期信号とともに多重
化する多重化手段(63)と、 該多重化手段で多重化した信号を送信する送信手段(6
4)とを備えた送信装置。2. A fluctuation cycle acquisition means (61) for acquiring information on a fluctuation cycle of a power supply voltage, and a time division for time-dividing time-series communication data at a cycle corresponding to the fluctuation cycle acquired by the fluctuation cycle acquisition means. Means (6
2), and a multiplexing means (63) for speed-converting the communication data in each divided section to a high speed side and multiplexing a plurality of the same communication data together with a synchronization signal in the section, and multiplexing by the multiplexing means. Transmitting means for transmitting the signal (6
4) A transmitter comprising:
レベル変動周期検出手段(65)と、 該レベル変動周期検出手段で検出したレベル変動の周期
と受信信号中の同期信号に基づいて送信側で時間分割し
た分割区間を抽出する分割区間抽出手段(66)と、 該分割手段抽出手段で抽出した各分割区間内の複数の同
一通信データのうちのレベル変動の影響の少ない通信デ
ータの抽出および元の速度への速度変換を行う復元手段
(67)とを備えた受信装置。3. A level fluctuation cycle detecting means (65) for detecting a cycle of level fluctuations of a received signal, and a transmitting side based on a cycle of level fluctuations detected by the level fluctuation cycle detecting means and a synchronization signal in the received signal. A division section extracting means (66) for extracting a division section which is time-divided by the step of extracting the communication data which is less affected by the level fluctuation among a plurality of the same communication data in each division section extracted by the division means extracting means; A receiving device comprising a restoring means (67) for converting the speed to the original speed.
複数の同一通信データを分離する分離手段(671)
と、 該分離した複数の同一通信データをそれぞれ元の速度に
速度変換する速度変換手段(672)と、 該分離および速度変換した複数の同一通信データを、該
レベル変動周期検出手段(65)で検出したレベル変動
周期に応じた周期で比較し、そのうちのレベル変動の影
響の少ない通信データを判定してその通信データを選択
する判定選択手段(673)とを含み構成される請求項
3記載の受信装置。4. The decomposing means (67) separates a plurality of identical communication data in each divided section extracted by the divided section extracting means (66).
A speed conversion means (672) for speed-converting each of the separated plurality of identical communication data into an original speed; and a plurality of separated and speed-converted identical communication data by the level fluctuation cycle detection means (65). 4. The determination / selection means (673) for comparing in a cycle according to the detected level fluctuation cycle, judging communication data having less influence of level fluctuation among them, and selecting the communication data. Receiver.
電源を用いて作動される請求項2記載の送信装置であっ
て、 該変動周期取得手段(61)は、ヘリコプターのロータ
回転周期を電源電圧の変動周期として取得するようにし
た無線送信装置。5. The transmission device according to claim 2, wherein the transmission device is mounted on a helicopter and is operated by using a power source of the helicopter, wherein the fluctuation period acquisition means (61) determines a rotor rotation period of the helicopter as a fluctuation period of a power supply voltage. A wireless transmission device that is designed to be acquired as.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6124605A JPH07307710A (en) | 1994-05-13 | 1994-05-13 | Communication method and device eliminating influence of cyclic fluctuation of power source voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6124605A JPH07307710A (en) | 1994-05-13 | 1994-05-13 | Communication method and device eliminating influence of cyclic fluctuation of power source voltage |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07307710A true JPH07307710A (en) | 1995-11-21 |
Family
ID=14889581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6124605A Withdrawn JPH07307710A (en) | 1994-05-13 | 1994-05-13 | Communication method and device eliminating influence of cyclic fluctuation of power source voltage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07307710A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008028641A (en) * | 2006-07-20 | 2008-02-07 | Denso Wave Inc | Data transmission device |
-
1994
- 1994-05-13 JP JP6124605A patent/JPH07307710A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008028641A (en) * | 2006-07-20 | 2008-02-07 | Denso Wave Inc | Data transmission device |
JP4548394B2 (en) * | 2006-07-20 | 2010-09-22 | 株式会社デンソーウェーブ | Data transmission equipment |
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