KR890000591B1 - Receive device at a digital wireless communication - Google Patents
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Abstract
Description
제1도는 본 발명에 의한 수신장치의 개략적인 블록선도.1 is a schematic block diagram of a receiving apparatus according to the present invention.
제2도는 제1도에 도시한 수신장치의 한가지 채널부분을 상세히 나타낸 블록선도.FIG. 2 is a block diagram showing in detail one channel portion of the receiving device shown in FIG.
제3도는 본 발명에 의한 수신장치의 채널 판정회로부를 도시한 블록선도.3 is a block diagram showing a channel determination circuit section of a receiving apparatus according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1: 주파수변환 및 증폭회로 2 : 사상복조 회로1: frequency conversion and amplification circuit 2: mapping demodulation circuit
3,3': 복호화회로 4,4': 클럭재생 및 위상 고정회로3,3 ':
5 : 양방향 펄스발생기 6 : 클럭 추출회로5: bidirectional pulse generator 6: clock extraction circuit
7,15 : 위상검출기 8,16 : 저역통과필터(LPF)7,15:
9,17 : 전압제어 발진기 10 : 프레임 검출회로9,17: voltage controlled oscillator 10: frame detection circuit
11,11': 주파수 변환회로 12,12': 비트레이트 변환회로11,11 ':
13,13': 비트검출 제어회로 14 : 16 분주회로13, 13 ': bit detection control circuit 14: 16 division circuit
18 : 15분주회로 19 : 제1의 디스터핑회로18: 15 dividing circuit 19: First de-stamping circuit
20 : 디스터핑 제어회로 21 : 제2의 디스터핑 제어회로20: de-stamping control circuit 21: second de-stuffing control circuit
22 : 채널비트 디스터핑회로 23 : 데이터레이트 변환회로22: Channel Bit De-Stuffing Circuit 23: Data Rate Conversion Circuit
24 : 라이트클럭회로 25 : 리드클럭회로24: light clock circuit 25: lead clock circuit
26,32 : 데이터 결합회로 27 : 논리 스위치회로26,32: data combining circuit 27: logic switch circuit
28 : 채널 식별회로 29 : 채널정보 처리회로28: channel identification circuit 29: channel information processing circuit
30 : 채널 판정회로 31 : 타합선데이터 출력회로30: channel determination circuit 31: other short-circuit data output circuit
33 : D/A변환기 34 : 대국 제어신호 확인회로33: D / A converter 34: Power control signal confirmation circuit
35 : 대국 제어신호 분리회로 36 : 대국 경보신호 판정회로35: power control signal separation circuit 36: power alarm signal determination circuit
37 : 원격 루우프백 신호 판정회로 38,39 : 디스크램블링 회로37: remote loopback
본 발명은 디지털 무선통신장치에 관한 것이며, 특히 두 채널의 비동기 데이터신호를 채배하고 그 채배된 신호에 두 채널의 비동기 데이터신호를 구별하기 위해 채널식부호, 타합선신호 및 대국 경보신호와 원격 루우프백(Remote Loop Back)신호를 복합한 송신신호를 수신하여 이들 신호를 복조하기 위한 수신장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a digital wireless communication device, and more particularly, to channel asynchronous data signals of two channels and distinguish the asynchronous data signals of two channels from the channeled signals. The present invention relates to a receiving apparatus for receiving a transmission signal in which a back loop (Remote Loop Back) signal is combined and demodulating these signals.
종래 기술에 의한 디지털 방식의 무선통신장치는 동기식 변복조회로와 검파회로등을 이용하는 방식을 사용하였으나, 각 송ㆍ수신국간의 전송시간을 제어하는 별단의 동기 배열체를 필요로 하였으며, 또한 하나 이상의 양자화된 디지털 신호를 채배할 경우에 이 신호를 복조하기 위한 신호 식별방식으로서 다수의 입력비트로 이루어지는 프레임(Frame)을 형성하는 방식이 있으나, 프레임 비트가 단순한 패턴, 즉 "101010"등으로 이루어지므로 송ㆍ수신측에서는 스터핑(stuffing) 또는, 디스터핑(Destuffing)의 처리를 하는 변복조 과정중에 일어난 원하지 않은 불규칙한 위상 변복조 때문에, 송ㆍ수신국 간에서 발생하는 흔들림(Jitter)성분을 가지고 있어 펄스의 비트열이 중복되는 경우에 비트오율에 의한 정보식별이 용이하지 못하다는 단점이 있었다.In the prior art, the digital wireless communication apparatus uses a synchronous modulation and demodulation circuit, a detection circuit, etc., but requires a separate synchronization arrangement for controlling the transmission time between each transmitting and receiving station. In order to demodulate a digital signal, a signal identification method for demodulating the signal is a method of forming a frame made up of a plurality of input bits. The receiver has jitter components between the sending and receiving stations due to undesired phase shifting and demodulation during the stuffing or destuffing process. In this case, it is difficult to identify information by bit error rate.
또한 디지털 무선통신장치에 있어서 두개 채널의 비동기식 변복조기를 이용하고 있으며, 이 무선통신장치는 두개 채널의 데이터신호를 식별하기 위해 QPSK(Quaternary PSK)신호를 이용하여 수신장치에서는 이 신호를 복조하고 송신장치에서는 이 신호를 검파하고 비교하는 과정을 거치면서 두개 채널의 기준 주파수에 대한 각기 다른 주파수 차를 갖게 하거나 프레임 패턴에서의 차를 갖게 하는것이 알려져 있으나, 스크램블(scramble)된 비트정보중 "1" 또는 "0"이 계속적으로 반복될 경우에 스크램블 정보는 디스크램블 되기 어려울뿐만 아니라 비트오차를 일으켜 데이터 에러가 발생하고 주파수 차로 인한 시간제어가 어려워 시간손실을 가져오며, 송신장치에서의 이산 주파수를 발생시켜 전송회선을 제한하는 등의 단점이 있었다.In addition, two channels of asynchronous demodulators are used in a digital wireless communication device. The wireless communication device demodulates this signal at a receiving device by using a quaternary PSK (QPSK) signal to identify data signals of two channels. In the process of detecting and comparing this signal, it is known to have a different frequency difference or a difference in a frame pattern with respect to the reference frequencies of two channels. However, "1" or scrambled bit information is known. If "0" is repeated repeatedly, the scramble information is not only difficult to descramble, but also causes a bit error, which causes data error and difficult time control due to frequency difference, resulting in time loss, and generating discrete frequency in the transmitter. There are disadvantages such as limiting the transmission line.
본 발명은 이러한 단점을 해결하도록 한 것으로 두 채널의 비동기신호가 각각 여분의 비트(Overhead Bit)를 갖도록 하여 이 여분의 비트에 동기채널 식별비트로서 한 채널에는 하이(H)신호를, 다른 채널에는 로우(L)신호를 갖게 하고 대국 제어신호 발생회로에는 대국 경보신호와 원격 루우프백 신호를 복합하고 이들의 복조신호를 식별하기 위해 비트열에 포함된 프레임 비트를 검출하고, 또한 두 채널의 비동기 데이터 신호를 구별하기 위해 채널 식별부호를 검출하여 이 신호를 채널 절환신호로 하므로 논리 스위치를 동작시켜 두 채널의 신호를 분리함과 동시에 비트열에서 복합된 대국 경보신호와 원격 루우프백 신호를 추출하여 이에 따른 대국 경보신호와 원격 루우프백 신호를 분리하면서 비트오율에 의한 오동작을 방지하도록 이들 신호를 일정시간 지연시킨 후 비교판정함으로써 제어신호를 결정하는 디지털 무선통신장치에 있어서의 수신장치를 제공하는데 그 목적이 있다.The present invention has been made to solve this disadvantage, so that the asynchronous signal of the two channels have an extra bit (Overhead Bit), respectively, and the high (H) signal in one channel and the other channel as a sync channel identification bit in this extra bit. It has a low (L) signal, and the power control signal generating circuit combines the power alarm signal and the remote loopback signal and detects the frame bits included in the bit string to identify their demodulation signals. This signal is used as a channel switching signal by detecting the channel identification code. Therefore, the logic switch operates to separate the signals of the two channels, and simultaneously extracts the complex power alarm signal and the remote loopback signal from the bit string. While separating the power alarm signal and the remote loopback signal, these signals can be set for a certain time to prevent malfunction due to bit error rate. It is an object of the present invention to provide a receiving device in a digital wireless communication device that determines a control signal by comparing and determining a delay.
따라서 본 발명에 적용되는 송신장치는 본원 출원인이 특허 출원한 제85-8927에 상세히 기재된 바와같이, 그 채널의 데이터신호를 1.544Mb/S의 비동기 상태로 입력되어 클럭 재생회로에서 발생된 클럭을 이용하여 각 채널데이터를 스크램블링하는 스크램블링 회로와, 이 스크램블링 신호를 PLL(Phase Locked Loop)회로에 의해 재생된 클럭과 정확한 위상관계를 갖는 1.647MHz의 클럭으로 발생시키는 주파수 변환회로와, 상기 1.647MHz의 클럭을 2분주한 리드클럭(Read Clock)과 1.544MHz를 2분주한 라이드클럭(Write Clock)를 이용하여 데이터레이트(Data Tate)를 1.647Mb/S로 변환하는 비트레이트 변화회로와, 상기 데이터레이트의 증가된 여분의 비트에 두 체널의 프레임 발생회로에서 스터핑된 비트를 판단하여 "1100"패턴의 프레임비트를 155μs의 주기를 갖는 하이(H)신호 및 로우(L)신호로 출력되어 어느 한 채널에서 19.4μs의 주기를 갖는 타합선(Order Wire)데이터의 아날로그신호를 디지털 신호로 변환하는 A/D콘버터와 38.8μs주기의 A채널표시비트 및 다른 채널에서 38.8μs주기의 B채널표시비트와 원격 감시제어 데이터 비트 개국 제어신호 발생회로에서 발생한 38.8μs주기를 갖는 대국 제어신호를 각각 혼합기 제어회로에 의한 제어신호에 따라 혼합하여 데이터 열로써 출력하기 위한 혼합기와, 상기 데이터 열에서 포함하고 있는 데이터의 하이(H)신호 및 로우(L)신호의 변화에 따른 코드화된 데이터 열을 출력하기 위한 부호화회로로, 상기 코드화된 데이터열을 사상변조(QPSK Modulation)하는 사상변조회로와, 상기 사상변조된 신호를 주파수 변환시키고 증폭하기 위한 주파수 변환 및 전력 증폭회로를 통해 송신된다.Therefore, the transmission apparatus applied to the present invention uses the clock generated by the clock regeneration circuit by inputting the data signal of the channel in an asynchronous state of 1.544 Mb / S as described in detail in the 85-8927 filed by the applicant of the present application. A scrambling circuit for scrambling each channel data, a frequency conversion circuit for generating the scrambling signal as a clock of 1.647 MHz having an accurate phase relationship with a clock reproduced by a phase locked loop (PLL) circuit, and the clock of 1.647 MHz A bit rate change circuit for converting a data rate to 1.647 Mb / S using a read clock divided by two and a write clock divided by two 1.544 MHz; The high (H) signal and the low (L) signal having a period of 155 μs are determined by the frame bits of the "1100" pattern by judging the stuffed bits in the frame generation circuits of the two channels with the increased extra bits. A / D converter which converts analog signal of order wire data having 19.4μs period in one channel to digital signal, A channel display bit of 38.8μs period and 38.8μs period in other channel A mixer for outputting as a data string a mixed control signal having a 38.8 μs period generated from a B channel display bit and a remote monitoring control data bit station control signal generation circuit according to a control signal by a mixer control circuit, respectively; An encoding circuit for outputting a coded data string according to a change of a high (H) signal and a low (L) signal of a data, which includes a mapping modulation circuit for performing a QPSK modulation on the coded data string. And a frequency conversion and power amplification circuit for frequency converting and amplifying the mapping modulated signal.
이에 따라 본 발명의 주된 목적은 두 개 채널의 1.647Mb/S의 비동기 메인데이터(T1)의 신호를 식별하기 위한 비트열에 포함된 프레임비트를 검출하고 이에 동기된 채널 식별부호를 검출하여 이 채널식별비에 의해 결정된 채널 절환회로로 논리 스위치를 동작 제어하여 두 개 채널의 비동기 메인데이터(T1)신호를 분리하며, 데이터의 비트열에서 복합된 대국 경보신호와 원격 루우프백 신호를 추출하여 이들 신호를 분리하면서 낮은 비트오율에 의한 오동작을 방지하기 위해 일정시간 지연시킨 후 비교 판정하여 제어신호를 결정하도록 한 디지털 무선통신장치에 있어서의 수신장치를 제공하는 데 그 목적이 있다.Accordingly, a main object of the present invention is to detect the frame bits included in the bit string for identifying the signals of the 1.647 Mb / S asynchronous main data T1 of two channels, and to detect the channel identification code synchronized with the channel bits to identify the channel. The channel switching circuit determined by the ratio operates the logic switch to separate the asynchronous main data (T 1 ) signals of the two channels, and extracts the complex alarm signal and the remote loopback signal from the bit string of the data. It is an object of the present invention to provide a receiving apparatus in a digital wireless communication apparatus which determines a control signal by delaying a predetermined time and then comparing and determining to prevent a malfunction due to a low bit error rate while separating.
이하 본 발명의 구성 및 작용효과를 첨부도면에 의하여 상세히 설명한다.Hereinafter, the configuration and the effect of the present invention will be described in detail by the accompanying drawings.
본 발명은 송신장치에서의 주파수 변환 및 전력증폭회로(1)의 출력신호를 I,Q데이터의 채널 정보비트로 사상복조(QPSK Demodulation)하는 사상복조 회로(2)와, 1.647MHz의 클럭을 발생시킴과 동시에 이 클럭신호의 흔들림성분을 제거하여 출력하는 클럭재생 및 위상 고정회로(4),(4')와, 각 채널의 I,Q데이터가 입력되어 부호화 이전의 원래의 데이터를 발생시키는 복호화회로(3),(3')와, 상기 복호화 회로(3),(3')에서 삽입된 규칙적인 "1100"의 프레임에 동기되어 있는 이전의 데이터 및 스터핑된 데이터를 에러없이 재생하기 위한 프레임 검출회로(10),(10)와, 데이터레이트를 원래의 1.544Mb/S로 낮추기 위해 1.647MHz의 입력클럭에 동기되어 있는 1.544MHz의 클럭을 발생시키는 주파수 변환회로(11),(11')와, 1.544MHz의 클럭을 2분주한 리드클럭과 1.647MHz를 2분주한 라이트 클럭을 이용하여 데이터레이트를 1.544Mb/S의 데이터로 변환하는 비트 레이트 변환회로(12),(12')와, 비트검출 제어회로(13),(13')에서 검출한 I,Q데이터의 채널 식별비트를 비교하여 결정된 채널 절환신호에 따라 논리 스위치회로(27)를 동작시키는 채널 식별회로(28)와, 메인데이터(T1)를 디스크램블링하여 원래의 신호로 복귀하는 디스크램블링회로(38), (39)와, A채널의 여분 비트상에 타합선 데이터를 분리하여 아날로그 신호로 변환출력하는 타합선데이터 출력회로(31)와, 낮은 비트오율에 의한 대국제어의 오동작을 방지하기 위해 대국 제어신호가 입력되면 일정시간 지연시킨 후 대국 경보신호로 원격 루우프백 신호로 분리하여 출력하는 대국 제어신호 확인회로(34)들로 구성된다.The present invention generates a zero-modulation demodulation circuit (2) for performing QPSK demodulation on the output signal of the frequency conversion and power amplification circuit (1) in the transmission apparatus into channel information bits of I and Q data, and generates a clock of 1.647 MHz. At the same time, clock reproduction and
상술한 바와같이 구성된 본 발명의 수신장치는 하기와 같이 동작된다.The receiving device of the present invention configured as described above operates as follows.
본 발명의 수신장치는 주파수 변환 및 전력증폭회로(1)로 부터 입력된 데이터 열을 주파수 변환하고 사상복조 회로(2)에 인가하므로, 사상복조 회로(2)에 입력된 데이터열을 A채널 I데이터와 B채널 Q데이터로 복조하고 A채널 I데이터를 복호화회로(3)(3')와 클럭재생 및 위상 고정회로(4),(4')에 공급한다. 여기서 클럭재생 및 위상 고정회로(4)는 제2도의 도시와 같이 양방향 펄스발생기(5), 클럭 추출회로(6), 위상검출기(7), 저역통과필터(8)와 전압제어 발전기(37)로 구성되며, 양방향 펄스발생기(5)는 입력된 I,Q데이터열을 1.64MHz의 클럭을 추출하기 위하여 입력데이터의 NRZ(Non-Return Zero)지점에서 OR기능을 수행한다. 클럭 추출회로(6)는 상기 1.647MHz의 공진 주파수를 자체내의 탱크회로에 의하여 1.647MHz의 클럭펄스를 발생시킨다. 위상검출기(7)는 흔들림(Jitter)성분을 가진 1.647MHz와 전압제어 발전기(9)로부터의 1.647MHz위상차에서 비례하는 펄스를 발생시킨다. 저역통과필터(8)는 위상검출기(7)로부터 펄스에 비례하는 전압을 발생한다. 전압제어 발진기(9)는 저역통과필터(8)의 전압에 따른 주파수를 발생시킨다. 또한 복호화회로(3)는 송신장치의 부호화회로의 역기능을 가지고 원래의 데이터를 발생시킨다. 그 다음 프레임 검출회로(10)는 전압제어 발전기(9)로부터의 입력데이터에서 입력되 "1100"의 프레임을 추출한다. 이에따라 클럭재생 및 위상 고정회로(4)로부터의 출력은 주파수 변환회로(11)에 개별적으로 인가되고, 복호화회로(3)로부터의 원래 데이터 비트레이트 변환회로(12)에 개별적으로 인가되며, 프레임 검출회로(10)로부터의 "1100"형태의 프레임 신호는 비트검출 제어회로(13)에 개별적으로 제어된다. 여기서 주파수 변환회로(11)는 16분주회로(14), 위상검출기(15), 저역통과필터(16), 전압제어발진기(17)와 15분주회로(18)들로 구성되는데 16분주회로(14)는 클럭재생 및 위상 고정회로(4)의 전압제어 발전기(9)로부터 1.647MHz의 펄스를 16분주하여 주파수 변환하여 그 신호를 출력하여 이후 기술되는 디스터핑 제어회로(20)를 구동시킨다. 위상검출기(15)는 1.647MHz의 입력 클럭펄스를 1.544MHz의 주파수로 변환하기 위하여 16분주회로(14)의 출력펄스(1.647MHz×1/16)와 이후 기술되는 15분주회로(18)로부터의 출력(1.544MHz×1/15)의 위상차에 비례하는 펄스를 발생시킨다. 저역통과필터(16)는 위상검출기(15)로부터의 펄스에 비례하는 직류전압을 발생시킨다.Since the receiver of the present invention frequency-converts the data string input from the frequency conversion and
전압제어 발진기(17)는 저역통과필터(16)의 직류전압제어에 따른 1.544MHz의 주파수신호를 발생시킨다. 상기 15분주회로(18)는 전압제어 발진기(17)로부터의 주파수를 16분주회로(14)의 출력과 비교시키기 위하여 1.544MHz의 클럭펄스를 15분주한다. 비트 검출제어회로(13)는 디스터핑 제어회로(20), 제1의 디스터핑회로(Bit2),(19), 제2의 디스터핑회로(Bit2),(21)와 채널비트 디스터핑회로(22)로 구성되어 있으며, 디스터핑 제어회로(20)는 입력된 데이터열에 스터핑된 여분 비트를 추출하도록 프레임에 동기되는 신호를 발생시켜 이후 기술되는 모든 디스터핑회로를 제어한다. 제1의 디스터핑회로(19)는 복호화회로(3)로부터의 입력데이터열에서 A채널의 타합선(Order Wire)신호 또는 B채널의 감시제어 신호를 추축하여 출력한다. 제2의 디스터핑회로(21)는 입력 데이터열에서 A채널의 타합선 신호 또는 B채널의 대국 경보신호를 추출하여 출력한다. 채널비트 디스터핑회로(22)는 입력 데이터열에서 A채널의 채널 정보비트(I) 또는 B채널의 채널 정보비트(Q)를 검출하여 1비트의 하이(H) 또는 로우(L)신호를 출력한다. 또한 비트레이트 변환회로(12)는 데이터레이트 변환회로(23), 라이트클럭회로(24), 리드클럭회로(25)와 데이터 결합회로(26)로 구성되며, 라이트클럭회로(24)는 1.647MHz를 2분주한 해당 주파수를 라이트 클럭으로 발생시킨다. 리드클럭회로(25)는 1.544MHz를 2분주한 주파수를 리드클럭으로 발생시킨다. 데이터레이트 변환회로(23)는 라이트클럭과 리드클럭을 라이트 및 리드클럭회로(24)(25)로부터 입력된 데이터레이트를 1.647Mb/S에서 1.544Mb/S로 변환한다. 데이터 결합회로(26)는 데이트레이트 변환회로(23)로부터의 2분주된 데이터를 하나의 데이터열에서 결합시켜 채널 I신호 또는 채널 Q신호를 출력시킨다.The voltage controlled oscillator 17 generates a frequency signal of 1.544 MHz according to the DC voltage control of the
그러므로 채널A,B에서 출력되는 디스터핑된 Bit1신호, 디스터핑된 Bit2신호, 채널비트신호와 채널 I 또는 Q의 데이터 출력신호는 제3도에 도시한 바와같이 논리 스위치회로(27)와 채널 식별회로(28)로 입력된다. 여기서 논리 스위치회로(27)는 채널 식별회로(28)에 의하여 제어되는 반도체 스위치회로이며, 채널 식별회로(28)는 채널비트 I 또는 Q신호를 식별하기 위한 것으로, 채널 정보처리회로(29)와 채널판정회로(30)로 구성되는데, 채널 정보처리회로(29)에서는 I,Q데이터의 채널 정보비트신호가 입력되어 비트 오율에 의한 채널이 오판정을 막도록 이들 신호를 비교하여 I채널측에서는 하이(H)신호를 Q채널측에서는 로우(L)신호를 채널 판정회로(54)에 공급하므로 논리회로로 구성시킨 채널 판정회로(30)가 I,Q데이터의 채널정보에 따라 채널 절환신호를 발생시켜 논리 스위치회로(27)를 제어한다. 그 다음 논리 스위치회로(27)를 경유한 디스터핑된 Bit1신호와 Bit2신호는 타합선데이터 출력회로(31)에 공급된다. 타합선데이터 출력회로(31)는 데이터 결합회로(32)와 D/A변환기(33)로 구성되고, 이 데이터 결합회로(32)에서는 Bit1신호와 Bit2신호를 분리하고 타합선데이터를 하나의 51.42Kb/s의 데이터로 결합시킨다.Therefore, the de-stamped Bit 1 signal, the de-stamped Bit 2 signal, the channel bit signal, and the data output signal of the channel I or Q are outputted from the channels A and B, as shown in FIG. Input to the
D/A변환기(33)는 디지털 타합선비트를 아날로그 데이터로 변환하여 타합선 신호로 출력한다. 대국 제어신호 확인회로(34)는 대국 제어신호 분리회로(35), 대국 경보신호 판정회로(36)와 원격 루우프백 신호판정회로(37)들로 구성되며 대국 제어신호 확인회로(34)는 대국 제어비트에서 대국경보와 원격 루우프백 신호를 분리하여 일정시간 지연시킨 후 제어 요청신호를 재확인하여 출력한다. 대국 경보신호 판정회로(36)는 대국 경보 신호만을 추출하여 출력하며, 원격 루우프백 신호판정회로(37)는 원격 루우프백 신호만을 추출하여 출력한다. 또한 A채널의 데이터열은 디스크램블링 회로(39)에서 디스크램블 되어 디지털신호로서 출력되고 B채널의 데이터 열은 디스크램블링 회로(39)에서 디스크램블 되어 디지털 신호로 출력된다.The D /
이와같이 본 발명은 두 개의 비동기 메인데이터(T1)신호를 식별하기 위해 비트열에 포함된 프레임을 검출하여 이에 동기된 채널 식별비트에 의하여 논리 스위치를 동작시켜 두 개의 메인데이터(T1)를 분리하면서, 각 채널의 여분 비트의 서비스 정보를 효과적으로 분리하고 낮은 비트 오율에 의한 오동작을 방지하기 위한 회로로 이루어져 있다.As described above, the present invention detects a frame included in a bit string to identify two asynchronous main data T 1 signals, and operates a logic switch according to a channel identification bit synchronized with the main data T 1 to separate the two main data T 1 . The circuit consists of circuits for effectively separating service information of extra bits of each channel and preventing malfunction due to low bit error rate.
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