JPH07306824A - メモリシステム、コンピュータシステム、メモリモジュール、および能動メモリ素子 - Google Patents
メモリシステム、コンピュータシステム、メモリモジュール、および能動メモリ素子Info
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- JPH07306824A JPH07306824A JP7116569A JP11656995A JPH07306824A JP H07306824 A JPH07306824 A JP H07306824A JP 7116569 A JP7116569 A JP 7116569A JP 11656995 A JP11656995 A JP 11656995A JP H07306824 A JPH07306824 A JP H07306824A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
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- General Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
- Computer And Data Communications (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 インテリジェントメモリを用いた効率の良い
入力、出力システムを提供する。 【構成】 メモリシステムは、一つ以上の能動記憶素子
（ＡＳＥ）を有する。各能動記憶素子はメモリ素子（４
０）と、メモリ素子に関連する処理素子（２７、３４、
３６〜３９）を有する。メモリ素子は特定の機能を実現
するマイクロコードを含む。第１バスは処理素子をホス
トプロセッサと接続させ、第２バス（４７）は処理素子
を周辺装置と接続する。
入力、出力システムを提供する。 【構成】 メモリシステムは、一つ以上の能動記憶素子
（ＡＳＥ）を有する。各能動記憶素子はメモリ素子（４
０）と、メモリ素子に関連する処理素子（２７、３４、
３６〜３９）を有する。メモリ素子は特定の機能を実現
するマイクロコードを含む。第１バスは処理素子をホス
トプロセッサと接続させ、第２バス（４７）は処理素子
を周辺装置と接続する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に関し、特に、コンピュータシステムに使用するメモリ
システムに関する。
に関し、特に、コンピュータシステムに使用するメモリ
システムに関する。
【０００２】
【従来の技術】コンピュータの重要な用途の一つはデー
タ処理である。このような処理は、時には人間にとって
一連の情報をテーブルに設定するように非常に単純な操
作である。時には、このデータは、線形計画法最適化プ
ロセスのようなコンピュータの処理するあるタスクの一
部として処理される。
タ処理である。このような処理は、時には人間にとって
一連の情報をテーブルに設定するように非常に単純な操
作である。時には、このデータは、線形計画法最適化プ
ロセスのようなコンピュータの処理するあるタスクの一
部として処理される。
【０００３】このコンピュータメモリに記憶されるデー
タは、コンピュータの制御及び処理回路によりアクセス
される。従来のメモリはマルチロケーションから構成さ
れ、各ロケーションは情報を記憶するように機能する。
これらの各ロケーションは郵便局ボックスのようなもの
で、特定のボックスの内容を使用しようとするために
は、その独特な識別番号またはアドレスを知らなければ
ならない。コンピュータが一つのデータを要求する時に
は、要求されるデータのあるメモリのロケーションを知
らなければならない。そのため、コンピュータはメモリ
に対して適当なロケーションのアドレスを指定して、そ
の代わりに、このメモリはこのロケーションにあるデー
タをコンピュータに提供する。それ故に、メモリは単に
コンピュータの情報保存場所として受動的に機能する。
タは、コンピュータの制御及び処理回路によりアクセス
される。従来のメモリはマルチロケーションから構成さ
れ、各ロケーションは情報を記憶するように機能する。
これらの各ロケーションは郵便局ボックスのようなもの
で、特定のボックスの内容を使用しようとするために
は、その独特な識別番号またはアドレスを知らなければ
ならない。コンピュータが一つのデータを要求する時に
は、要求されるデータのあるメモリのロケーションを知
らなければならない。そのため、コンピュータはメモリ
に対して適当なロケーションのアドレスを指定して、そ
の代わりに、このメモリはこのロケーションにあるデー
タをコンピュータに提供する。それ故に、メモリは単に
コンピュータの情報保存場所として受動的に機能する。
【０００４】コンピュータは設計されたプログラムの実
行により有用なタスクを行う。これらのプログラムはタ
スクの一部としてデータをアクセスし処理する知識を有
さなければならない。プログラマーは度々このデータを
データ構造体のようなグループに集束することがある。
一般的にはプログラマーは各データ構造体に関連する実
メモリロケーションの正常化を維持するためには随分苦
労する。この帳簿維持の操作は非常に厄介で且つエラー
が起こりやすく、操作効率が非常に悪い。スタックアク
セスなどの単純なタスクは、理想的には単一のメモリア
クセスのみを行うことが望ましい。しかし、スタックア
クセスを行うためには、境界チェック及び記憶管理など
のスタックアクセス等の他の操作が要求されるため、単
純なタスクには、より多くのメモリアクセスが要求され
ることになる。
行により有用なタスクを行う。これらのプログラムはタ
スクの一部としてデータをアクセスし処理する知識を有
さなければならない。プログラマーは度々このデータを
データ構造体のようなグループに集束することがある。
一般的にはプログラマーは各データ構造体に関連する実
メモリロケーションの正常化を維持するためには随分苦
労する。この帳簿維持の操作は非常に厄介で且つエラー
が起こりやすく、操作効率が非常に悪い。スタックアク
セスなどの単純なタスクは、理想的には単一のメモリア
クセスのみを行うことが望ましい。しかし、スタックア
クセスを行うためには、境界チェック及び記憶管理など
のスタックアクセス等の他の操作が要求されるため、単
純なタスクには、より多くのメモリアクセスが要求され
ることになる。
【０００５】
【発明が解決しようとする課題】以上述べたように、現
在のコンピュータシステムのプロセッサ中心の設計は、
データベース及び通信関係のアプリケーションにとって
理想的なものではない。それは、これらのアプリケーシ
ョンにはメモリ集中の傾向があるからである。例えば、
通信アプリケーションにおいては、一般的に通信回線か
ら得られるデータは入力／出力（Ｉ／Ｏ）チャンネルプ
ロセッサまたは直接メモリアクセス（Direct memory ac
cess:ＤＭＡ）ユニットの補助によってシステムバスを
介してメモリに送られる。このデータの処理は、チェッ
クサム演算、ビット抽出、挿入、ヘッダ解析、リンクリ
スト処理、テーブル閲覧及びキーワード検索のような単
純な且つ低レベルの操作を必要とする。一般的には浮動
小数点演算のような多量のプロセッサ集中の操作は必要
とされない。必要な処理が終わると、データは出力キュ
ーに置かれて、通信回線に戻される。
在のコンピュータシステムのプロセッサ中心の設計は、
データベース及び通信関係のアプリケーションにとって
理想的なものではない。それは、これらのアプリケーシ
ョンにはメモリ集中の傾向があるからである。例えば、
通信アプリケーションにおいては、一般的に通信回線か
ら得られるデータは入力／出力（Ｉ／Ｏ）チャンネルプ
ロセッサまたは直接メモリアクセス（Direct memory ac
cess:ＤＭＡ）ユニットの補助によってシステムバスを
介してメモリに送られる。このデータの処理は、チェッ
クサム演算、ビット抽出、挿入、ヘッダ解析、リンクリ
スト処理、テーブル閲覧及びキーワード検索のような単
純な且つ低レベルの操作を必要とする。一般的には浮動
小数点演算のような多量のプロセッサ集中の操作は必要
とされない。必要な処理が終わると、データは出力キュ
ーに置かれて、通信回線に戻される。
【０００６】これらの低レベル操作は頻発する傾向にあ
るため、多量の交信がシステムバスに生じ、このバスに
対するコンテンションが起こる。プロセッサは、必要な
低レベル操作を行うことができるように、継続的にメモ
リからデータを伝送し、受信しなければならない。この
ようなプロセッサの過負荷状態に対して、コンピュータ
システムにおいてはメモリが低負荷の資源となる傾向に
ある。従来のメモリはプロセッサに応じて処理能力を変
化させることができないので、システムはより混雑し、
システムにおけるコンテンションが増大する。その結
果、多くのコンピュータアプリケーションにおいては、
メインメモリからプロセッサに対してデータをアクセス
するために、多量の待ち時間が発生し、重大な効率の低
下を生じている。
るため、多量の交信がシステムバスに生じ、このバスに
対するコンテンションが起こる。プロセッサは、必要な
低レベル操作を行うことができるように、継続的にメモ
リからデータを伝送し、受信しなければならない。この
ようなプロセッサの過負荷状態に対して、コンピュータ
システムにおいてはメモリが低負荷の資源となる傾向に
ある。従来のメモリはプロセッサに応じて処理能力を変
化させることができないので、システムはより混雑し、
システムにおけるコンテンションが増大する。その結
果、多くのコンピュータアプリケーションにおいては、
メインメモリからプロセッサに対してデータをアクセス
するために、多量の待ち時間が発生し、重大な効率の低
下を生じている。
【０００７】
【課題を解決するための手段】本発明によれば、低レベ
ルの操作を行うことのできるマルチポートメモリシステ
ムが実現される。このメモリは、一つのポートを介して
プロセッサと対話し、他のポートを介して周辺装置ある
いは通信回線と対話可能であり、しかも、両方のデータ
ポートのデータを処理する機能を有する。
ルの操作を行うことのできるマルチポートメモリシステ
ムが実現される。このメモリは、一つのポートを介して
プロセッサと対話し、他のポートを介して周辺装置ある
いは通信回線と対話可能であり、しかも、両方のデータ
ポートのデータを処理する機能を有する。
【０００８】本発明のメモリシステムは一つ以上の能動
記憶素子（Active storage element：ＡＳＥ）を有す
る。各ＡＳＥは、この素子に局所的にデータ処理操作を
行わせると共に、少なくとも二つのポートの一つで通信
させるための処理論理を含む。このようなＡＳＥは異な
るタイプの小さなオブジェクトと大きなオブジェクトに
分けられ、且つＡＳＥのグループ化によりさらに大きな
オブジェクトを構築することができる。この処理論理
は、ポインタ参照解除（Pointer dereferencing）、メ
モリ間接指定、検索、及び境界チェック等のような低レ
ベル操作を行うように設計される。少なくともこのＡＳ
Ｅの何れかは少なくとも一つのバックエンドポートを含
む。このポートはディスクや通信回線のような周辺装置
に直接接続されている。データはプロセッサの介在を必
要とせずにメモリに直接流れ込むことができる。これに
より、システムの待ち時間及び主システムバス上の混雑
を減少することができる。このメモリシステムの規模
は、有効なメモリの全体と、ＡＳＥアレイのサイズとと
もに増加するＩ／Ｏバンド幅とによって変化する。
記憶素子（Active storage element：ＡＳＥ）を有す
る。各ＡＳＥは、この素子に局所的にデータ処理操作を
行わせると共に、少なくとも二つのポートの一つで通信
させるための処理論理を含む。このようなＡＳＥは異な
るタイプの小さなオブジェクトと大きなオブジェクトに
分けられ、且つＡＳＥのグループ化によりさらに大きな
オブジェクトを構築することができる。この処理論理
は、ポインタ参照解除（Pointer dereferencing）、メ
モリ間接指定、検索、及び境界チェック等のような低レ
ベル操作を行うように設計される。少なくともこのＡＳ
Ｅの何れかは少なくとも一つのバックエンドポートを含
む。このポートはディスクや通信回線のような周辺装置
に直接接続されている。データはプロセッサの介在を必
要とせずにメモリに直接流れ込むことができる。これに
より、システムの待ち時間及び主システムバス上の混雑
を減少することができる。このメモリシステムの規模
は、有効なメモリの全体と、ＡＳＥアレイのサイズとと
もに増加するＩ／Ｏバンド幅とによって変化する。
【０００９】処理操作を行うことのできるメモリシステ
ムを用いることにより、従来ではホストプロセッサによ
って行われていた低レベル演算の多くを、メモリシステ
ムに読み込む必要なく行うことができる。その結果、単
純なデータ伝送よりも多くの時間を、データの処理やよ
り複雑な操作及びアプリケーション規定の操作に用いる
ことができるため、メモリ機能が増大する。プロセッサ
は一定のタスクをメモリに分担させることにより、大き
な効率利得を実現することができる。
ムを用いることにより、従来ではホストプロセッサによ
って行われていた低レベル演算の多くを、メモリシステ
ムに読み込む必要なく行うことができる。その結果、単
純なデータ伝送よりも多くの時間を、データの処理やよ
り複雑な操作及びアプリケーション規定の操作に用いる
ことができるため、メモリ機能が増大する。プロセッサ
は一定のタスクをメモリに分担させることにより、大き
な効率利得を実現することができる。
【００１０】
【実施例】メモリへのデータ構造体要素の記憶、メモリ
中のデータ構造体要素の処理及びメモリからのデータ構
造体要素の抽出の概念については、米国特許第５１３４
７１１号に開示されている。この発明において、ホスト
プロセッサは一つ以上のポート（バスインタフェース）
を有するインテリジェントメモリを使用する。このホス
トプロセッサは、そのメモリをプログラミングして、こ
のメモリに、ホストとメモリの間の第１インタフェース
のバス以外のバスを介して、周辺装置とインタフェース
させることができる。また、このホストプロセッサは、
そのメモリに対し、任意の指定された方法で他のバスを
介してデータを処理するよう指示することができる。
中のデータ構造体要素の処理及びメモリからのデータ構
造体要素の抽出の概念については、米国特許第５１３４
７１１号に開示されている。この発明において、ホスト
プロセッサは一つ以上のポート（バスインタフェース）
を有するインテリジェントメモリを使用する。このホス
トプロセッサは、そのメモリをプログラミングして、こ
のメモリに、ホストとメモリの間の第１インタフェース
のバス以外のバスを介して、周辺装置とインタフェース
させることができる。また、このホストプロセッサは、
そのメモリに対し、任意の指定された方法で他のバスを
介してデータを処理するよう指示することができる。
【００１１】「データ構造体」という概念については、
コンピュータ専門家にとって周知であるが、本発明の理
解のために、敢えて説明する。すなわち、以下には、Ke
rnigham等の著書「The C Programming Language」（Pre
ntice-Hall,1978,page 119）の段落を引用する。「構造
体は、操作しやすいように単一の名前でグループ化され
た、一つ以上の、そしておそらくは異なった型の変数の
集まりである。（ある種の言語、特にPascalでは、構造
体は“レコード”と呼ばれる。）構造体の典型的な例
は、給料支払いレコードである。“従業員”は、名前、
住所、社会保険番号、給料などの属性の集合で記述され
る。これら属性のいくつかは、再び構造体であってもよ
い。名前はいくつかの成分をもっており、住所もそうで
あり、給料さえもそうなっている。構造体は、特に大規
模プログラムにおいて複雑なデータを組織化するのに役
立つ。なぜなら、多くの場合、構造体によって、関連し
た一連の変数を、別々の実体ではなく一つの単位として
扱えるからである。」
コンピュータ専門家にとって周知であるが、本発明の理
解のために、敢えて説明する。すなわち、以下には、Ke
rnigham等の著書「The C Programming Language」（Pre
ntice-Hall,1978,page 119）の段落を引用する。「構造
体は、操作しやすいように単一の名前でグループ化され
た、一つ以上の、そしておそらくは異なった型の変数の
集まりである。（ある種の言語、特にPascalでは、構造
体は“レコード”と呼ばれる。）構造体の典型的な例
は、給料支払いレコードである。“従業員”は、名前、
住所、社会保険番号、給料などの属性の集合で記述され
る。これら属性のいくつかは、再び構造体であってもよ
い。名前はいくつかの成分をもっており、住所もそうで
あり、給料さえもそうなっている。構造体は、特に大規
模プログラムにおいて複雑なデータを組織化するのに役
立つ。なぜなら、多くの場合、構造体によって、関連し
た一連の変数を、別々の実体ではなく一つの単位として
扱えるからである。」
【００１２】図１は、従来技術によるマルチプロセッサ
の構成を示す概略図である。このシステムは、プロセッ
サ１０、１１と、プロセッサ１０、１１に接続される共
通バス１２と、周辺装置１３〜１８を備えている。周辺
装置１７と１８はメモリである。操作において、プロセ
ッサ１０、１１が共通バス１２を要求してコンテンショ
ン状態となった後、要求に成功したプロセッサは共通バ
ス１２に接続された周辺装置１３〜１８の任意の一つに
アクセスする。このような構成において、共通バス１２
がプロセッサ１０、１１と周辺装置１３〜１８との間の
通信プロセスの潜在的なボトルネックとなることは明か
である。この問題を緩和するために、各プロセッサにキ
ャッシュメモリを組み込む工夫も行われている。このよ
うなアプローチは、バスのコンテンションの低減に有利
であるが、プロセッサとメモリとの間の基本的な通信問
題を相変わらず解決できていない。メモリは、依然とし
て、基本の命令取り出しと記憶の形態を採っている。
の構成を示す概略図である。このシステムは、プロセッ
サ１０、１１と、プロセッサ１０、１１に接続される共
通バス１２と、周辺装置１３〜１８を備えている。周辺
装置１７と１８はメモリである。操作において、プロセ
ッサ１０、１１が共通バス１２を要求してコンテンショ
ン状態となった後、要求に成功したプロセッサは共通バ
ス１２に接続された周辺装置１３〜１８の任意の一つに
アクセスする。このような構成において、共通バス１２
がプロセッサ１０、１１と周辺装置１３〜１８との間の
通信プロセスの潜在的なボトルネックとなることは明か
である。この問題を緩和するために、各プロセッサにキ
ャッシュメモリを組み込む工夫も行われている。このよ
うなアプローチは、バスのコンテンションの低減に有利
であるが、プロセッサとメモリとの間の基本的な通信問
題を相変わらず解決できていない。メモリは、依然とし
て、基本の命令取り出しと記憶の形態を採っている。
【００１３】図２は、本発明の原理によるコンピュータ
システムのブロック図を示す。例示的に、このシステム
は、プロセッサ１０、１１と、周辺装置１３〜１６とを
備えている。この図２においては、プロセッサ１０、１
１は交換用のネットワーク１９に接続される。また、本
発明の原理により、図２のコンピュータシステムは、ネ
ットワーク１９に接続されたメモリシステム２０を備え
ている。このメモリシステム２０は、図１のメモリと異
なり、メモリモジュールから構成されている。このメモ
リモジュールは、制御される処理機能及び通信機能を含
む。具体的には、このメモリモジュールは、バックエン
ドポート（図４にも参照）を含む。このポートは様々な
周辺装置とのインタフェースを提供する。図２には説明
のため、ＳＣＳＩ（small computer system interfac
e）ディスクコントローラ２２０と、通信回線２４０
と、変換器２６０が示されている。
システムのブロック図を示す。例示的に、このシステム
は、プロセッサ１０、１１と、周辺装置１３〜１６とを
備えている。この図２においては、プロセッサ１０、１
１は交換用のネットワーク１９に接続される。また、本
発明の原理により、図２のコンピュータシステムは、ネ
ットワーク１９に接続されたメモリシステム２０を備え
ている。このメモリシステム２０は、図１のメモリと異
なり、メモリモジュールから構成されている。このメモ
リモジュールは、制御される処理機能及び通信機能を含
む。具体的には、このメモリモジュールは、バックエン
ドポート（図４にも参照）を含む。このポートは様々な
周辺装置とのインタフェースを提供する。図２には説明
のため、ＳＣＳＩ（small computer system interfac
e）ディスクコントローラ２２０と、通信回線２４０
と、変換器２６０が示されている。
【００１４】ネットワーク１９は、一つのプロセッサが
メモリシステム２０と通信すると同時に、他のプロセッ
サが他の周辺装置と通信することを可能にする。ネット
ワーク１９は、コンテンション問題の調節に関わるが、
低レベルのメモリとの間の通信を行わない。後者の操作
はメモリシステム２０内のインテリジェントメモリによ
り行われる。もちろん、（例えば、衝突が起こりそうも
ないアプリケーションにおいて）コンテンション問題を
持たないユーザに関しては、ネットワーク１９を削除す
ることも可能である。本発明によれば、メモリシステム
と他の周辺装置との間の通信は、常にプロセッサの関与
なしに行うことができる。
メモリシステム２０と通信すると同時に、他のプロセッ
サが他の周辺装置と通信することを可能にする。ネット
ワーク１９は、コンテンション問題の調節に関わるが、
低レベルのメモリとの間の通信を行わない。後者の操作
はメモリシステム２０内のインテリジェントメモリによ
り行われる。もちろん、（例えば、衝突が起こりそうも
ないアプリケーションにおいて）コンテンション問題を
持たないユーザに関しては、ネットワーク１９を削除す
ることも可能である。本発明によれば、メモリシステム
と他の周辺装置との間の通信は、常にプロセッサの関与
なしに行うことができる。
【００１５】図３は、メモリシステム２０の詳細を示す
図である。メモリシステム２０はネットワークに相互接
続されたメモリモジュール２１〜２３を有し、このネッ
トワークには通信回線２４〜２６が含まれる。メモリモ
ジュール２１〜２３はネットワーク１９にも接続されて
いる。各メモリモジュール２１〜２３は複数のＡＳＥを
有し、各ＡＳＥはプロセッサ素子３０とメモリ素子３１
を含む。プロセッサ素子３０と関連のメモリ素子３１は
ＡＳＥの一例である。各プロセッサ素子３０はさらに周
辺装置に接続されたポート４７を有することもできる。
ＡＳＥは例えば、ライン６７〜６９を有するようなネッ
トワークにも接続され、このようにしてメモリモジュー
ルが構成される。
図である。メモリシステム２０はネットワークに相互接
続されたメモリモジュール２１〜２３を有し、このネッ
トワークには通信回線２４〜２６が含まれる。メモリモ
ジュール２１〜２３はネットワーク１９にも接続されて
いる。各メモリモジュール２１〜２３は複数のＡＳＥを
有し、各ＡＳＥはプロセッサ素子３０とメモリ素子３１
を含む。プロセッサ素子３０と関連のメモリ素子３１は
ＡＳＥの一例である。各プロセッサ素子３０はさらに周
辺装置に接続されたポート４７を有することもできる。
ＡＳＥは例えば、ライン６７〜６９を有するようなネッ
トワークにも接続され、このようにしてメモリモジュー
ルが構成される。
【００１６】図４は、メモリモジュールの他の実施例を
示す。このメモリモジュールは双方向通信回線の切替機
能を持ち、図にはライン２８と２９のような行と列の形
で示されている。各ＡＳＥモジュール、例えば、３３は
各行のラインと列のラインの間に「交差点」を構成す
る。任意の行または列のラインは他のＡＳＥと通信でき
るように設計される。それと同時に、任意の行と列のラ
インはネットワーク１９と通信できるように設計され
る。通信は、既知の数個の方法の中の任意の一つによ
り、所定のモジュール内のＡＳＥの間で、行と列のライ
ンおよび他のＡＳＥの通過との組み合わせを介して行わ
れる。また、既存のアレイに含まれる行または列（また
は両方）に、メモリモジュールを追加することが可能で
あり、これにより、メモリの総容量を増大することがで
きる。通信は、パケットによって行うことができる。各
パケットは、宛先アドレスを有し、この宛先アドレス
は、所定の手続きに従って、このパケットを受信する各
ＡＳＥに対し、このパケットを行から列へまたはその逆
に転送すべきか否かを知らせる。その容量において、Ａ
ＳＥは、単にクロスオーバスイッチとしてのみ機能す
る。制御論理（ＣＬＡＭ）４５は、ＡＳＥをネットワー
ク１９、またはシステムバスに接続する。システムバス
にはホストプロセッサ（図示せず）が接続される。
示す。このメモリモジュールは双方向通信回線の切替機
能を持ち、図にはライン２８と２９のような行と列の形
で示されている。各ＡＳＥモジュール、例えば、３３は
各行のラインと列のラインの間に「交差点」を構成す
る。任意の行または列のラインは他のＡＳＥと通信でき
るように設計される。それと同時に、任意の行と列のラ
インはネットワーク１９と通信できるように設計され
る。通信は、既知の数個の方法の中の任意の一つによ
り、所定のモジュール内のＡＳＥの間で、行と列のライ
ンおよび他のＡＳＥの通過との組み合わせを介して行わ
れる。また、既存のアレイに含まれる行または列（また
は両方）に、メモリモジュールを追加することが可能で
あり、これにより、メモリの総容量を増大することがで
きる。通信は、パケットによって行うことができる。各
パケットは、宛先アドレスを有し、この宛先アドレス
は、所定の手続きに従って、このパケットを受信する各
ＡＳＥに対し、このパケットを行から列へまたはその逆
に転送すべきか否かを知らせる。その容量において、Ａ
ＳＥは、単にクロスオーバスイッチとしてのみ機能す
る。制御論理（ＣＬＡＭ）４５は、ＡＳＥをネットワー
ク１９、またはシステムバスに接続する。システムバス
にはホストプロセッサ（図示せず）が接続される。
【００１７】図４に示す構成においては、ＡＳＥ３３１
〜３３４はバックエンドポート４７を有しており、各バ
ックエンドポート４７はディスク記憶装置（ＳＣＳＩデ
ィスクコントローラ）２２０にそれぞれ接続される。Ａ
ＳＥ３３５〜３３７もバックエンドポート４７を有して
おり、各バックエンドポート４７は通信回線２４０にそ
れぞれ接続される。他のすべてのＡＳＥはこのようなバ
ックエンドポートを使用しない。もちろん、他の構成が
簡単に実現される。周辺装置（例えば、ＳＣＳＩディス
クコントローラ２２０または通信回線２４０）に接続さ
れたＡＳＥは、ホストプロセッサの介在を要することな
くデータに対する低レベルの操作を行う。したがって、
ホストプロセッサは、このメモリモジュールを自分のイ
ンテリジェントメモリとして扱う。このインテリジェン
トメモリは、ポストプロセッサからの最小限の指示によ
り、ホストプロセッサに代わって周辺装置とのインタフ
ェースを提供する。
〜３３４はバックエンドポート４７を有しており、各バ
ックエンドポート４７はディスク記憶装置（ＳＣＳＩデ
ィスクコントローラ）２２０にそれぞれ接続される。Ａ
ＳＥ３３５〜３３７もバックエンドポート４７を有して
おり、各バックエンドポート４７は通信回線２４０にそ
れぞれ接続される。他のすべてのＡＳＥはこのようなバ
ックエンドポートを使用しない。もちろん、他の構成が
簡単に実現される。周辺装置（例えば、ＳＣＳＩディス
クコントローラ２２０または通信回線２４０）に接続さ
れたＡＳＥは、ホストプロセッサの介在を要することな
くデータに対する低レベルの操作を行う。したがって、
ホストプロセッサは、このメモリモジュールを自分のイ
ンテリジェントメモリとして扱う。このインテリジェン
トメモリは、ポストプロセッサからの最小限の指示によ
り、ホストプロセッサに代わって周辺装置とのインタフ
ェースを提供する。
【００１８】図５は、図４の切り替え環境における操作
に適したＡＳＥの処理素子に関する実施例のブロック図
である。この実施例は、処理素子の二つのポートに接続
された前述のクロスオーバスイッチとして機能するスイ
ッチ３４と、数個のブロックが接続される共通バス３５
とを有する。すなわち、共通バス３５は、メモリ３６
と、レジスタアレイ３７と、算術論理ユニット（ＡＬ
Ｕ）３８と、マイクロプログラムアドレス制御論理３９
と、メモリ制御論理２７とのインタフェースを提供す
る。バックエンドポート４７は、第２バスを介して算術
論理ユニット（ＡＬＵ）３８とのインタフェースを提供
する。このバックエンドポート４７は、例えば、ＳＣＳ
Ｉプロトコル、または他の適切な通信プロトコルに従っ
て操作するように構成される。
に適したＡＳＥの処理素子に関する実施例のブロック図
である。この実施例は、処理素子の二つのポートに接続
された前述のクロスオーバスイッチとして機能するスイ
ッチ３４と、数個のブロックが接続される共通バス３５
とを有する。すなわち、共通バス３５は、メモリ３６
と、レジスタアレイ３７と、算術論理ユニット（ＡＬ
Ｕ）３８と、マイクロプログラムアドレス制御論理３９
と、メモリ制御論理２７とのインタフェースを提供す
る。バックエンドポート４７は、第２バスを介して算術
論理ユニット（ＡＬＵ）３８とのインタフェースを提供
する。このバックエンドポート４７は、例えば、ＳＣＳ
Ｉプロトコル、または他の適切な通信プロトコルに従っ
て操作するように構成される。
【００１９】操作において、メモリシステム２０は二種
類のアクセスを受ける。第１のアクセスは、一般的には
メモリシステム、及び特別の場合には必要なＡＳＥの各
々をプログラミングしようとするアクセスである。プロ
グラミングは、メモリシステムが操作するために必要な
データ構造体、及びこれらのデータ構造体に対する必要
な操作の方法を規定する。例えば、一つのプログラムモ
ジュールはバックエンドポート上のデータに関してＡＳ
Ｅの処理プロセスを定義し、別のプログラムモジュール
は一つの第１インタフェース（ホストへの）に関してデ
ータ処理を定義し、さらに別のプログラムモジュール
は、特別なプロセッサモジュールに対して利用可能な量
よりも多いメモリまたはデータ処理が特別なタスクによ
って要求される場合に、異なるＡＳＥの間の対話を定義
する。第２のアクセスは、所望のタスクを行うためにメ
モリシステムに指示を与えようとするアクセスである。
これは、例えば、ワードデータをＬＩＦＯスタックに記
憶させるとか、最新アクセスした「子」の「親」にアク
セスするなどである。言い替えれば、ホストプロセッサ
は、図５のメモリ４０、またはメモリ３６と直接対話す
ることができる。
類のアクセスを受ける。第１のアクセスは、一般的には
メモリシステム、及び特別の場合には必要なＡＳＥの各
々をプログラミングしようとするアクセスである。プロ
グラミングは、メモリシステムが操作するために必要な
データ構造体、及びこれらのデータ構造体に対する必要
な操作の方法を規定する。例えば、一つのプログラムモ
ジュールはバックエンドポート上のデータに関してＡＳ
Ｅの処理プロセスを定義し、別のプログラムモジュール
は一つの第１インタフェース（ホストへの）に関してデ
ータ処理を定義し、さらに別のプログラムモジュール
は、特別なプロセッサモジュールに対して利用可能な量
よりも多いメモリまたはデータ処理が特別なタスクによ
って要求される場合に、異なるＡＳＥの間の対話を定義
する。第２のアクセスは、所望のタスクを行うためにメ
モリシステムに指示を与えようとするアクセスである。
これは、例えば、ワードデータをＬＩＦＯスタックに記
憶させるとか、最新アクセスした「子」の「親」にアク
セスするなどである。言い替えれば、ホストプロセッサ
は、図５のメモリ４０、またはメモリ３６と直接対話す
ることができる。
【００２０】このインテリジェントメモリにより、ＡＳ
Ｅは、マイクロプログラミングされたメモリ３６内で上
述した種類のタスクを行うことができる。このメモリ３
６は、マイクロプログラムアドレス制御論理３９の制御
のもとでアクセスされ、算術論理ユニット（ＡＬＵ）３
８、レジスタアレイ３７、メモリ４０の必要な操作を行
うための必要な制御信号を提供する。メモリ３６は従来
型のメモリでよいが、本発明においては、好ましくは、
マイクロプログラミングされたメモリ３６は、４個の２
５６ワードの３２ビットメモリモジュールからなる。こ
のような設計の理由は、可変長指令を有効に記憶し、ま
た同時に記憶された可変長指令に併行にアクセスするこ
とを可能にするという要求によるものである。マイクロ
プログラムアドレス制御論理３９は、トラップ論理ブロ
ック６０と分岐論理ブロック７０からなる。
Ｅは、マイクロプログラミングされたメモリ３６内で上
述した種類のタスクを行うことができる。このメモリ３
６は、マイクロプログラムアドレス制御論理３９の制御
のもとでアクセスされ、算術論理ユニット（ＡＬＵ）３
８、レジスタアレイ３７、メモリ４０の必要な操作を行
うための必要な制御信号を提供する。メモリ３６は従来
型のメモリでよいが、本発明においては、好ましくは、
マイクロプログラミングされたメモリ３６は、４個の２
５６ワードの３２ビットメモリモジュールからなる。こ
のような設計の理由は、可変長指令を有効に記憶し、ま
た同時に記憶された可変長指令に併行にアクセスするこ
とを可能にするという要求によるものである。マイクロ
プログラムアドレス制御論理３９は、トラップ論理ブロ
ック６０と分岐論理ブロック７０からなる。
【００２１】レジスタアレイ３７は、ＡＬＵ及びメモリ
の各瞬時の値を記憶するために使用されるレジスタの集
まりを有する。例えば、レジスタアレイ３７は、レジス
タに保持されたパターンをマッチングするような回路設
計に必要とされる。そして、このレジスタアレイ３７
は、算術論理ユニット（ＡＬＵ）３８上のメモリ４０か
ら得られるデータと記憶された値と比較することなどを
行う。算術論理ユニット（ＡＬＵ）３８は、従来の設計
を適宜使用して構成できるため、ここでは説明を省略す
る。
の各瞬時の値を記憶するために使用されるレジスタの集
まりを有する。例えば、レジスタアレイ３７は、レジス
タに保持されたパターンをマッチングするような回路設
計に必要とされる。そして、このレジスタアレイ３７
は、算術論理ユニット（ＡＬＵ）３８上のメモリ４０か
ら得られるデータと記憶された値と比較することなどを
行う。算術論理ユニット（ＡＬＵ）３８は、従来の設計
を適宜使用して構成できるため、ここでは説明を省略す
る。
【００２２】以下では、本明細書に述べた構造の詳細な
実施例について紹介する。本発明の一応用例として、イ
ンターネットプロトコル（ＩＰ）ルータについて述べ
る。ＩＰルータは、ネットワーク上のソースから宛先ま
での複数のパケットの経路を提供する。各パケットは、
特別のパケットのソースと宛先、及びパケットのサイズ
等他の情報を有するＩＰヘッダを含む。パケットをソー
スから宛先へ伝送するためには、このパケットは幾つか
の「ホップ」と呼ばれる中間リンクを経由する可能性が
ある。パケットがホップに着いた場合、このパケットは
次のホップに対して経路付けされなければならない。ル
ータは、一つ以上の入来リンクからパケットを受信し、
それを個別のパケットの宛先情報に従って複数の送出リ
ンクの任意の一つに送出する。ルータは、交通渋滞を回
避するため、入来リンクのトラフィックを維持する能力
を持っている。ＩＰルータの詳細に関しては、A.Asthan
a et al.,“Toward a Gigabit IP Router,” Journal o
f High Speed Networks 1,IOS Press, 1992,pp.281-288
を参照のこと。
実施例について紹介する。本発明の一応用例として、イ
ンターネットプロトコル（ＩＰ）ルータについて述べ
る。ＩＰルータは、ネットワーク上のソースから宛先ま
での複数のパケットの経路を提供する。各パケットは、
特別のパケットのソースと宛先、及びパケットのサイズ
等他の情報を有するＩＰヘッダを含む。パケットをソー
スから宛先へ伝送するためには、このパケットは幾つか
の「ホップ」と呼ばれる中間リンクを経由する可能性が
ある。パケットがホップに着いた場合、このパケットは
次のホップに対して経路付けされなければならない。ル
ータは、一つ以上の入来リンクからパケットを受信し、
それを個別のパケットの宛先情報に従って複数の送出リ
ンクの任意の一つに送出する。ルータは、交通渋滞を回
避するため、入来リンクのトラフィックを維持する能力
を持っている。ＩＰルータの詳細に関しては、A.Asthan
a et al.,“Toward a Gigabit IP Router,” Journal o
f High Speed Networks 1,IOS Press, 1992,pp.281-288
を参照のこと。
【００２３】このＩＰヘッダを処理するために、図６の
ルータは、エラーチェック、チェックサムの付随再計
算、及び次のホップの決定などの多くのデータ集中操作
を行う。ルータは次の三つの主な機能を実現する。すな
わち、（１）リンクから及びリンクへのパケットの受信
と送信、（２）入来パケットを送出するリンクの決定、
（３）パケットの入力リンクから出力リンクへの切替、
である。図６の構成においては、処理タスクは一連の低
レベル操作に分けられる。これらの操作はＡＳＥに割り
当てられる。そして、複雑で且つ計算集中の操作につい
ては、ホストプロセッサによって行われる。もちろん、
設計者にとっては、この仕事の明記の分配は二種類の操
作間の均衡により決まる。この二つの操作は基本的に
「標準」オブジェクト処理プロセス（現在のアプリケー
ションに対する「標準」）と多くのアプリケーション規
定の操作である。
ルータは、エラーチェック、チェックサムの付随再計
算、及び次のホップの決定などの多くのデータ集中操作
を行う。ルータは次の三つの主な機能を実現する。すな
わち、（１）リンクから及びリンクへのパケットの受信
と送信、（２）入来パケットを送出するリンクの決定、
（３）パケットの入力リンクから出力リンクへの切替、
である。図６の構成においては、処理タスクは一連の低
レベル操作に分けられる。これらの操作はＡＳＥに割り
当てられる。そして、複雑で且つ計算集中の操作につい
ては、ホストプロセッサによって行われる。もちろん、
設計者にとっては、この仕事の明記の分配は二種類の操
作間の均衡により決まる。この二つの操作は基本的に
「標準」オブジェクト処理プロセス（現在のアプリケー
ションに対する「標準」）と多くのアプリケーション規
定の操作である。
【００２４】図６は、ルータ６００のブロック図を表
す。このルータ６００は、本発明によるメモリシステム
６０５を含む。データパケット６２５は、入来リンク６
１５を介して制御回路６１０により受信される。この場
合、入来リンク６１５は、データパケット６２５からそ
のＩＰヘッダ６２０を除去する。制御回路６１０は、有
効化及び経路指示のためＩＰヘッダ６２０をＡＳＥ６３
０に送る。データパケット６２５の残りの部分はソース
インタフェースモジュール上のバッファ６３５に配置さ
れる。
す。このルータ６００は、本発明によるメモリシステム
６０５を含む。データパケット６２５は、入来リンク６
１５を介して制御回路６１０により受信される。この場
合、入来リンク６１５は、データパケット６２５からそ
のＩＰヘッダ６２０を除去する。制御回路６１０は、有
効化及び経路指示のためＩＰヘッダ６２０をＡＳＥ６３
０に送る。データパケット６２５の残りの部分はソース
インタフェースモジュール上のバッファ６３５に配置さ
れる。
【００２５】ＡＳＥ６３０は並列に配置され、各ＡＳＥ
６３０は異なるＩＰヘッダ６２０を処理することができ
る。ＡＳＥ６３０は、ＩＰヘッダ６２０によりデータパ
ケット６２５の宛先を決め、またこの情報によりパケッ
トの送出されるリンク６４５を決める。このヘッダの処
理には、宛先及び他の経路情報を含む新ヘッダを作るこ
とと、情報の正確さを保証するエラーチェックを含む。
このため、ＡＳＥ６３０は、適切な宛先インタフェース
情報に基づいてＩＰヘッダ６２０の項目を更新する。そ
して、パケットの残りの部分は、ソースインタフェース
モジュール上にあるバッファ６３５から宛先インタフェ
ースモジュール上にあるバッファ６４０に伝送される。
さらにこの処理されたパケットはホストプロセッサに伝
送され、このホストプロセッサは次のホップへの実際の
データ伝送の仕事を行う。
６３０は異なるＩＰヘッダ６２０を処理することができ
る。ＡＳＥ６３０は、ＩＰヘッダ６２０によりデータパ
ケット６２５の宛先を決め、またこの情報によりパケッ
トの送出されるリンク６４５を決める。このヘッダの処
理には、宛先及び他の経路情報を含む新ヘッダを作るこ
とと、情報の正確さを保証するエラーチェックを含む。
このため、ＡＳＥ６３０は、適切な宛先インタフェース
情報に基づいてＩＰヘッダ６２０の項目を更新する。そ
して、パケットの残りの部分は、ソースインタフェース
モジュール上にあるバッファ６３５から宛先インタフェ
ースモジュール上にあるバッファ６４０に伝送される。
さらにこの処理されたパケットはホストプロセッサに伝
送され、このホストプロセッサは次のホップへの実際の
データ伝送の仕事を行う。
【００２６】ＡＳＥも順序処理を行うことができ、これ
によりパケットは受信された順序で送出されることがで
きる。このルータ機能は、プロセッサの関与なしにＡＳ
Ｅにより完全に実現され、システムの総効率を向上させ
る。さらに、ＡＳＥによるヘッダ処理は、処理速度を向
上させることができ、これにより秒当たり１ギガビット
のパケット速度が可能となる。
によりパケットは受信された順序で送出されることがで
きる。このルータ機能は、プロセッサの関与なしにＡＳ
Ｅにより完全に実現され、システムの総効率を向上させ
る。さらに、ＡＳＥによるヘッダ処理は、処理速度を向
上させることができ、これにより秒当たり１ギガビット
のパケット速度が可能となる。
【００２７】本発明のメモリシステムによる他の応用例
として、図７には、電話の呼びの方向を標準交換サービ
スからいくつかのサービスプロセッサの一つに転換する
呼び選択と検出システム７００を示す。サービスプロセ
ッサは、特別なサービス及び呼び監視サービスを提供す
る以外には、これ以上の負荷を交換サービスにかけな
い。呼び選別局７１０は、入来電話呼びからライン７０
５上の信号メッセージを受信し、そのメッセージをサー
ビスプロセッサにより処理すべきか、または単純にネッ
トワークを通過させるべきかを決める。
として、図７には、電話の呼びの方向を標準交換サービ
スからいくつかのサービスプロセッサの一つに転換する
呼び選択と検出システム７００を示す。サービスプロセ
ッサは、特別なサービス及び呼び監視サービスを提供す
る以外には、これ以上の負荷を交換サービスにかけな
い。呼び選別局７１０は、入来電話呼びからライン７０
５上の信号メッセージを受信し、そのメッセージをサー
ビスプロセッサにより処理すべきか、または単純にネッ
トワークを通過させるべきかを決める。
【００２８】呼び選別局７１０は、呼びが特別なサービ
スを受けるかどうかを決定するために、電話の発呼側の
呼び番号と、リアルタイムで呼びを受ける被呼側の呼び
番号とのデータベース検索を行う。呼びは特別なサービ
スを受ける必要があるならば、呼び選別局７１０はこの
特別なサービスを実現する特別なサービスプロセッサを
特定する。
スを受けるかどうかを決定するために、電話の発呼側の
呼び番号と、リアルタイムで呼びを受ける被呼側の呼び
番号とのデータベース検索を行う。呼びは特別なサービ
スを受ける必要があるならば、呼び選別局７１０はこの
特別なサービスを実現する特別なサービスプロセッサを
特定する。
【００２９】呼び選別局７１０の構成は、図８に示され
ている。本発明によれば、保守、配置及び管理の機能は
ホストプロセッサ８１０により行われ、基礎的な通信及
び要求プロセス操作は、ＡＳＥ８０５のアレイにより行
われる。ＡＳＥ８０５のアレイは、システムバス８１５
を介してホストプロセッサ８１０に接続される。メッセ
ージは通信回線から受信され、ＡＳＥ８０５により処理
される。この通信プロセスは、通信回線８２０との間で
のメッセージ信号パケットの送受信を必要とし、要求プ
ロセスは、ＡＳＥ８０５と複数のＲＡＭディスク８２５
とのインタフェースを必要とする。このＲＡＭディスク
８２５には、特別なサービスが受けられるかを示す顧客
データベースが保存されている。通信プロセス及び要求
プロセスを行うマイクロコードは機能的に分割され、各
自のＡＳＥに常駐する。
ている。本発明によれば、保守、配置及び管理の機能は
ホストプロセッサ８１０により行われ、基礎的な通信及
び要求プロセス操作は、ＡＳＥ８０５のアレイにより行
われる。ＡＳＥ８０５のアレイは、システムバス８１５
を介してホストプロセッサ８１０に接続される。メッセ
ージは通信回線から受信され、ＡＳＥ８０５により処理
される。この通信プロセスは、通信回線８２０との間で
のメッセージ信号パケットの送受信を必要とし、要求プ
ロセスは、ＡＳＥ８０５と複数のＲＡＭディスク８２５
とのインタフェースを必要とする。このＲＡＭディスク
８２５には、特別なサービスが受けられるかを示す顧客
データベースが保存されている。通信プロセス及び要求
プロセスを行うマイクロコードは機能的に分割され、各
自のＡＳＥに常駐する。
【００３０】ＡＳＥ８０５は通信回線８２０から信号メ
ッセージを直接受信し、このメッセージに必要な低レベ
ル処理を行う。ＡＳＥ８０５によって行われる処理に
は、顧客データベースを保存するＲＡＭディスク８２５
中の対応する発呼側と被呼側のデータを検索する操作が
含まれる。
ッセージを直接受信し、このメッセージに必要な低レベ
ル処理を行う。ＡＳＥ８０５によって行われる処理に
は、顧客データベースを保存するＲＡＭディスク８２５
中の対応する発呼側と被呼側のデータを検索する操作が
含まれる。
【００３１】このデータベースはＡＳＥによりアクセス
され、ＡＳＥは細かい検索を通じて要求処理を行う。要
求処理ＡＳＥのメモリ素子は、ディスクブロックのイン
デックスを有する。被呼側の電話番号上の発呼側の電話
番号は、このインデックス上のポインタを取得する。こ
のインデックスには探索される所望のレコードの開始点
位置が含まれる。ＡＳＥは、データベースから抽出した
情報を用いて、呼びを特別なサービスプロセッサに導
く。そうでない場合には、呼びをネットワークに再送出
する。ＡＳＥはプログラム可能であるため、サービスの
更新及び新サービスの追加のためのＡＳＥの組成の変更
が可能となる。この処理の全ては、ホストプロセッサ８
１０の介在を実際に必要とせずに行うことができる。
され、ＡＳＥは細かい検索を通じて要求処理を行う。要
求処理ＡＳＥのメモリ素子は、ディスクブロックのイン
デックスを有する。被呼側の電話番号上の発呼側の電話
番号は、このインデックス上のポインタを取得する。こ
のインデックスには探索される所望のレコードの開始点
位置が含まれる。ＡＳＥは、データベースから抽出した
情報を用いて、呼びを特別なサービスプロセッサに導
く。そうでない場合には、呼びをネットワークに再送出
する。ＡＳＥはプログラム可能であるため、サービスの
更新及び新サービスの追加のためのＡＳＥの組成の変更
が可能となる。この処理の全ては、ホストプロセッサ８
１０の介在を実際に必要とせずに行うことができる。
【００３２】本発明のメモリシステムを用いた他の応用
は、電話データベースの逆要求可能なシステムである。
この要求処理は、発信者の確認及び他のインテリジェン
ト電話サービスに利用することができる。図９には、電
話番号サーバー９００の構成を示している。この電話番
号サーバー９００は、ホストプロセッサ（サーバー）が
行われる全ての他のタスクに電話番号情報を提供するこ
とができる。サーバーはオブジェクトに関するディレク
トリ情報を見て、オブジェクトの処理によってＡＳＥと
対話する。このサーバーは、新しいオブジェクトをＡＳ
Ｅに提供するとか、ＡＳＥに記憶されるオブジェクトの
抽出を要求するとかの機能を有する。その代わりに、Ａ
ＳＥは、顧客の名前、住所、郵便番号、電話番号等を含
むディレクトリレコードのようなオブジェクトを管理す
る。
は、電話データベースの逆要求可能なシステムである。
この要求処理は、発信者の確認及び他のインテリジェン
ト電話サービスに利用することができる。図９には、電
話番号サーバー９００の構成を示している。この電話番
号サーバー９００は、ホストプロセッサ（サーバー）が
行われる全ての他のタスクに電話番号情報を提供するこ
とができる。サーバーはオブジェクトに関するディレク
トリ情報を見て、オブジェクトの処理によってＡＳＥと
対話する。このサーバーは、新しいオブジェクトをＡＳ
Ｅに提供するとか、ＡＳＥに記憶されるオブジェクトの
抽出を要求するとかの機能を有する。その代わりに、Ａ
ＳＥは、顧客の名前、住所、郵便番号、電話番号等を含
むディレクトリレコードのようなオブジェクトを管理す
る。
【００３３】本発明のインテリジェントメモリにおいて
は、作業ＡＳＥ９１５は、ディスク９１０の関与によっ
て、そのディスクに保存するデータのインデックスを作
成することができる。このインデックス処理は、ホスト
プロセッサ９２０より電話番号を受信し、この番号を対
応するＡＳＥに送出し、対応するメモリページを選択
し、メモリインデックスの検索及びディスクブロックの
検索を行う等の一連の操作を含む。ホストプロセッサ９
２０は、ライン９２５を介して、電話番号サーバー９０
０に対する呼びの電話番号に対応するデータを、メイン
サーバーとして機能するＡＳＥ９３０に転送する。サー
バーＡＳＥ９３０は、ディスク９１０に関連する作業Ａ
ＳＥ９１５に、電話番号に関するデータを伝送する。こ
のディスク９１０には、電話番号データ及び対応する顧
客情報が保存されている。ディスク９１０は、検索テー
ブルを介して電話番号データを特定し、対応する顧客情
報を抽出する。そして、抽出された顧客情報は、サーバ
ーＡＳＥ９３０と作業ＡＳＥ９１５を介してホストプロ
セッサ９２０に返送される。作業ＡＳＥ９１５はネット
ワーク（図示せず）を介して情報を発呼側に伝送する。
は、作業ＡＳＥ９１５は、ディスク９１０の関与によっ
て、そのディスクに保存するデータのインデックスを作
成することができる。このインデックス処理は、ホスト
プロセッサ９２０より電話番号を受信し、この番号を対
応するＡＳＥに送出し、対応するメモリページを選択
し、メモリインデックスの検索及びディスクブロックの
検索を行う等の一連の操作を含む。ホストプロセッサ９
２０は、ライン９２５を介して、電話番号サーバー９０
０に対する呼びの電話番号に対応するデータを、メイン
サーバーとして機能するＡＳＥ９３０に転送する。サー
バーＡＳＥ９３０は、ディスク９１０に関連する作業Ａ
ＳＥ９１５に、電話番号に関するデータを伝送する。こ
のディスク９１０には、電話番号データ及び対応する顧
客情報が保存されている。ディスク９１０は、検索テー
ブルを介して電話番号データを特定し、対応する顧客情
報を抽出する。そして、抽出された顧客情報は、サーバ
ーＡＳＥ９３０と作業ＡＳＥ９１５を介してホストプロ
セッサ９２０に返送される。作業ＡＳＥ９１５はネット
ワーク（図示せず）を介して情報を発呼側に伝送する。
【００３４】
【発明の効果】以上述べたように、本発明のインテリジ
ェントメモリにより、マルチポートを用いて、メモリは
一つのポートを介してプロセッサと、また他のポートを
介して周辺装置あるいは通信回線と対話し、低レベルの
データ処理を行うことができ、コンピュータシステムの
作業効率を向上させることができる。
ェントメモリにより、マルチポートを用いて、メモリは
一つのポートを介してプロセッサと、また他のポートを
介して周辺装置あるいは通信回線と対話し、低レベルの
データ処理を行うことができ、コンピュータシステムの
作業効率を向上させることができる。
【図１】二つのプロセッサとメモリを含む周辺機器を有
する従来技術による構成図。
する従来技術による構成図。
【図２】本発明によるコンピュータシステムの一般化さ
れたブロック図。
れたブロック図。
【図３】図２に示すメモリシステムの詳細ブロック図。
【図４】メモリモジュールのメモリシステム２０のＡＳ
Ｅをネットワークに接続する方法を表す図。
Ｅをネットワークに接続する方法を表す図。
【図５】ＡＳＥユニットのブロック図。
【図６】本発明によるメモリシステムを有するインター
ネットプロトコルルータを表す図。
ネットプロトコルルータを表す図。
【図７】本発明のメモリシステムを有する呼び選別と検
出システムのブロック図。
出システムのブロック図。
【図８】図７の呼び選別局の構造を表す図。
【図９】本発明のメモリシステムを有する逆要求電話サ
ーバーを表す図。
ーバーを表す図。
１０、１１ プロセッサ １２ 共通バス １３〜１８ 周辺装置 １９ ネットワーク ２０ メモリシステム ２１〜２３ メモリモジュール ２４〜２６ 通信回線 ２７ メモリ制御論理 ２８、２９ ライン ３０ プロセッサ素子 ３１ メモリ素子 ３４ スイッチ ３５ 共通バス ３６ マイクロプログラムメモリ ３７ レジスタアレイ ３８ 算術論理ユニット（ＡＬＵ） ３９ マイクロプログラムアドレス制御論理 ４０ メモリ ４５ 制御論理（ＣＬＡＭ） ４７ バックエンドポート ６０ トラップ論理ブロック ６７〜６９ ライン ７０ 分岐論理ブロック ２２０ ＳＣＳＩディスクコントローラ ２４０ 通信回線 ２６０ 変換器 ３３１〜３３７ ＡＳＥ ６００ ルータ ６０５ メモリシステム ６１０ 制御回路 ６１５ リンク ６２０ ＩＰヘッダ ６２５ データパケット ６３０ ＡＳＥ ６３５、６４０ バッファ ６４５ リンク ７００ 検出システム ７０５ ライン ７１０ 呼び選別局 ８０５ ＡＳＥ ８１０ ホストプロセッサ ８１５ システムバス ８２０ 通信回線 ８２５ ＲＡＭディスク ９００ 電話番号サーバー ９１０ ディスク ９１５ 作業ＡＳＥ ９２０ ホストプロセッサ ９２５ ライン ９３０ ＡＳＥ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０４Ｌ 12/00 (72)発明者 マーク ロバート クラヴァッツ アメリカ合衆国、07922 ニュージャージ ー、 バークレイハイツ、フェアファック ス ドライブ 26 (72)発明者 ポール クツザノフスキー アメリカ合衆国、07023 ニュージャージ ー、 ファンウッド、マリアン アヴェニ ュー 180
Claims (9)
- 【請求項１】 能動記憶素子を有するメモリシステムに
おいて、 前記各能動記憶素子は、 特定機能を実現するためのマイクロコードを含むメモリ
素子と、 前記メモリ素子に関連する処理素子と、 前記処理素子をホストプロセッサに接続する第１バス
と、 前記第１バス以外の第２バスを介して前記処理素子を周
辺装置に接続する第２手段とを有することを特徴とする
メモリシステム。 - 【請求項２】 前記第２手段は、前記第２バスを介して
ＳＣＳＩ（Small Computer System Interface）プロト
コルを実現するように構成されたことを特徴とする請求
項１のメモリシステム。 - 【請求項３】 他の能動記憶素子のメモリ素子に記憶さ
れたデータに対する特定の処理の実行時に、これらの他
の能動記憶素子を支援するために、他の能動記憶素子の
処理素子と通信する手段をさらに有することを特徴とす
る請求項１のメモリシステム。 - 【請求項４】 前記マイクロコードを呼び出すために前
記処理素子へメッセージを送信する手段をさらに有する
ことを特徴とする請求項３のメモリシステム。 - 【請求項５】 第２能動記憶素子に含まれるマイクロコ
ードを呼び出すために、第１能動記憶素子によって受信
されたメッセージを第２能動記憶素子に転送する手段を
さらに有することを特徴とする請求項４のメモリシステ
ム。 - 【請求項６】 前記メッセージ送信手段はホストプロセ
ッサであることを特徴とする請求項４のメモリシステ
ム。 - 【請求項７】 ホストプロセッサと、 能動記憶素子からなるメモリとを有し、前記能動記憶素
子はメモリ素子およびこのメモリ素子と関連する処理素
子を有し、前記メモリ素子は一つ以上の機能を実現する
ためのマイクロコードを含み、 少なくとも一つの周辺装置と、 前記処理素子を前記ホストプロセッサに接続するための
第１ポートと、 前記処理素子を前記周辺装置の少なくとも一つに接続す
るための第２ポートとを有し、前記処理素子は前記第１
ポートへの前記ホストプロセッサの接続に依存しないバ
スを介して前記周辺装置からデータを受信するように構
成され、 前記マイクロコードを呼び出すために前記処理素子にメ
ッセージを送信する手段を有することを特徴とするコン
ピュータシステム。 - 【請求項８】 メモリアレイを形成するために相互接続
され、さらにバスインタフェースに接続される一つ以上
のインテリジェントメモリ素子からなるメモリモジュー
ルにおいて、 前記各メモリ素子は、 一つ以上のメモリ素子間の通信を指定する切替手段と、 データを記憶し、前記バスインタフェースを介してデー
タを送信、受信することができるデータ記憶手段と、 一つ以上の機能を実現するためのマイクロコードを含む
プログラムメモリと、前記プログラムメモリと関連付け
られ、メッセージの受信に応答して前記マイクロコード
を実行する処理手段と、 前記バスインタフェース以外の、周辺装置を前記処理手
段に接続するインタフェース手段とを有することを特徴
とするメモリモジュール。 - 【請求項９】 能動メモリ素子において、 前記能動メモリ素子とバスインタフェースとの間の通信
を指定する切替手段と、 データを記憶し、前記バスインタフェースを介してデー
タを送信、受信することができるデータ記憶手段と、 一つ以上の機能を実現するためのマイクロコードを含む
プログラムメモリと、 前記プログラムメモリと関連付けられ、メッセージの受
信に応答して前記マイクロコードを実行する処理手段
と、 前記バスインタフェース以外の、周辺装置を前記処理手
段に接続するインタフェース手段とを有することを特徴
とする能動メモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23152894A | 1994-04-22 | 1994-04-22 | |
| US231528 | 1994-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07306824A true JPH07306824A (ja) | 1995-11-21 |
| JP3554605B2 JP3554605B2 (ja) | 2004-08-18 |
Family
ID=22869616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11656995A Expired - Lifetime JP3554605B2 (ja) | 1994-04-22 | 1995-04-19 | メモリシステム、コンピュータシステム、メモリモジュール、および能動メモリ素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5590370A (ja) |
| EP (1) | EP0679998A1 (ja) |
| JP (1) | JP3554605B2 (ja) |
| KR (1) | KR100379342B1 (ja) |
| CA (1) | CA2145106C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184303A (ja) * | 1999-12-22 | 2001-07-06 | Nec Corp | 可変長情報データアクセス方式 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10232788A (ja) * | 1996-12-17 | 1998-09-02 | Fujitsu Ltd | 信号処理装置及びソフトウェア |
| US6223301B1 (en) * | 1997-09-30 | 2001-04-24 | Compaq Computer Corporation | Fault tolerant memory |
| US6658552B1 (en) * | 1998-10-23 | 2003-12-02 | Micron Technology, Inc. | Processing system with separate general purpose execution unit and data string manipulation unit |
| US6938097B1 (en) * | 1999-07-02 | 2005-08-30 | Sonicwall, Inc. | System for early packet steering and FIFO-based management with priority buffer support |
| US20050240726A1 (en) * | 2004-04-27 | 2005-10-27 | Hitachi Global Storage Technologies Netherlands B.V. | Synergistic hybrid disk drive |
| US8228903B2 (en) * | 2007-07-20 | 2012-07-24 | Cisco Technology, Inc. | Integration of VoIP address discovery with PBXs |
| US8228904B2 (en) * | 2007-07-20 | 2012-07-24 | Cisco Technology, Inc. | Using PSTN reachability in anonymous verification of VoIP call routing information |
| US8274968B2 (en) * | 2007-07-20 | 2012-09-25 | Cisco Technology, Inc. | Restriction of communication in VoIP address discovery system |
| US8199746B2 (en) | 2007-07-20 | 2012-06-12 | Cisco Technology, Inc. | Using PSTN reachability to verify VoIP call routing information |
| US8228902B2 (en) | 2007-07-20 | 2012-07-24 | Cisco Technology, Inc. | Separation of validation services in VoIP address discovery system |
| US8204047B2 (en) * | 2007-07-20 | 2012-06-19 | Cisco Technology, Inc. | Using PSTN reachability to verify caller ID information in received VoIP calls |
| US8223755B2 (en) * | 2007-07-20 | 2012-07-17 | Cisco Technology, Inc. | Node reputation based on knowledge of PSTN calls |
| US8121114B2 (en) | 2009-02-12 | 2012-02-21 | Cisco Technology, Inc. | Prevention of voice over IP spam |
| US8072967B2 (en) * | 2007-07-20 | 2011-12-06 | Cisco Technology, Inc. | VoIP call routing information registry including hash access mechanism |
| US8223754B2 (en) * | 2009-02-09 | 2012-07-17 | Cisco Technology, Inc. | Auto-configured voice over internet protocol |
| US9779057B2 (en) | 2009-09-11 | 2017-10-03 | Micron Technology, Inc. | Autonomous memory architecture |
| US8930618B2 (en) | 2010-08-24 | 2015-01-06 | Futurewei Technologies, Inc. | Smart memory |
| US10089043B2 (en) | 2013-03-15 | 2018-10-02 | Micron Technology, Inc. | Apparatus and methods for a distributed memory system including memory nodes |
| US9779138B2 (en) | 2013-08-13 | 2017-10-03 | Micron Technology, Inc. | Methods and systems for autonomous memory searching |
| US10003675B2 (en) | 2013-12-02 | 2018-06-19 | Micron Technology, Inc. | Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881164A (en) * | 1983-12-30 | 1989-11-14 | International Business Machines Corporation | Multi-microprocessor for controlling shared memory |
| JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Ｌｓｉに構成されたマイクロコンピュータ |
| JPS61125664A (ja) * | 1984-11-22 | 1986-06-13 | Hitachi Ltd | ネツトワ−クシステムにおけるメモリ管理方式 |
| US4604683A (en) * | 1984-12-10 | 1986-08-05 | Advanced Computer Communications | Communication controller using multiported random access memory |
| US4731737A (en) * | 1986-05-07 | 1988-03-15 | Advanced Micro Devices, Inc. | High speed intelligent distributed control memory system |
| US5165023A (en) * | 1986-12-17 | 1992-11-17 | Massachusetts Institute Of Technology | Parallel processing system with processor array and network communications system for transmitting messages of variable length |
| US5134711A (en) * | 1988-05-13 | 1992-07-28 | At&T Bell Laboratories | Computer with intelligent memory system |
| US4949245A (en) * | 1988-10-21 | 1990-08-14 | Modular Computer Systems, Inc. | Intermediate memory system for connecting microcomputers to a rotating disk memory |
| US4912633A (en) * | 1988-10-24 | 1990-03-27 | Ncr Corporation | Hierarchical multiple bus computer architecture |
| US5235685A (en) * | 1989-05-11 | 1993-08-10 | Data General Corp. | Interface bus with independent data, command and direct control sections for parallel transfer of information between host and intelligent storage |
| EP0398523A3 (en) * | 1989-05-19 | 1991-08-21 | Hitachi, Ltd. | A device for data i/o and execution support in digital processors |
| US5210860A (en) * | 1990-07-20 | 1993-05-11 | Compaq Computer Corporation | Intelligent disk array controller |
| JP2719280B2 (ja) * | 1992-09-07 | 1998-02-25 | 株式会社日立製作所 | 計算機システムと高速ｉ／ｏデータ転送方法 |
| JPH06103243A (ja) * | 1992-09-22 | 1994-04-15 | Hitachi Ltd | 通信機能付きメモリシステム |
-
1995
- 1995-03-21 CA CA002145106A patent/CA2145106C/en not_active Expired - Lifetime
- 1995-04-12 EP EP95302430A patent/EP0679998A1/en not_active Withdrawn
- 1995-04-14 KR KR1019950008738A patent/KR100379342B1/ko active IP Right Grant
- 1995-04-19 JP JP11656995A patent/JP3554605B2/ja not_active Expired - Lifetime
- 1995-11-16 US US08/558,208 patent/US5590370A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184303A (ja) * | 1999-12-22 | 2001-07-06 | Nec Corp | 可変長情報データアクセス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3554605B2 (ja) | 2004-08-18 |
| CA2145106A1 (en) | 1995-10-23 |
| CA2145106C (en) | 1999-08-24 |
| KR950033863A (ko) | 1995-12-26 |
| US5590370A (en) | 1996-12-31 |
| EP0679998A1 (en) | 1995-11-02 |
| KR100379342B1 (ko) | 2003-07-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
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