JPH07302855A

JPH07302855A - 不揮発性半導体記憶装置

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Publication number: JPH07302855A
Application number: JP7138185A
Authority: JP
Inventors: Hiroshi Iwahashi; 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-05
Filing date: 1995-06-05
Publication date: 1995-11-14
Anticipated expiration: 2012-10-27
Also published as: JP2667654B2

Abstract

(57)【要約】【目的】電気的にデータの書換えが可能で且つメモリセ
ルサイズを縮小でき、低コスト化が図れる不揮発性半導
体記憶装置を提供することを目的とする。【構成】一端が列線に接続されゲートが行線Ｘ1 に接続
された選択用トランジスタＳＴ、直列接続された電流通
路の一端が上記トランジスタＳＴの他端に接続され、行
線Ｗ1 〜Ｗ4 に接続される制御ゲートと、浮遊ゲート
と、この浮遊ゲートとチャネル領域間に設けられトンネ
ル効果を起こし得る膜厚の絶縁膜とを備えたセルトラン
ジスタＣＴ1 〜ＣＴ4 、及び上記直列接続された電流通
路の他端と接地点間に接続され、プログラム時に遮断さ
れるスイッチトランジスタ40でメモリセルを構成してい
る。上記絶縁膜を介して浮遊ゲートに電子を注入または
放出することでプログラムする。トランジスタＳＴをセ
ルトランジスタＣＴ1 〜ＣＴ4で共用することにより、
セルサイズを縮小して低コスト化を図ることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的にデータの書
換えが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】一般に、この種の半導体記憶装置、いわ
ゆるＥＥＰＲＯＭのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い１００オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書換えを行なっている。図１
４は、このようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をＶ_CG、ドレイン電
圧をＶ_D 、ソース電圧をＶ_S 、およびドレイン電流をＩ
_D とすると、制御ゲート電圧Ｖ_CGに対するドレイン電流
Ｉ_D は図１５に示すような特性を示す。図１５におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“０”と“１”を記憶する。

【０００３】図１６は、上記図１４に示したセルトラン
ジスタをマトリックス状に配列して構成したＥＥＰＲＯ
Ｍの回路構成例を示しており、現在市販されているＥＥ
ＰＲＯＭはこのような回路構成が多い。図示する如く、
各セルトランジスタＣＴには選択用のＭＯＳトランジス
タＳＴが直列接続され、１つのメモリセル14が２つのト
ランジスタＣＴ，ＳＴで構成されている。

【０００４】上記のような構成において、セルトランジ
スタＣＴの浮遊ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧Ｖ_G ，Ｖ_CGを印加するととも
に、列線15を０Ｖに設定する。一方、電子を放出する時
には、選択用トランジスタＳＴのゲートと列線15を高電
圧に設定するとともに、セルトランジスタＣＴの制御ゲ
ートを０Ｖに設定する。これによって、セルトランジス
タＣＴのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。

【０００５】図１７（ａ）は、上記図１６に示した回路
における一点鎖線で囲んだ領域16のパターン平面図で、
この図１７（ａ）のＡ−Ａ´線に沿った断面構成を図１
７（ｂ）に示す。図１７（ａ），（ｂ）において、前記
図１６に対応する部分には同じ符号を付しており、17は
セルトランジスタＣＴのソース領域、18はセルトランジ
スタＣＴのドレイン且つ選択用トランジスタＳＴのソー
ス領域、19は選択用トランジスタＳＴのドレイン領域、
20はセルトランジスタＣＴの浮遊ゲート、21はセルトラ
ンジスタＣＴの制御ゲート、22は選択用トランジスタＳ
Ｔのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタＳＴのとのコンタクト部である。

【０００６】しかし、上述したような構成では、１つの
メモリセルを２個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、１つのメモリセルを１個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるＵＶＥＰＲＯＭが注目されている。Ｕ
ＶＥＰＲＯＭは、１つのメモリセルを１個のトランジス
タのみで形成しているので、同じ面積のチップであれば
ＥＥＰＲＯＭの２倍の容量が得られ、同じメモリ規模
（容量）であればチップサイズを小さくできるため、Ｅ
ＥＰＲＯＭよりも普及率が高い。しかしながら、ＵＶＥ
ＰＲＯＭは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記ＥＥＰＲＯＭは、トンネル
効果を利用して浮遊ゲートからの電子の放出，注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、５Ｖの単一電源で使
用できるという利点がある。

【０００７】このように、ＥＥＰＲＯＭとＵＶＥＰＲＯ
Ｍには一長一短があるが、もしＥＥＰＲＯＭのメモリサ
イズが小さくできＵＶＥＰＲＯＭ並のサイズになって低
コスト化できれば、５Ｖの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。

【０００８】

【発明が解決しようとする課題】上述したように、従来
のＥＥＰＲＯＭは単一電源で動作できるという利点があ
るにもかかわらず、ＵＶＥＰＲＯＭよりもメモリセルサ
イズが大きくなりコスト高となるという問題があった。

【０００９】この発明は上記のような事情に鑑みてなさ
れてもので、その目的とするところは、電気的にデータ
の書換えが可能でありながらメモリセルサイズを小さく
できるとともに低コスト化が図れる不揮発性半導体記憶
装置を提供することである。

【００１０】

【課題を解決するための手段】すなわち、請求項１に記
載した不揮発性半導体記憶装置は、行線に接続される制
御ゲート、浮遊ゲート、及びこの浮遊ゲートとチャネル
領域との間に設けられトンネル効果を起こし得る膜厚の
絶縁膜をそれぞれが有し、電流通路が直列接続された複
数のセルトランジスタと、上記直列接続された電流通路
の一端に接続され、これら複数のセルトランジスタを選
択する選択用トランジスタと、上記直列接続された電流
通路の他端と基準電位との間に接続され、プログラム時
に遮断されるスイッチトランジスタとを備えるメモリセ
ルを具備し、上記各セルトランジスタを、上記絶縁膜を
介して上記浮遊ゲートに電子を注入または放出すること
によりプログラムすることを特徴とする。

【００１１】また、請求項２の不揮発性半導体記憶装置
は、行線に接続される制御ゲート、浮遊ゲート、及びこ
の浮遊ゲートとチャネル領域との間に設けられトンネル
効果を起こし得る膜厚の絶縁膜をそれぞれが有し、電流
通路が直列接続された複数のセルトランジスタ、及びこ
れらセルトランジスタを選択する選択用トランジスタを
備えるメモリセルと、データの読み出し時には選択され
たセルトランジスタの制御ゲートに上記行線を介して低
電位レベルの電位、非選択のセルトランジスタの制御ゲ
ートに上記行線を介して高電位レベルの電位を印加する
選択手段と、データの書込み時には上記選択手段によっ
て選択されたセルトランジスタに上記選択用トランジス
タを介して書込みデータに応じた電位を印加することに
より、上記浮遊ゲートに上記絶縁膜を介して電子を注入
または放出してプログラムを行なう書込み手段とを具備
することを特徴とする。

【００１２】

【作用】上記のような構成によれば、選択用トランジス
タを複数のセルトランジスタで共用できるので、メモリ
セルをほぼ１つのセルトランジスタで形成できることに
なり、セルサイズを縮小して低コスト化が図れる。

【００１３】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１はメモリセル部とその周辺回路部
とを示すもので、データ入力回路25の出力Ｄは、一端が
高電圧電源Ｖp に接続されたＮチャネル型ＭＯＳトラン
ジスタ26のゲートに供給される。このトランジスタ26の
他端と接地点（基準電位）間には選択用トランジスタＳ
ＴおよびセルトランジスタＣＴ1 〜ＣＴ4 が直列接続さ
れる。上記選択用トランジスタＳＴのゲートにはセルト
ランジスタＣＴ1 〜ＣＴ4 を選択するための信号Ｘ1 が
供給され、上記セルトランジスタＣＴ1 〜ＣＴ4 の制御
ゲートにはそれぞれ、これらのセルトランジスタＣＴ1
〜ＣＴ4 を選択するための信号Ｗ1 〜Ｗ4 が供給され
る。上記トランジスタ26と選択用トランジスタＳＴとの
接続点（ノードＮ1 ）には、読出し時に“１”レベル、
プログラム時に“０”レベルとなる信号Ｒで導通制御さ
れるＮチャネル型ＭＯＳトランジスタ27の一端が接続さ
れ、このトランジスタ27の他端にはデータ検出回路28の
入力端が接続される。また、このデータ検出回路28の入
力端側ノードＮ2 と電源Ｖ間には、ゲートがこのノード
Ｎ2 に接続されたＰチャネル型のＭＯＳトランジスタ29
が読出し時の負荷として接続されて成る。

【００１４】なお、ここでは便宜上選択用トランジスタ
ＳＴとセルトランジスタＣＴ1 〜ＣＴ4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、１つのメモリセルで４ビット（直列接続された
セルトランジスタの数に対応するビット数）のデータを
記憶するものであり、従来の４つのメモリセルと等価な
ものである。

【００１５】次に、上記のような構成において動作を説
明する。図２は、上記図１の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Ｒを
“０”レベルに設定してトランジスタ27をオフ状態と
し、時刻ｔ0 において信号Ｘ1およびＷ1 〜Ｗ4 を高電
圧レベルに設定し、従来と同様にして後述する図４及び
図５に示すセルトランジスタの薄い酸化膜（膜厚１００
オングストローム程度）33を介して、セルトランジスタ
ＣＴ1 〜ＣＴ4 の浮遊ゲートに電子を注入する。次の時
刻ｔ1 〜ｔ4 のタイミングで上記信号Ｗ4 〜Ｗ1 を順次
０Ｖに設定する。これらの信号Ｗ1 〜Ｗ4 を０Ｖに設定
した時、データ入力回路25から出力されるデータＤが
“１”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Ｖp からこのトランジスタ26および選択
用トランジスタＳＴを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図２では信号Ｗ3 お
よびＷ1 を０Ｖに設定した時に、データＤが“１”レベ
ルとなっているので（時刻ｔ2 〜ｔ3 ，時刻ｔ4 〜ｔ5
）、セルトランジスタＣＴ3 およびセルトランジスタ
ＣＴ1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに０Ｖ、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであつて、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタＣＴ4 は、時刻ｔ1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。

【００１６】時刻ｔ0 〜ｔ1 間において、セルトランジ
スタＣＴ1 〜ＣＴ4 の浮遊ゲートに注入された電子は、
時刻ｔ1 〜ｔ2 間、時刻ｔ2 〜ｔ3 間、時刻ｔ3 〜ｔ4
間、及び時刻ｔ4 〜ｔ5 間にデータＤが“１”レベルか
“０”レベルかに応じてセルトランジスタＣＴ1 〜ＣＴ
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。

【００１７】時刻ｔ1 〜ｔ2 間のタイミングでは、信号
Ｘ1 およびＷ1 〜Ｗ3 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ
3 はオンする。この時、信号Ｗ4 は０Ｖに設定され、更
にデータＤは“０”レベルであるので、トランジスタ26
はオフしており、セルトランジスタＣＴ4 には高電圧は
印加されないので、このセルトランジスタＣＴ4 の浮遊
ゲートに注入された電子は放出されない。

【００１８】時刻ｔ2 〜ｔ3 間のタイミングでは、信号
Ｘ1 およびＷ1 ，Ｗ2 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 ，ＣＴ
2 はオンする。この時、信号Ｗ3 は０Ｖに設定され、更
にデータＤは“１”レベルであるので、トランジスタ26
がオンし、セルトランジスタＣＴ3 に高電圧が印加され
る。この時、セルトランジスタＣＴ3 の制御ゲートに
は、０Ｖが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタＣＴ3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタＣＴ
4 との間には上記セルトランジスタＣＴ3が存在してい
るので、セルトランジスタＣＴ4 に高電圧が加わること
はなく、セルトランジスタＣＴ3 に対してのみプログラ
ムが行なわれる。

【００１９】時刻ｔ3 〜ｔ4 間のタイミングでは、信号
Ｘ1 およびＷ1 が高電圧レベル、信号Ｗ2 〜Ｗ4 が０Ｖ
に設定される。この時、データＤは“０”レベルである
ので、トランジスタ26はオフし、セルトランジスタＣＴ
2 には高電圧は印加されないので、このセルトランジス
タＣＴ2 の浮遊ゲートに注入された電子は放出されな
い。

【００２０】時刻ｔ4 〜ｔ5 間のタイミングでは、信号
Ｘ1 が高電圧レベル、信号Ｗ1 〜Ｗ4 が０Ｖに設定さ
れ、選択トランジスタＳＴはオンしている。この時、デ
ータＤは“１”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタＣＴ1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタＣＴ1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタＣＴ2 〜ＣＴ4 との間には、上記
セルトランジスタＣＴ1 が存在しているので、セルトラ
ンジスタＣＴ2 〜ＣＴ4 に高電圧が加わることはなく、
セルトランジスタＣＴ1 に対してのみプログラムが行な
われる。

【００２１】一方、データの読出し時には、信号Ｒおよ
びＸ1 を“１”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを０Ｖに設定する。この
時、他のセルトランジスタのゲートは“１”レベルに設
定する。図３のタイミングチャートは、セルトランジス
タＣＴ4 〜ＣＴ1 から順次データを読出す場合のもの
で、時刻ｔ0 ，ｔ1 間にセルトランジスタＣＴ4 から、
時刻ｔ1 ，ｔ2 間にセルトランジスタＣＴ3 から、時刻
ｔ2 ，ｔ3 間にセルトランジスタＣＴ2 から、時刻ｔ3
，ｔ4 間にセルトランジスタＣＴ1 からそれぞれデー
タを読出す。今、信号Ｗ1 を０Ｖに、信号Ｗ2 〜Ｗ4 を
“１”レベルに設定したとすると、セルトランジスタＣ
Ｔ1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタＣＴ1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号Ｗ1 が０Ｖでもオンする。他
のセルトランジスタＣＴ2 〜ＣＴ4 の制御ゲートは
“１”レベルであるのでオン状態である。よって、全て
のセルトランジスタＣＴ1 〜ＣＴ4 がオン状態となり、
ノードＮ2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタＣＴ1 からデータを読出
す。また、信号Ｗ2 が０ＶとなってセルトランジスタＣ
Ｔ2 が選択された場合は、このセルトランジスタＣＴ2
には電子が注入されたままであるので、制御ゲートが０
Ｖであればオフ状態となる。よって、ノードＮ2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタＣＴ1 〜ＣＴ4 の閾値電圧は、その制御
ゲートが“１”レベルになった時にオン状態となるよう
に設定する必要がある。

【００２２】図４（ａ）〜（ｃ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を１００オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。（ａ）図はパターン
平面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面
図、（ｃ）図は（ａ）図のＣ−Ｃ´線に沿った断面図
で、30はＰ型シリコン基板、31，32はＮ⁺ 型のソース，
ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、35は
制御ゲートである。

【００２３】図５（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を１００オ
ングストローム程度の薄い酸化膜33で形成している。図
５において前記図４と同一部分には同じ符号を付してお
り、（ａ）はパターン平面図、（ｂ）図は（ａ）図のＣ
−Ｃ´線に沿った断面図である。

【００２４】図６（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“１”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、Ｎ
^- 型の不純物領域36によってソース，ドレイン領域31，
32間がつながっているため電流が流れる。このような構
成のセルトランジスタからのデータの読出しは、制御ゲ
ートに“０”レベルの電位が印加された時、浮遊ゲート
に電子が注入されているか否かで生ずる電流量の違いを
検出することによって行なう。

【００２５】図７は、前述したメモリセルをマトリック
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図７において、37は行デコーダ、38は
第１の列デコーダ、39は第２の列デコーダであり、デー
タ入出力線ＩＯ1 〜ＩＯ8 にはそれぞれ前記図１におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号Ｘ1 ，Ｘ2 ，…、信号Ｗ11，Ｗ12，…，Ｗ1
n、信号Ｗ21，Ｗ22，…，Ｗ2n、を出力してメモリセル
アレイの行方向を選択するものである。また、上記列デ
コーダ38は、信号Ｙ1 ，Ｙ2 ，…，Ｙm を出力して列選
択ＭＯＳトランジスタＱ1 〜Ｑm を選択的に導通制御す
ることによりメモリセルブロックＢ1 〜Ｂm の中の１つ
にデータ入出力線ＩＯ1 〜ＩＯ8 を介してプログラムす
るデータを供給、あるいは読出しデータを導出するため
のものである。一方、上記列デコーダ39は、信号Ｚ2 〜
Ｚm を出力してディプレッション型のアレイ分割ＭＯＳ
トランジスタＱＤ2 〜ＱＤm を選択的に導通制御するこ
とによりプログラム時にメモリセルブロックＢ1 〜Ｂm
を順次指定するためのものである。

【００２６】上記のような構成において、プログラムは
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図８はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックＢm の信号
線Ｘ1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号Ｘ1 ，Ｙm ，Ｚ2 〜Ｚm
として高電圧を印加する。この状態で、まず信号Ｗ11〜
Ｗ1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号Ｗ1nからＷ11に向
かって順次“０”レベルに設定して行く。この際、制御
ゲートが“０”レベルの状態でプログラムデータがデー
タ入出力線ＩＯ1 〜ＩＯ8 、列選択トランジスタＱm 、
および選択用トランジスタＳＴm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。

【００２７】図９は、読み出し時のタイミングチャート
を示しており、選択するメモリセルに対応した信号Ｘ，
Ｙが“１”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号Ｗ11〜Ｗ1nの中の１
つが“０”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“１”レベルとなる。これによって、
前記図１の場合と同様にデータが読出される。

【００２８】図１０は、上記信号Ｗ11〜Ｗ1nのレベルを
真理値表にまとめたもので、入力されるデータＩが
“１”レベルの時信号Ｗ11〜Ｗ1nは全て“１”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データＩが“０”レベルでＲが“０”レベル
の時は個々にプログラムが行なわれ、Ｒが“１”レベル
の時はデータが読み出される。

【００２９】図１１は、読出し時の各信号Ｘ1 ，Ｘ2 ，
Ｗ11〜Ｗ14、およびＷ21〜Ｗ24の真理値表を３つのアド
レスＡ0 〜Ａ2 の場合について示している。なお、この
例では、読出し時、例えばＸ1 ＝０ならば信号Ｗ11〜Ｗ
14を全て“０”レベルにしたが、これはＸ1 ＝１の時と
同じようにＷ11〜Ｗ14の内の１つを“０”レベルにして
も良い。

【００３０】図１２は、この発明の他の実施例を示すも
ので、前記図１におけるセルトランジスタＣＴ4 と接地
点間にプログラム時に“０”レベル、読出し時に“１”
レベルとなる信号φで導通制御されるＮチャネル型のＭ
ＯＳトランジスタ40を設けたものである。図１２におい
て、前記図１と同一構成部分には同じ符号を付してその
詳細な説明は省略する。このような構成によれば、プロ
グラム時にドレインに高電圧が印加された時、セルトラ
ンジスタＣＴ1 〜ＣＴ4 からのリーク電流があったとし
てもこのリーク電流をトランジスタ40で遮断できるの
で、ドレイン電位の低下を防いでプログラム特性の悪化
を防止できる。なお、このトランジスタ40は複数のセル
ブロックで共用しても良い。

【００３１】図１３は、前記図１の回路をマトリックス
状に形成する際の他の構成例を示している。この回路
は、前記図７のメモリセルブロックＢ1 〜Ｂm の１つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号Ｘ1 ，Ｘ2 ，…で制御され
るＭＯＳトランジスタＱＴ1 ，ＱＴ2 ，…を設け、これ
らのトランジスタＱＴ1 ，ＱＴ2 ，…を介して信号を入
力しているので、信号Ｗ11，Ｗ12，…と対応するメモリ
ブロックへ入力されるところの信号Ｚ2 ，Ｚ3 ，…，Ｚ
m 等と論理を取って対応するメモリブロックへ入力され
る信号Ｗ1n1 ，…，Ｗ121 ，Ｗ111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの２層配線を用い、信号
Ｗ111 ，Ｗ121 ，…，Ｗ1n1 を２層目のアルミ配線で配
線すれば、信号Ｗ111 ，Ｗ121 ，…，Ｗ1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。

【００３２】また、各列線毎にラッチ回路を設けてお
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、１行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり０Ｖにしたり
すれば、１行分の全列線のメモリセルを全てプログラム
出来るので、前記図７に示したアレイ分割ＭＯＳトラン
ジスタＱＤ2 〜ＱＤm を省略することが出来る。

【００３３】

【発明の効果】以上説明したようにこの発明によれば、
電気的にデータの書換えが可能でありながらメモリセル
サイズを小さくでき、低コスト化が図れる不揮発性半導
体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる不揮発性半導体記
憶装置について説明するための図。

【図２】上記図１の回路の動作を説明するためのタイミ
ングチャート。

【図３】上記図１の回路の動作を説明するためのタイミ
ングチャート。

【図４】上記図１の回路におけるセルトランジスタの構
成例を示す図。

【図５】上記図１の回路におけるセルトランジスタの構
成例を示す図。

【図６】上記図１の回路におけるセルトランジスタの構
成例を示す図。

【図７】上記図１のセルトランジスタをマトリックス状
に配置して形成したメモリの構成例を示す図。

【図８】上記図７の回路の動作を説明するためのタイミ
ングチャート。

【図９】上記図７の回路の動作を説明するためのタイミ
ングチャート。

【図１０】上記図７の回路における各信号のレベルを示
す図。

【図１１】上記図７の回路における各信号のレベルを示
す図。

【図１２】この発明の他の実施例について説明するため
の図。

【図１３】この発明の他の実施例について説明するため
の図。

【図１４】セルトランジスタのシンボルを示す図。

【図１５】上記図１４に示したセルトランジスタの制御
ゲート電圧−ドレイン電流特性を示す図。

【図１６】上記図１４のセルトランジスタを用いて構成
したＥＥＰＲＯＭの回路構成例を示す図。

【図１７】上記図１６の回路のパターン構成例を示す
図。

【符号の説明】

ＳＴ…選択用トランジスタ、ＣＴ1 〜ＣＴ4 …セルトラ
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、ＩＯ1 〜ＩＯ8 …データ入出力
線、Ｑ1 〜Ｑm …列選択トランジスタ、38…第１の列デ
コーダ、ＱＤ2 〜ＱＤm …アレイ分割トランジスタ、39
…第２の列デコーダ、ＱＴ1 ，ＱＴ2 ，……トランジス
タ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４

Claims

【特許請求の範囲】

【請求項１】行線に接続される制御ゲート、浮遊ゲー
ト、及びこの浮遊ゲートとチャネル領域との間に設けら
れトンネル効果を起こし得る膜厚の絶縁膜をそれぞれが
有し、電流通路が直列接続された複数のセルトランジス
タと、上記直列接続された電流通路の一端に接続され、
これら複数のセルトランジスタを選択する選択用トラン
ジスタと、上記直列接続された電流通路の他端と基準電
位との間に接続され、プログラム時に遮断されるスイッ
チトランジスタとを備えるメモリセルを具備し、上記各
セルトランジスタを、上記絶縁膜を介して上記浮遊ゲー
トに電子を注入または放出することによりプログラムす
ることを特徴とする不揮発性半導体記憶装置。
【請求項２】行線に接続される制御ゲート、浮遊ゲー
ト、及びこの浮遊ゲートとチャネル領域との間に設けら
れトンネル効果を起こし得る膜厚の絶縁膜をそれぞれが
有し、電流通路が直列接続された複数のセルトランジス
タ、及びこれらセルトランジスタを選択する選択用トラ
ンジスタを備えるメモリセルと、データの読み出し時に
は選択されたセルトランジスタの制御ゲートに上記行線
を介して低電位レベルの電位、非選択のセルトランジス
タの制御ゲートに上記行線を介して高電位レベルの電位
を印加する選択手段と、データの書込み時には上記選択
手段によって選択されたセルトランジスタに上記選択用
トランジスタを介して書込みデータに応じた電位を印加
することにより、上記浮遊ゲートに上記絶縁膜を介して
電子を注入または放出してプログラムを行なう書込み手
段とを具備することを特徴とする不揮発性半導体記憶装
置。
【請求項３】前記選択手段の出力電位は、書込み時と
読み出し時とで異なることを特徴とする請求項２に記載
の不揮発性半導体記憶装置。
【請求項４】前記選択手段の出力電位は、読み出し時
よりも書込み時の方が高いことを特徴とする請求項３に
記載の不揮発性半導体記憶装置。