JPH07302855A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07302855A JPH07302855A JP7138185A JP13818595A JPH07302855A JP H07302855 A JPH07302855 A JP H07302855A JP 7138185 A JP7138185 A JP 7138185A JP 13818595 A JP13818595 A JP 13818595A JP H07302855 A JPH07302855 A JP H07302855A
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Abstract
(57)【要約】
【目的】電気的にデータの書換えが可能で且つメモリセ
ルサイズを縮小でき、低コスト化が図れる不揮発性半導
体記憶装置を提供することを目的とする。 【構成】一端が列線に接続されゲートが行線X1 に接続
された選択用トランジスタST、直列接続された電流通
路の一端が上記トランジスタSTの他端に接続され、行
線W1 〜W4 に接続される制御ゲートと、浮遊ゲート
と、この浮遊ゲートとチャネル領域間に設けられトンネ
ル効果を起こし得る膜厚の絶縁膜とを備えたセルトラン
ジスタCT1 〜CT4 、及び上記直列接続された電流通
路の他端と接地点間に接続され、プログラム時に遮断さ
れるスイッチトランジスタ40でメモリセルを構成してい
る。上記絶縁膜を介して浮遊ゲートに電子を注入または
放出することでプログラムする。トランジスタSTをセ
ルトランジスタCT1 〜CT4で共用することにより、
セルサイズを縮小して低コスト化を図ることを特徴とす
る。
ルサイズを縮小でき、低コスト化が図れる不揮発性半導
体記憶装置を提供することを目的とする。 【構成】一端が列線に接続されゲートが行線X1 に接続
された選択用トランジスタST、直列接続された電流通
路の一端が上記トランジスタSTの他端に接続され、行
線W1 〜W4 に接続される制御ゲートと、浮遊ゲート
と、この浮遊ゲートとチャネル領域間に設けられトンネ
ル効果を起こし得る膜厚の絶縁膜とを備えたセルトラン
ジスタCT1 〜CT4 、及び上記直列接続された電流通
路の他端と接地点間に接続され、プログラム時に遮断さ
れるスイッチトランジスタ40でメモリセルを構成してい
る。上記絶縁膜を介して浮遊ゲートに電子を注入または
放出することでプログラムする。トランジスタSTをセ
ルトランジスタCT1 〜CT4で共用することにより、
セルサイズを縮小して低コスト化を図ることを特徴とす
る。
Description
【0001】
【産業上の利用分野】この発明は、電気的にデータの書
換えが可能な不揮発性半導体記憶装置に関する。
換えが可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】一般に、この種の半導体記憶装置、いわ
ゆるEEPROMのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い100オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書換えを行なっている。図1
4は、このようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をVCG、ドレイン電
圧をVD 、ソース電圧をVS 、およびドレイン電流をI
D とすると、制御ゲート電圧VCGに対するドレイン電流
ID は図15に示すような特性を示す。図15におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“0”と“1”を記憶する。
ゆるEEPROMのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い100オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書換えを行なっている。図1
4は、このようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をVCG、ドレイン電
圧をVD 、ソース電圧をVS 、およびドレイン電流をI
D とすると、制御ゲート電圧VCGに対するドレイン電流
ID は図15に示すような特性を示す。図15におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“0”と“1”を記憶する。
【0003】図16は、上記図14に示したセルトラン
ジスタをマトリックス状に配列して構成したEEPRO
Mの回路構成例を示しており、現在市販されているEE
PROMはこのような回路構成が多い。図示する如く、
各セルトランジスタCTには選択用のMOSトランジス
タSTが直列接続され、1つのメモリセル14が2つのト
ランジスタCT,STで構成されている。
ジスタをマトリックス状に配列して構成したEEPRO
Mの回路構成例を示しており、現在市販されているEE
PROMはこのような回路構成が多い。図示する如く、
各セルトランジスタCTには選択用のMOSトランジス
タSTが直列接続され、1つのメモリセル14が2つのト
ランジスタCT,STで構成されている。
【0004】上記のような構成において、セルトランジ
スタCTの浮遊ゲートに電子を注入する場合には、選択
用トランジスタSTのゲートおよびセルトランジスタC
Tの制御ゲートに高電圧VG ,VCGを印加するととも
に、列線15を0Vに設定する。一方、電子を放出する時
には、選択用トランジスタSTのゲートと列線15を高電
圧に設定するとともに、セルトランジスタCTの制御ゲ
ートを0Vに設定する。これによって、セルトランジス
タCTのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。
スタCTの浮遊ゲートに電子を注入する場合には、選択
用トランジスタSTのゲートおよびセルトランジスタC
Tの制御ゲートに高電圧VG ,VCGを印加するととも
に、列線15を0Vに設定する。一方、電子を放出する時
には、選択用トランジスタSTのゲートと列線15を高電
圧に設定するとともに、セルトランジスタCTの制御ゲ
ートを0Vに設定する。これによって、セルトランジス
タCTのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。
【0005】図17(a)は、上記図16に示した回路
における一点鎖線で囲んだ領域16のパターン平面図で、
この図17(a)のA−A´線に沿った断面構成を図1
7(b)に示す。図17(a),(b)において、前記
図16に対応する部分には同じ符号を付しており、17は
セルトランジスタCTのソース領域、18はセルトランジ
スタCTのドレイン且つ選択用トランジスタSTのソー
ス領域、19は選択用トランジスタSTのドレイン領域、
20はセルトランジスタCTの浮遊ゲート、21はセルトラ
ンジスタCTの制御ゲート、22は選択用トランジスタS
Tのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタSTのとのコンタクト部である。
における一点鎖線で囲んだ領域16のパターン平面図で、
この図17(a)のA−A´線に沿った断面構成を図1
7(b)に示す。図17(a),(b)において、前記
図16に対応する部分には同じ符号を付しており、17は
セルトランジスタCTのソース領域、18はセルトランジ
スタCTのドレイン且つ選択用トランジスタSTのソー
ス領域、19は選択用トランジスタSTのドレイン領域、
20はセルトランジスタCTの浮遊ゲート、21はセルトラ
ンジスタCTの制御ゲート、22は選択用トランジスタS
Tのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタSTのとのコンタクト部である。
【0006】しかし、上述したような構成では、1つの
メモリセルを2個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、1つのメモリセルを1個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるUVEPROMが注目されている。U
VEPROMは、1つのメモリセルを1個のトランジス
タのみで形成しているので、同じ面積のチップであれば
EEPROMの2倍の容量が得られ、同じメモリ規模
(容量)であればチップサイズを小さくできるため、E
EPROMよりも普及率が高い。しかしながら、UVE
PROMは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記EEPROMは、トンネル
効果を利用して浮遊ゲートからの電子の放出,注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、5Vの単一電源で使
用できるという利点がある。
メモリセルを2個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、1つのメモリセルを1個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるUVEPROMが注目されている。U
VEPROMは、1つのメモリセルを1個のトランジス
タのみで形成しているので、同じ面積のチップであれば
EEPROMの2倍の容量が得られ、同じメモリ規模
(容量)であればチップサイズを小さくできるため、E
EPROMよりも普及率が高い。しかしながら、UVE
PROMは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記EEPROMは、トンネル
効果を利用して浮遊ゲートからの電子の放出,注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、5Vの単一電源で使
用できるという利点がある。
【0007】このように、EEPROMとUVEPRO
Mには一長一短があるが、もしEEPROMのメモリサ
イズが小さくできUVEPROM並のサイズになって低
コスト化できれば、5Vの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。
Mには一長一短があるが、もしEEPROMのメモリサ
イズが小さくできUVEPROM並のサイズになって低
コスト化できれば、5Vの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。
【0008】
【発明が解決しようとする課題】上述したように、従来
のEEPROMは単一電源で動作できるという利点があ
るにもかかわらず、UVEPROMよりもメモリセルサ
イズが大きくなりコスト高となるという問題があった。
のEEPROMは単一電源で動作できるという利点があ
るにもかかわらず、UVEPROMよりもメモリセルサ
イズが大きくなりコスト高となるという問題があった。
【0009】この発明は上記のような事情に鑑みてなさ
れてもので、その目的とするところは、電気的にデータ
の書換えが可能でありながらメモリセルサイズを小さく
できるとともに低コスト化が図れる不揮発性半導体記憶
装置を提供することである。
れてもので、その目的とするところは、電気的にデータ
の書換えが可能でありながらメモリセルサイズを小さく
できるとともに低コスト化が図れる不揮発性半導体記憶
装置を提供することである。
【0010】
【課題を解決するための手段】すなわち、請求項1に記
載した不揮発性半導体記憶装置は、行線に接続される制
御ゲート、浮遊ゲート、及びこの浮遊ゲートとチャネル
領域との間に設けられトンネル効果を起こし得る膜厚の
絶縁膜をそれぞれが有し、電流通路が直列接続された複
数のセルトランジスタと、上記直列接続された電流通路
の一端に接続され、これら複数のセルトランジスタを選
択する選択用トランジスタと、上記直列接続された電流
通路の他端と基準電位との間に接続され、プログラム時
に遮断されるスイッチトランジスタとを備えるメモリセ
ルを具備し、上記各セルトランジスタを、上記絶縁膜を
介して上記浮遊ゲートに電子を注入または放出すること
によりプログラムすることを特徴とする。
載した不揮発性半導体記憶装置は、行線に接続される制
御ゲート、浮遊ゲート、及びこの浮遊ゲートとチャネル
領域との間に設けられトンネル効果を起こし得る膜厚の
絶縁膜をそれぞれが有し、電流通路が直列接続された複
数のセルトランジスタと、上記直列接続された電流通路
の一端に接続され、これら複数のセルトランジスタを選
択する選択用トランジスタと、上記直列接続された電流
通路の他端と基準電位との間に接続され、プログラム時
に遮断されるスイッチトランジスタとを備えるメモリセ
ルを具備し、上記各セルトランジスタを、上記絶縁膜を
介して上記浮遊ゲートに電子を注入または放出すること
によりプログラムすることを特徴とする。
【0011】また、請求項2の不揮発性半導体記憶装置
は、行線に接続される制御ゲート、浮遊ゲート、及びこ
の浮遊ゲートとチャネル領域との間に設けられトンネル
効果を起こし得る膜厚の絶縁膜をそれぞれが有し、電流
通路が直列接続された複数のセルトランジスタ、及びこ
れらセルトランジスタを選択する選択用トランジスタを
備えるメモリセルと、データの読み出し時には選択され
たセルトランジスタの制御ゲートに上記行線を介して低
電位レベルの電位、非選択のセルトランジスタの制御ゲ
ートに上記行線を介して高電位レベルの電位を印加する
選択手段と、データの書込み時には上記選択手段によっ
て選択されたセルトランジスタに上記選択用トランジス
タを介して書込みデータに応じた電位を印加することに
より、上記浮遊ゲートに上記絶縁膜を介して電子を注入
または放出してプログラムを行なう書込み手段とを具備
することを特徴とする。
は、行線に接続される制御ゲート、浮遊ゲート、及びこ
の浮遊ゲートとチャネル領域との間に設けられトンネル
効果を起こし得る膜厚の絶縁膜をそれぞれが有し、電流
通路が直列接続された複数のセルトランジスタ、及びこ
れらセルトランジスタを選択する選択用トランジスタを
備えるメモリセルと、データの読み出し時には選択され
たセルトランジスタの制御ゲートに上記行線を介して低
電位レベルの電位、非選択のセルトランジスタの制御ゲ
ートに上記行線を介して高電位レベルの電位を印加する
選択手段と、データの書込み時には上記選択手段によっ
て選択されたセルトランジスタに上記選択用トランジス
タを介して書込みデータに応じた電位を印加することに
より、上記浮遊ゲートに上記絶縁膜を介して電子を注入
または放出してプログラムを行なう書込み手段とを具備
することを特徴とする。
【0012】
【作用】上記のような構成によれば、選択用トランジス
タを複数のセルトランジスタで共用できるので、メモリ
セルをほぼ1つのセルトランジスタで形成できることに
なり、セルサイズを縮小して低コスト化が図れる。
タを複数のセルトランジスタで共用できるので、メモリ
セルをほぼ1つのセルトランジスタで形成できることに
なり、セルサイズを縮小して低コスト化が図れる。
【0013】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1はメモリセル部とその周辺回路部
とを示すもので、データ入力回路25の出力Dは、一端が
高電圧電源Vp に接続されたNチャネル型MOSトラン
ジスタ26のゲートに供給される。このトランジスタ26の
他端と接地点(基準電位)間には選択用トランジスタS
TおよびセルトランジスタCT1 〜CT4 が直列接続さ
れる。上記選択用トランジスタSTのゲートにはセルト
ランジスタCT1 〜CT4 を選択するための信号X1 が
供給され、上記セルトランジスタCT1 〜CT4 の制御
ゲートにはそれぞれ、これらのセルトランジスタCT1
〜CT4 を選択するための信号W1 〜W4 が供給され
る。上記トランジスタ26と選択用トランジスタSTとの
接続点(ノードN1 )には、読出し時に“1”レベル、
プログラム時に“0”レベルとなる信号Rで導通制御さ
れるNチャネル型MOSトランジスタ27の一端が接続さ
れ、このトランジスタ27の他端にはデータ検出回路28の
入力端が接続される。また、このデータ検出回路28の入
力端側ノードN2 と電源V間には、ゲートがこのノード
N2 に接続されたPチャネル型のMOSトランジスタ29
が読出し時の負荷として接続されて成る。
照して説明する。図1はメモリセル部とその周辺回路部
とを示すもので、データ入力回路25の出力Dは、一端が
高電圧電源Vp に接続されたNチャネル型MOSトラン
ジスタ26のゲートに供給される。このトランジスタ26の
他端と接地点(基準電位)間には選択用トランジスタS
TおよびセルトランジスタCT1 〜CT4 が直列接続さ
れる。上記選択用トランジスタSTのゲートにはセルト
ランジスタCT1 〜CT4 を選択するための信号X1 が
供給され、上記セルトランジスタCT1 〜CT4 の制御
ゲートにはそれぞれ、これらのセルトランジスタCT1
〜CT4 を選択するための信号W1 〜W4 が供給され
る。上記トランジスタ26と選択用トランジスタSTとの
接続点(ノードN1 )には、読出し時に“1”レベル、
プログラム時に“0”レベルとなる信号Rで導通制御さ
れるNチャネル型MOSトランジスタ27の一端が接続さ
れ、このトランジスタ27の他端にはデータ検出回路28の
入力端が接続される。また、このデータ検出回路28の入
力端側ノードN2 と電源V間には、ゲートがこのノード
N2 に接続されたPチャネル型のMOSトランジスタ29
が読出し時の負荷として接続されて成る。
【0014】なお、ここでは便宜上選択用トランジスタ
STとセルトランジスタCT1 〜CT4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、1つのメモリセルで4ビット(直列接続された
セルトランジスタの数に対応するビット数)のデータを
記憶するものであり、従来の4つのメモリセルと等価な
ものである。
STとセルトランジスタCT1 〜CT4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、1つのメモリセルで4ビット(直列接続された
セルトランジスタの数に対応するビット数)のデータを
記憶するものであり、従来の4つのメモリセルと等価な
ものである。
【0015】次に、上記のような構成において動作を説
明する。図2は、上記図1の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Rを
“0”レベルに設定してトランジスタ27をオフ状態と
し、時刻t0 において信号X1およびW1 〜W4 を高電
圧レベルに設定し、従来と同様にして後述する図4及び
図5に示すセルトランジスタの薄い酸化膜(膜厚100
オングストローム程度)33を介して、セルトランジスタ
CT1 〜CT4 の浮遊ゲートに電子を注入する。次の時
刻t1 〜t4 のタイミングで上記信号W4 〜W1 を順次
0Vに設定する。これらの信号W1 〜W4 を0Vに設定
した時、データ入力回路25から出力されるデータDが
“1”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Vp からこのトランジスタ26および選択
用トランジスタSTを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図2では信号W3 お
よびW1 を0Vに設定した時に、データDが“1”レベ
ルとなっているので(時刻t2 〜t3 ,時刻t4 〜t5
)、セルトランジスタCT3 およびセルトランジスタ
CT1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに0V、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであつて、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタCT4 は、時刻t1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。
明する。図2は、上記図1の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Rを
“0”レベルに設定してトランジスタ27をオフ状態と
し、時刻t0 において信号X1およびW1 〜W4 を高電
圧レベルに設定し、従来と同様にして後述する図4及び
図5に示すセルトランジスタの薄い酸化膜(膜厚100
オングストローム程度)33を介して、セルトランジスタ
CT1 〜CT4 の浮遊ゲートに電子を注入する。次の時
刻t1 〜t4 のタイミングで上記信号W4 〜W1 を順次
0Vに設定する。これらの信号W1 〜W4 を0Vに設定
した時、データ入力回路25から出力されるデータDが
“1”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Vp からこのトランジスタ26および選択
用トランジスタSTを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図2では信号W3 お
よびW1 を0Vに設定した時に、データDが“1”レベ
ルとなっているので(時刻t2 〜t3 ,時刻t4 〜t5
)、セルトランジスタCT3 およびセルトランジスタ
CT1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに0V、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであつて、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタCT4 は、時刻t1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。
【0016】時刻t0 〜t1 間において、セルトランジ
スタCT1 〜CT4 の浮遊ゲートに注入された電子は、
時刻t1 〜t2 間、時刻t2 〜t3 間、時刻t3 〜t4
間、及び時刻t4 〜t5 間にデータDが“1”レベルか
“0”レベルかに応じてセルトランジスタCT1 〜CT
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。
スタCT1 〜CT4 の浮遊ゲートに注入された電子は、
時刻t1 〜t2 間、時刻t2 〜t3 間、時刻t3 〜t4
間、及び時刻t4 〜t5 間にデータDが“1”レベルか
“0”レベルかに応じてセルトランジスタCT1 〜CT
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。
【0017】時刻t1 〜t2 間のタイミングでは、信号
X1 およびW1 〜W3 が高電圧レベルに設定され、選択
トランジスタSTおよびセルトランジスタCT1 〜CT
3 はオンする。この時、信号W4 は0Vに設定され、更
にデータDは“0”レベルであるので、トランジスタ26
はオフしており、セルトランジスタCT4 には高電圧は
印加されないので、このセルトランジスタCT4 の浮遊
ゲートに注入された電子は放出されない。
X1 およびW1 〜W3 が高電圧レベルに設定され、選択
トランジスタSTおよびセルトランジスタCT1 〜CT
3 はオンする。この時、信号W4 は0Vに設定され、更
にデータDは“0”レベルであるので、トランジスタ26
はオフしており、セルトランジスタCT4 には高電圧は
印加されないので、このセルトランジスタCT4 の浮遊
ゲートに注入された電子は放出されない。
【0018】時刻t2 〜t3 間のタイミングでは、信号
X1 およびW1 ,W2 が高電圧レベルに設定され、選択
トランジスタSTおよびセルトランジスタCT1 ,CT
2 はオンする。この時、信号W3 は0Vに設定され、更
にデータDは“1”レベルであるので、トランジスタ26
がオンし、セルトランジスタCT3 に高電圧が印加され
る。この時、セルトランジスタCT3 の制御ゲートに
は、0Vが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタCT3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタCT
4 との間には上記セルトランジスタCT3が存在してい
るので、セルトランジスタCT4 に高電圧が加わること
はなく、セルトランジスタCT3 に対してのみプログラ
ムが行なわれる。
X1 およびW1 ,W2 が高電圧レベルに設定され、選択
トランジスタSTおよびセルトランジスタCT1 ,CT
2 はオンする。この時、信号W3 は0Vに設定され、更
にデータDは“1”レベルであるので、トランジスタ26
がオンし、セルトランジスタCT3 に高電圧が印加され
る。この時、セルトランジスタCT3 の制御ゲートに
は、0Vが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタCT3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタCT
4 との間には上記セルトランジスタCT3が存在してい
るので、セルトランジスタCT4 に高電圧が加わること
はなく、セルトランジスタCT3 に対してのみプログラ
ムが行なわれる。
【0019】時刻t3 〜t4 間のタイミングでは、信号
X1 およびW1 が高電圧レベル、信号W2 〜W4 が0V
に設定される。この時、データDは“0”レベルである
ので、トランジスタ26はオフし、セルトランジスタCT
2 には高電圧は印加されないので、このセルトランジス
タCT2 の浮遊ゲートに注入された電子は放出されな
い。
X1 およびW1 が高電圧レベル、信号W2 〜W4 が0V
に設定される。この時、データDは“0”レベルである
ので、トランジスタ26はオフし、セルトランジスタCT
2 には高電圧は印加されないので、このセルトランジス
タCT2 の浮遊ゲートに注入された電子は放出されな
い。
【0020】時刻t4 〜t5 間のタイミングでは、信号
X1 が高電圧レベル、信号W1 〜W4 が0Vに設定さ
れ、選択トランジスタSTはオンしている。この時、デ
ータDは“1”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタCT1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタCT1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタCT2 〜CT4 との間には、上記
セルトランジスタCT1 が存在しているので、セルトラ
ンジスタCT2 〜CT4 に高電圧が加わることはなく、
セルトランジスタCT1 に対してのみプログラムが行な
われる。
X1 が高電圧レベル、信号W1 〜W4 が0Vに設定さ
れ、選択トランジスタSTはオンしている。この時、デ
ータDは“1”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタCT1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタCT1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタCT2 〜CT4 との間には、上記
セルトランジスタCT1 が存在しているので、セルトラ
ンジスタCT2 〜CT4 に高電圧が加わることはなく、
セルトランジスタCT1 に対してのみプログラムが行な
われる。
【0021】一方、データの読出し時には、信号Rおよ
びX1 を“1”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを0Vに設定する。この
時、他のセルトランジスタのゲートは“1”レベルに設
定する。図3のタイミングチャートは、セルトランジス
タCT4 〜CT1 から順次データを読出す場合のもの
で、時刻t0 ,t1 間にセルトランジスタCT4 から、
時刻t1 ,t2 間にセルトランジスタCT3 から、時刻
t2 ,t3 間にセルトランジスタCT2 から、時刻t3
,t4 間にセルトランジスタCT1 からそれぞれデー
タを読出す。今、信号W1 を0Vに、信号W2 〜W4 を
“1”レベルに設定したとすると、セルトランジスタC
T1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタCT1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号W1 が0Vでもオンする。他
のセルトランジスタCT2 〜CT4 の制御ゲートは
“1”レベルであるのでオン状態である。よって、全て
のセルトランジスタCT1 〜CT4 がオン状態となり、
ノードN2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタCT1 からデータを読出
す。また、信号W2 が0VとなってセルトランジスタC
T2 が選択された場合は、このセルトランジスタCT2
には電子が注入されたままであるので、制御ゲートが0
Vであればオフ状態となる。よって、ノードN2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタCT1 〜CT4 の閾値電圧は、その制御
ゲートが“1”レベルになった時にオン状態となるよう
に設定する必要がある。
びX1 を“1”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを0Vに設定する。この
時、他のセルトランジスタのゲートは“1”レベルに設
定する。図3のタイミングチャートは、セルトランジス
タCT4 〜CT1 から順次データを読出す場合のもの
で、時刻t0 ,t1 間にセルトランジスタCT4 から、
時刻t1 ,t2 間にセルトランジスタCT3 から、時刻
t2 ,t3 間にセルトランジスタCT2 から、時刻t3
,t4 間にセルトランジスタCT1 からそれぞれデー
タを読出す。今、信号W1 を0Vに、信号W2 〜W4 を
“1”レベルに設定したとすると、セルトランジスタC
T1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタCT1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号W1 が0Vでもオンする。他
のセルトランジスタCT2 〜CT4 の制御ゲートは
“1”レベルであるのでオン状態である。よって、全て
のセルトランジスタCT1 〜CT4 がオン状態となり、
ノードN2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタCT1 からデータを読出
す。また、信号W2 が0VとなってセルトランジスタC
T2 が選択された場合は、このセルトランジスタCT2
には電子が注入されたままであるので、制御ゲートが0
Vであればオフ状態となる。よって、ノードN2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタCT1 〜CT4 の閾値電圧は、その制御
ゲートが“1”レベルになった時にオン状態となるよう
に設定する必要がある。
【0022】図4(a)〜(c)は、前記図1における
セルトランジスタCT1 〜CT4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を100オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。(a)図はパターン
平面図、(b)図は(a)図のB−B´線に沿った断面
図、(c)図は(a)図のC−C´線に沿った断面図
で、30はP型シリコン基板、31,32はN+ 型のソース,
ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、35は
制御ゲートである。
セルトランジスタCT1 〜CT4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を100オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。(a)図はパターン
平面図、(b)図は(a)図のB−B´線に沿った断面
図、(c)図は(a)図のC−C´線に沿った断面図
で、30はP型シリコン基板、31,32はN+ 型のソース,
ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、35は
制御ゲートである。
【0023】図5(a),(b)は、前記図1における
セルトランジスタCT1 〜CT4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を100オ
ングストローム程度の薄い酸化膜33で形成している。図
5において前記図4と同一部分には同じ符号を付してお
り、(a)はパターン平面図、(b)図は(a)図のC
−C´線に沿った断面図である。
セルトランジスタCT1 〜CT4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を100オ
ングストローム程度の薄い酸化膜33で形成している。図
5において前記図4と同一部分には同じ符号を付してお
り、(a)はパターン平面図、(b)図は(a)図のC
−C´線に沿った断面図である。
【0024】図6(a),(b)は、前記図1における
セルトランジスタCT1 〜CT4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。(a)図はパターン平
面図、(b)図は(a)図のB−B´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“1”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、N
- 型の不純物領域36によってソース,ドレイン領域31,
32間がつながっているため電流が流れる。このような構
成のセルトランジスタからのデータの読出しは、制御ゲ
ートに“0”レベルの電位が印加された時、浮遊ゲート
に電子が注入されているか否かで生ずる電流量の違いを
検出することによって行なう。
セルトランジスタCT1 〜CT4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。(a)図はパターン平
面図、(b)図は(a)図のB−B´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“1”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、N
- 型の不純物領域36によってソース,ドレイン領域31,
32間がつながっているため電流が流れる。このような構
成のセルトランジスタからのデータの読出しは、制御ゲ
ートに“0”レベルの電位が印加された時、浮遊ゲート
に電子が注入されているか否かで生ずる電流量の違いを
検出することによって行なう。
【0025】図7は、前述したメモリセルをマトリック
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図7において、37は行デコーダ、38は
第1の列デコーダ、39は第2の列デコーダであり、デー
タ入出力線IO1 〜IO8 にはそれぞれ前記図1におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号X1 ,X2 ,…、信号W11,W12,…,W1
n、信号W21,W22,…,W2n、を出力してメモリセル
アレイの行方向を選択するものである。また、上記列デ
コーダ38は、信号Y1 ,Y2 ,…,Ym を出力して列選
択MOSトランジスタQ1 〜Qm を選択的に導通制御す
ることによりメモリセルブロックB1 〜Bm の中の1つ
にデータ入出力線IO1 〜IO8 を介してプログラムす
るデータを供給、あるいは読出しデータを導出するため
のものである。一方、上記列デコーダ39は、信号Z2 〜
Zm を出力してディプレッション型のアレイ分割MOS
トランジスタQD2 〜QDm を選択的に導通制御するこ
とによりプログラム時にメモリセルブロックB1 〜Bm
を順次指定するためのものである。
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図7において、37は行デコーダ、38は
第1の列デコーダ、39は第2の列デコーダであり、デー
タ入出力線IO1 〜IO8 にはそれぞれ前記図1におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号X1 ,X2 ,…、信号W11,W12,…,W1
n、信号W21,W22,…,W2n、を出力してメモリセル
アレイの行方向を選択するものである。また、上記列デ
コーダ38は、信号Y1 ,Y2 ,…,Ym を出力して列選
択MOSトランジスタQ1 〜Qm を選択的に導通制御す
ることによりメモリセルブロックB1 〜Bm の中の1つ
にデータ入出力線IO1 〜IO8 を介してプログラムす
るデータを供給、あるいは読出しデータを導出するため
のものである。一方、上記列デコーダ39は、信号Z2 〜
Zm を出力してディプレッション型のアレイ分割MOS
トランジスタQD2 〜QDm を選択的に導通制御するこ
とによりプログラム時にメモリセルブロックB1 〜Bm
を順次指定するためのものである。
【0026】上記のような構成において、プログラムは
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図8はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックBm の信号
線X1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号X1 ,Ym ,Z2 〜Zm
として高電圧を印加する。この状態で、まず信号W11〜
W1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号W1nからW11に向
かって順次“0”レベルに設定して行く。この際、制御
ゲートが“0”レベルの状態でプログラムデータがデー
タ入出力線IO1 〜IO8 、列選択トランジスタQm 、
および選択用トランジスタSTm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図8はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックBm の信号
線X1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号X1 ,Ym ,Z2 〜Zm
として高電圧を印加する。この状態で、まず信号W11〜
W1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号W1nからW11に向
かって順次“0”レベルに設定して行く。この際、制御
ゲートが“0”レベルの状態でプログラムデータがデー
タ入出力線IO1 〜IO8 、列選択トランジスタQm 、
および選択用トランジスタSTm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。
【0027】図9は、読み出し時のタイミングチャート
を示しており、選択するメモリセルに対応した信号X,
Yが“1”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号W11〜W1nの中の1
つが“0”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“1”レベルとなる。これによって、
前記図1の場合と同様にデータが読出される。
を示しており、選択するメモリセルに対応した信号X,
Yが“1”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号W11〜W1nの中の1
つが“0”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“1”レベルとなる。これによって、
前記図1の場合と同様にデータが読出される。
【0028】図10は、上記信号W11〜W1nのレベルを
真理値表にまとめたもので、入力されるデータIが
“1”レベルの時信号W11〜W1nは全て“1”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データIが“0”レベルでRが“0”レベル
の時は個々にプログラムが行なわれ、Rが“1”レベル
の時はデータが読み出される。
真理値表にまとめたもので、入力されるデータIが
“1”レベルの時信号W11〜W1nは全て“1”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データIが“0”レベルでRが“0”レベル
の時は個々にプログラムが行なわれ、Rが“1”レベル
の時はデータが読み出される。
【0029】図11は、読出し時の各信号X1 ,X2 ,
W11〜W14、およびW21〜W24の真理値表を3つのアド
レスA0 〜A2 の場合について示している。なお、この
例では、読出し時、例えばX1 =0ならば信号W11〜W
14を全て“0”レベルにしたが、これはX1 =1の時と
同じようにW11〜W14の内の1つを“0”レベルにして
も良い。
W11〜W14、およびW21〜W24の真理値表を3つのアド
レスA0 〜A2 の場合について示している。なお、この
例では、読出し時、例えばX1 =0ならば信号W11〜W
14を全て“0”レベルにしたが、これはX1 =1の時と
同じようにW11〜W14の内の1つを“0”レベルにして
も良い。
【0030】図12は、この発明の他の実施例を示すも
ので、前記図1におけるセルトランジスタCT4 と接地
点間にプログラム時に“0”レベル、読出し時に“1”
レベルとなる信号φで導通制御されるNチャネル型のM
OSトランジスタ40を設けたものである。図12におい
て、前記図1と同一構成部分には同じ符号を付してその
詳細な説明は省略する。このような構成によれば、プロ
グラム時にドレインに高電圧が印加された時、セルトラ
ンジスタCT1 〜CT4 からのリーク電流があったとし
てもこのリーク電流をトランジスタ40で遮断できるの
で、ドレイン電位の低下を防いでプログラム特性の悪化
を防止できる。なお、このトランジスタ40は複数のセル
ブロックで共用しても良い。
ので、前記図1におけるセルトランジスタCT4 と接地
点間にプログラム時に“0”レベル、読出し時に“1”
レベルとなる信号φで導通制御されるNチャネル型のM
OSトランジスタ40を設けたものである。図12におい
て、前記図1と同一構成部分には同じ符号を付してその
詳細な説明は省略する。このような構成によれば、プロ
グラム時にドレインに高電圧が印加された時、セルトラ
ンジスタCT1 〜CT4 からのリーク電流があったとし
てもこのリーク電流をトランジスタ40で遮断できるの
で、ドレイン電位の低下を防いでプログラム特性の悪化
を防止できる。なお、このトランジスタ40は複数のセル
ブロックで共用しても良い。
【0031】図13は、前記図1の回路をマトリックス
状に形成する際の他の構成例を示している。この回路
は、前記図7のメモリセルブロックB1 〜Bm の1つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号X1 ,X2 ,…で制御され
るMOSトランジスタQT1 ,QT2 ,…を設け、これ
らのトランジスタQT1 ,QT2 ,…を介して信号を入
力しているので、信号W11,W12,…と対応するメモリ
ブロックへ入力されるところの信号Z2 ,Z3 ,…,Z
m 等と論理を取って対応するメモリブロックへ入力され
る信号W1n1 ,…,W121 ,W111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの2層配線を用い、信号
W111 ,W121 ,…,W1n1 を2層目のアルミ配線で配
線すれば、信号W111 ,W121 ,…,W1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。
状に形成する際の他の構成例を示している。この回路
は、前記図7のメモリセルブロックB1 〜Bm の1つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号X1 ,X2 ,…で制御され
るMOSトランジスタQT1 ,QT2 ,…を設け、これ
らのトランジスタQT1 ,QT2 ,…を介して信号を入
力しているので、信号W11,W12,…と対応するメモリ
ブロックへ入力されるところの信号Z2 ,Z3 ,…,Z
m 等と論理を取って対応するメモリブロックへ入力され
る信号W1n1 ,…,W121 ,W111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの2層配線を用い、信号
W111 ,W121 ,…,W1n1 を2層目のアルミ配線で配
線すれば、信号W111 ,W121 ,…,W1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。
【0032】また、各列線毎にラッチ回路を設けてお
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、1行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり0Vにしたり
すれば、1行分の全列線のメモリセルを全てプログラム
出来るので、前記図7に示したアレイ分割MOSトラン
ジスタQD2 〜QDm を省略することが出来る。
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、1行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり0Vにしたり
すれば、1行分の全列線のメモリセルを全てプログラム
出来るので、前記図7に示したアレイ分割MOSトラン
ジスタQD2 〜QDm を省略することが出来る。
【0033】
【発明の効果】以上説明したようにこの発明によれば、
電気的にデータの書換えが可能でありながらメモリセル
サイズを小さくでき、低コスト化が図れる不揮発性半導
体記憶装置が得られる。
電気的にデータの書換えが可能でありながらメモリセル
サイズを小さくでき、低コスト化が図れる不揮発性半導
体記憶装置が得られる。
【図1】この発明の一実施例に係わる不揮発性半導体記
憶装置について説明するための図。
憶装置について説明するための図。
【図2】上記図1の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図3】上記図1の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図4】上記図1の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図5】上記図1の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図6】上記図1の回路におけるセルトランジスタの構
成例を示す図。
成例を示す図。
【図7】上記図1のセルトランジスタをマトリックス状
に配置して形成したメモリの構成例を示す図。
に配置して形成したメモリの構成例を示す図。
【図8】上記図7の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図9】上記図7の回路の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図10】上記図7の回路における各信号のレベルを示
す図。
す図。
【図11】上記図7の回路における各信号のレベルを示
す図。
す図。
【図12】この発明の他の実施例について説明するため
の図。
の図。
【図13】この発明の他の実施例について説明するため
の図。
の図。
【図14】セルトランジスタのシンボルを示す図。
【図15】上記図14に示したセルトランジスタの制御
ゲート電圧−ドレイン電流特性を示す図。
ゲート電圧−ドレイン電流特性を示す図。
【図16】上記図14のセルトランジスタを用いて構成
したEEPROMの回路構成例を示す図。
したEEPROMの回路構成例を示す図。
【図17】上記図16の回路のパターン構成例を示す
図。
図。
ST…選択用トランジスタ、CT1 〜CT4 …セルトラ
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、IO1 〜IO8 …データ入出力
線、Q1 〜Qm …列選択トランジスタ、38…第1の列デ
コーダ、QD2 〜QDm …アレイ分割トランジスタ、39
…第2の列デコーダ、QT1 ,QT2 ,……トランジス
タ。
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、IO1 〜IO8 …データ入出力
線、Q1 〜Qm …列選択トランジスタ、38…第1の列デ
コーダ、QD2 〜QDm …アレイ分割トランジスタ、39
…第2の列デコーダ、QT1 ,QT2 ,……トランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/02 16/04 H01L 27/115 H01L 27/10 434
Claims (4)
- 【請求項1】 行線に接続される制御ゲート、浮遊ゲー
ト、及びこの浮遊ゲートとチャネル領域との間に設けら
れトンネル効果を起こし得る膜厚の絶縁膜をそれぞれが
有し、電流通路が直列接続された複数のセルトランジス
タと、上記直列接続された電流通路の一端に接続され、
これら複数のセルトランジスタを選択する選択用トラン
ジスタと、上記直列接続された電流通路の他端と基準電
位との間に接続され、プログラム時に遮断されるスイッ
チトランジスタとを備えるメモリセルを具備し、上記各
セルトランジスタを、上記絶縁膜を介して上記浮遊ゲー
トに電子を注入または放出することによりプログラムす
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 行線に接続される制御ゲート、浮遊ゲー
ト、及びこの浮遊ゲートとチャネル領域との間に設けら
れトンネル効果を起こし得る膜厚の絶縁膜をそれぞれが
有し、電流通路が直列接続された複数のセルトランジス
タ、及びこれらセルトランジスタを選択する選択用トラ
ンジスタを備えるメモリセルと、データの読み出し時に
は選択されたセルトランジスタの制御ゲートに上記行線
を介して低電位レベルの電位、非選択のセルトランジス
タの制御ゲートに上記行線を介して高電位レベルの電位
を印加する選択手段と、データの書込み時には上記選択
手段によって選択されたセルトランジスタに上記選択用
トランジスタを介して書込みデータに応じた電位を印加
することにより、上記浮遊ゲートに上記絶縁膜を介して
電子を注入または放出してプログラムを行なう書込み手
段とを具備することを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】 前記選択手段の出力電位は、書込み時と
読み出し時とで異なることを特徴とする請求項2に記載
の不揮発性半導体記憶装置。 - 【請求項4】 前記選択手段の出力電位は、読み出し時
よりも書込み時の方が高いことを特徴とする請求項3に
記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13818595A JP2667654B2 (ja) | 1995-06-05 | 1995-06-05 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13818595A JP2667654B2 (ja) | 1995-06-05 | 1995-06-05 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25435493A Division JP2667626B2 (ja) | 1993-10-12 | 1993-10-12 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07302855A true JPH07302855A (ja) | 1995-11-14 |
JP2667654B2 JP2667654B2 (ja) | 1997-10-27 |
Family
ID=15216057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13818595A Expired - Lifetime JP2667654B2 (ja) | 1995-06-05 | 1995-06-05 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2667654B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
-
1995
- 1995-06-05 JP JP13818595A patent/JP2667654B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
Also Published As
Publication number | Publication date |
---|---|
JP2667654B2 (ja) | 1997-10-27 |
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