JPH0730100A - 電荷検出回路 - Google Patents
電荷検出回路Info
- Publication number
- JPH0730100A JPH0730100A JP5168771A JP16877193A JPH0730100A JP H0730100 A JPH0730100 A JP H0730100A JP 5168771 A JP5168771 A JP 5168771A JP 16877193 A JP16877193 A JP 16877193A JP H0730100 A JPH0730100 A JP H0730100A
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- JP
- Japan
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- gate
- buffer circuit
- output
- signal
- capacitance
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Abstract
(57)【要約】
【目的】ＦＥＴ特性が劣化することなくセンス容量を小
さくすることができる電荷検出回路を提供する。 【構成】電荷検出部２と、この電荷検出部２の出力信号
を入力する第１のゲ−ト８と第２のゲ−ト９とで構成さ
れるＦＥＴを初段に有する出力バッファ回路５と、この
出力バッファ回路５の出力を入力して電荷検出部２の出
力信号と同相同振幅の信号を第２のゲート９に入力する
バッファ回路７とを備えている。
さくすることができる電荷検出回路を提供する。 【構成】電荷検出部２と、この電荷検出部２の出力信号
を入力する第１のゲ−ト８と第２のゲ−ト９とで構成さ
れるＦＥＴを初段に有する出力バッファ回路５と、この
出力バッファ回路５の出力を入力して電荷検出部２の出
力信号と同相同振幅の信号を第２のゲート９に入力する
バッファ回路７とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＣＤ遅延素子やＣ
ＣＤ固体撮像素子の出力部等に適用される電荷検出回路
に関するものである。
ＣＤ固体撮像素子の出力部等に適用される電荷検出回路
に関するものである。
【０００２】
【従来の技術】映像信号の遅延に使われるＣＣＤ遅延素
子やビデオカメラに使われるＣＣＤ固体撮像素子の出力
部は、ΔＶ＝ΔＱ／Ｃの関係を利用した信号電荷を検出
している。ここで、ΔＶは電位変化、ΔＱは荷量変化、
Ｃは容量である。以下、図２を参照しながら従来の電荷
検出回路を構成するＣＣＤ固体撮像素子の出力部につい
て説明する。すなわち、図２は、従来のＣＣＤ固体撮像
素子の出力部の断面図の概略を示すものである。図２に
おいて、１は半導体基板である。２は電荷検出部で、半
導体基板１内に電位的に浮いた半導体基板１と反対導電
型の浮遊拡散層３と、浮遊拡散層３の電位を定期的にリ
セットするリセット用ＦＥＴ４からなる。５は出力バッ
ファ回路でＭＯＳＦＥＴを用いた２段ソースフォロワで
形成されている。６は電荷検出部２と出力バッファ回路
５とを接続する配線である。
子やビデオカメラに使われるＣＣＤ固体撮像素子の出力
部は、ΔＶ＝ΔＱ／Ｃの関係を利用した信号電荷を検出
している。ここで、ΔＶは電位変化、ΔＱは荷量変化、
Ｃは容量である。以下、図２を参照しながら従来の電荷
検出回路を構成するＣＣＤ固体撮像素子の出力部につい
て説明する。すなわち、図２は、従来のＣＣＤ固体撮像
素子の出力部の断面図の概略を示すものである。図２に
おいて、１は半導体基板である。２は電荷検出部で、半
導体基板１内に電位的に浮いた半導体基板１と反対導電
型の浮遊拡散層３と、浮遊拡散層３の電位を定期的にリ
セットするリセット用ＦＥＴ４からなる。５は出力バッ
ファ回路でＭＯＳＦＥＴを用いた２段ソースフォロワで
形成されている。６は電荷検出部２と出力バッファ回路
５とを接続する配線である。
【０００３】またＣFDは浮遊拡散層３の容量、ＣLNは配
線６の配線容量、ＣINは出力バッファ回路５の入力容量
である。またＶDDは出力バッファ回路５の電源、ＶO は
その出力信号、ＶＧは出力バッファ回路５を構成する２
段ソースフォロワのロードＦＥＴ用ゲート電圧、ＶRDは
電荷検出部２のリセット電位、φＲはリセット用ＦＥＴ
４を制御するリセットパルス、ＧＮＤはアースである。
線６の配線容量、ＣINは出力バッファ回路５の入力容量
である。またＶDDは出力バッファ回路５の電源、ＶO は
その出力信号、ＶＧは出力バッファ回路５を構成する２
段ソースフォロワのロードＦＥＴ用ゲート電圧、ＶRDは
電荷検出部２のリセット電位、φＲはリセット用ＦＥＴ
４を制御するリセットパルス、ＧＮＤはアースである。
【０００４】このように構成された従来のＣＣＤ固体撮
像素子の出力部について、以下その動作を説明する。す
なわち、まず、浮遊拡散層３の電位をリセット用ＦＥＴ
４をオンにして、一定のリセット電位ＶRDに保つ。その
後、このリセット用ＦＥＴ４をオフにする。ホトダイオ
ードで光電変換されて生じた信号電荷は、垂直転送ＣＣ
Ｄ（図示せず）、水平転送ＣＣＤ（図示せず）によって
順次、浮遊拡散層３に転送される。浮遊拡散層３の電位
は信号電荷によってリセット電位ＶRDから変化し、この
電位変化が、出力バッファ回路５を通して出力される。
像素子の出力部について、以下その動作を説明する。す
なわち、まず、浮遊拡散層３の電位をリセット用ＦＥＴ
４をオンにして、一定のリセット電位ＶRDに保つ。その
後、このリセット用ＦＥＴ４をオフにする。ホトダイオ
ードで光電変換されて生じた信号電荷は、垂直転送ＣＣ
Ｄ（図示せず）、水平転送ＣＣＤ（図示せず）によって
順次、浮遊拡散層３に転送される。浮遊拡散層３の電位
は信号電荷によってリセット電位ＶRDから変化し、この
電位変化が、出力バッファ回路５を通して出力される。
【０００５】このような出力部において、信号電荷ＱS
と出力信号ＶO の関係は、センス容量をＣS 、出力バッ
ファ回路５の電圧ゲインをＧとすると、 ＶO ＝Ｇ・ＱS ／ＣS となる。 ここで、センス容量ＣS は、浮遊拡散層３の容量ＣFD、
配線６の配線容量ＣLN、出力バッファ回路の入力容量Ｃ
INとの間に ＣS ＝ＣFD＋ＣLN＋ＣIN の関係がある。従って、ＣＣＤ固体撮像素子の出力部の
感度は 感度＝ＶO ／ＱS ＝Ｇ／ＣS ＝Ｇ／（ＣFD＋ＣLN＋
ＣIN） となる。
と出力信号ＶO の関係は、センス容量をＣS 、出力バッ
ファ回路５の電圧ゲインをＧとすると、 ＶO ＝Ｇ・ＱS ／ＣS となる。 ここで、センス容量ＣS は、浮遊拡散層３の容量ＣFD、
配線６の配線容量ＣLN、出力バッファ回路の入力容量Ｃ
INとの間に ＣS ＝ＣFD＋ＣLN＋ＣIN の関係がある。従って、ＣＣＤ固体撮像素子の出力部の
感度は 感度＝ＶO ／ＱS ＝Ｇ／ＣS ＝Ｇ／（ＣFD＋ＣLN＋
ＣIN） となる。
【０００６】
【発明が解決しようとする課題】このような、従来のＣ
ＣＤ固体撮像素子の出力部の構成では、アンプ感度を上
げるために出力バッファ回路の初段のＦＥＴのゲ−ト長
を短くしてセンス容量Ｃ S を小さくすると、初段のＦＥ
Ｔにショ−トチャネル効果が起こるためアンプの相互コ
ンダクタンスＧｍ（以後、Ｇｍと略す）が低下しアンプ
の電圧ゲインが劣化するという問題があった。
ＣＤ固体撮像素子の出力部の構成では、アンプ感度を上
げるために出力バッファ回路の初段のＦＥＴのゲ−ト長
を短くしてセンス容量Ｃ S を小さくすると、初段のＦＥ
Ｔにショ−トチャネル効果が起こるためアンプの相互コ
ンダクタンスＧｍ（以後、Ｇｍと略す）が低下しアンプ
の電圧ゲインが劣化するという問題があった。
【０００７】したがって、この発明の目的は、上記課題
を解決するもので、ＦＥＴ特性が劣化することなくセン
ス容量を小さくすることができる電荷検出回路を提供す
ることである。
を解決するもので、ＦＥＴ特性が劣化することなくセン
ス容量を小さくすることができる電荷検出回路を提供す
ることである。
【０００８】
【課題を解決するための手段】この発明の電荷検出回路
は、電荷検出部と、この電荷検出部の出力信号を入力す
る第１のゲ−トと第２のゲ−トとで構成されるＦＥＴを
初段に有する出力バッファ回路と、この出力バッファ回
路の出力を入力して電荷検出部の出力信号と同相同振幅
の信号を第２のゲートに入力するバッファ回路とを備え
たものである。
は、電荷検出部と、この電荷検出部の出力信号を入力す
る第１のゲ−トと第２のゲ−トとで構成されるＦＥＴを
初段に有する出力バッファ回路と、この出力バッファ回
路の出力を入力して電荷検出部の出力信号と同相同振幅
の信号を第２のゲートに入力するバッファ回路とを備え
たものである。
【０００９】
【作用】この発明の構成によれば、出力バッファ回路の
信号入力用のＦＥＴは第１のゲートと第２のゲートとで
構成されているため、第１のゲートと第２のゲートのゲ
ート長の和が実効的なゲート長となり、バッファ回路を
通して第２のゲートに入力信号と同相同振幅の信号を入
力してＦＥＴのチャンネルの空乏層を制御するので、シ
ョートチャンネル効果の発生を抑制でき、相互コンダク
タンスの劣化を防ぐことができる。一方第１のゲートの
ゲート長を短くすることにより、入力信号に対する第１
のゲートのゲート入力容量を小さくできるので、センス
容量を小さくできアンプ感度を向上することができる。
またバッファ回路は入力信号と同相同振幅の信号を第２
のゲートに印加しているので、第１のゲートと第２のゲ
ートの間のゲート間容量はブートストラップ効果により
打ち消されて無視できる。
信号入力用のＦＥＴは第１のゲートと第２のゲートとで
構成されているため、第１のゲートと第２のゲートのゲ
ート長の和が実効的なゲート長となり、バッファ回路を
通して第２のゲートに入力信号と同相同振幅の信号を入
力してＦＥＴのチャンネルの空乏層を制御するので、シ
ョートチャンネル効果の発生を抑制でき、相互コンダク
タンスの劣化を防ぐことができる。一方第１のゲートの
ゲート長を短くすることにより、入力信号に対する第１
のゲートのゲート入力容量を小さくできるので、センス
容量を小さくできアンプ感度を向上することができる。
またバッファ回路は入力信号と同相同振幅の信号を第２
のゲートに印加しているので、第１のゲートと第２のゲ
ートの間のゲート間容量はブートストラップ効果により
打ち消されて無視できる。
【００１０】
【実施例】この発明の一実施例について図１を参照しな
がら説明する。図１は、この発明の一実施例を適用した
ＣＣＤ固体撮像素子の出力部の断面図の概略を示すもの
である。図１において、１は半導体基板である。２は電
荷検出部で、半導体基板１内に電位的に浮いた半導体基
板１と反対導電型の浮遊拡散層３と、浮遊拡散層３の電
位を定期的にリセットするリセット用ＦＥＴ４からな
る。５は出力バッファ回路でＭＯＳＦＥＴを用いた２段
ソースフォロワで形成されている。６は電荷検出部２と
出力バッファ回路５とを接続する配線である。７は出力
信号ＶO を入力し入力信号と同相同振幅の信号を出力す
るバッファ回路である。８は出力バッファ回路５を構成
する２段ソースフォロワの入力ＦＥＴの第１のゲ−ト
で、電荷検出部２の出力信号が入力される。９は出力バ
ッファ回路５を構成する２段ソースフォロワの入力ＦＥ
Ｔの第２のゲ−トで、バッファ回路７の出力に接続され
ている。
がら説明する。図１は、この発明の一実施例を適用した
ＣＣＤ固体撮像素子の出力部の断面図の概略を示すもの
である。図１において、１は半導体基板である。２は電
荷検出部で、半導体基板１内に電位的に浮いた半導体基
板１と反対導電型の浮遊拡散層３と、浮遊拡散層３の電
位を定期的にリセットするリセット用ＦＥＴ４からな
る。５は出力バッファ回路でＭＯＳＦＥＴを用いた２段
ソースフォロワで形成されている。６は電荷検出部２と
出力バッファ回路５とを接続する配線である。７は出力
信号ＶO を入力し入力信号と同相同振幅の信号を出力す
るバッファ回路である。８は出力バッファ回路５を構成
する２段ソースフォロワの入力ＦＥＴの第１のゲ−ト
で、電荷検出部２の出力信号が入力される。９は出力バ
ッファ回路５を構成する２段ソースフォロワの入力ＦＥ
Ｔの第２のゲ−トで、バッファ回路７の出力に接続され
ている。
【００１１】ＣFDは浮遊拡散層３の容量、ＣLNは配線６
と半導体基板１間の配線容量、ＣINは出力バッファ回路
５の入力容量である。ＶDDは出力バッファ回路５の電
源、ＶＧは出力バッファ回路５を構成する２段ソースフ
ォロワのロードＦＥＴ用ゲート電圧、ＶRDは電荷検出部
２のリセット電位である。φＲはリセット用ＦＥＴ４を
制御するリセットパルス、ＧＮＤはアースである。
と半導体基板１間の配線容量、ＣINは出力バッファ回路
５の入力容量である。ＶDDは出力バッファ回路５の電
源、ＶＧは出力バッファ回路５を構成する２段ソースフ
ォロワのロードＦＥＴ用ゲート電圧、ＶRDは電荷検出部
２のリセット電位である。φＲはリセット用ＦＥＴ４を
制御するリセットパルス、ＧＮＤはアースである。
【００１２】このように構成された電荷検出回路を適用
したＣＣＤ固体撮像素子の出力部について、以下その動
作を説明する。すなわち、ＣＣＤ固体撮像素子の出力部
の信号電荷をＱS と出力信号ＶO の関係は、センス容量
をＣS 、出力バッファ回路の電圧ゲインをＧとすると、 ＶO ＝Ｇ・ＱS ／ＣS となる。 ここで、センス容量ＣS は、浮遊拡散層３の容量ＣFD、
配線６の配線容量ＣLN、出力バッファ回路の入力容量Ｃ
INとの間に ＣS ＝ＣFD＋ＣLN＋ＣIN の関係がある。従って、ＣＣＤ固体撮像素子の出力部の
感度は、 感度＝ＶO ／ＱS ＝Ｇ／ＣS ＝Ｇ／（ＣFD＋ＣLN＋
ＣIN） となる。従って、出力部の感度を大きくするためにはセ
ンス容量ＣS をできるだけ小さくする必要がある。その
ためには浮遊拡散層３を小さくして容量ＣFDを小さく
し、配線６を短くかつ細くして容量ＣLNを小さくし、さ
らに出力バッファ回路５の入力容量ＣINを小さくすれば
よい。出力バッファ回路５の入力容量ＣINを小さくする
には入力ゲ−トのゲ−ト長を小さくすれば良いが、入力
ゲ−トのゲ−ト長を小さくしすぎると、ショ−トチャネ
ル効果が起こるため、ＦＥＴの相互コンダクタンスＧｍ
が劣化しアンプの電圧ゲインが下がる。このため、ＦＥ
Ｔの相互コンダクタンスＧｍの劣化がなく出力バッファ
回路の入力容量ＣINをいかに小さくするかが問題とな
る。
したＣＣＤ固体撮像素子の出力部について、以下その動
作を説明する。すなわち、ＣＣＤ固体撮像素子の出力部
の信号電荷をＱS と出力信号ＶO の関係は、センス容量
をＣS 、出力バッファ回路の電圧ゲインをＧとすると、 ＶO ＝Ｇ・ＱS ／ＣS となる。 ここで、センス容量ＣS は、浮遊拡散層３の容量ＣFD、
配線６の配線容量ＣLN、出力バッファ回路の入力容量Ｃ
INとの間に ＣS ＝ＣFD＋ＣLN＋ＣIN の関係がある。従って、ＣＣＤ固体撮像素子の出力部の
感度は、 感度＝ＶO ／ＱS ＝Ｇ／ＣS ＝Ｇ／（ＣFD＋ＣLN＋
ＣIN） となる。従って、出力部の感度を大きくするためにはセ
ンス容量ＣS をできるだけ小さくする必要がある。その
ためには浮遊拡散層３を小さくして容量ＣFDを小さく
し、配線６を短くかつ細くして容量ＣLNを小さくし、さ
らに出力バッファ回路５の入力容量ＣINを小さくすれば
よい。出力バッファ回路５の入力容量ＣINを小さくする
には入力ゲ−トのゲ−ト長を小さくすれば良いが、入力
ゲ−トのゲ−ト長を小さくしすぎると、ショ−トチャネ
ル効果が起こるため、ＦＥＴの相互コンダクタンスＧｍ
が劣化しアンプの電圧ゲインが下がる。このため、ＦＥ
Ｔの相互コンダクタンスＧｍの劣化がなく出力バッファ
回路の入力容量ＣINをいかに小さくするかが問題とな
る。
【００１３】この実施例では、入力信号用のＦＥＴのゲ
−トを第１のゲ−ト８と第２のゲ−ト９のダブルゲート
で構成し、ショ−トチャネル効果によるＦＥＴの相互コ
ンダクタンスＧｍの劣化を防止している。すなわち、出
力バッファ回路５を構成する２段ソースフォロワの信号
入力用のＦＥＴは、第１のゲ−ト８および第２のゲ−ト
９で構成されているため、実効的なゲ−ト長は第１のゲ
−ト８および第２のゲ−ト９のゲ−ト長の和となる。バ
ッファ回路７を通して第２のゲ−ト９に入力信号とＤＣ
バイアスを印加して、信号入力用ＦＥＴのチネルの空乏
層を制御しショ−トチャネル効果の発生を抑制する。こ
のことによって、信号入力用のＦＥＴの相互コンダクタ
ンスＧｍの劣化を防ぐことができる。
−トを第１のゲ−ト８と第２のゲ−ト９のダブルゲート
で構成し、ショ−トチャネル効果によるＦＥＴの相互コ
ンダクタンスＧｍの劣化を防止している。すなわち、出
力バッファ回路５を構成する２段ソースフォロワの信号
入力用のＦＥＴは、第１のゲ−ト８および第２のゲ−ト
９で構成されているため、実効的なゲ−ト長は第１のゲ
−ト８および第２のゲ−ト９のゲ−ト長の和となる。バ
ッファ回路７を通して第２のゲ−ト９に入力信号とＤＣ
バイアスを印加して、信号入力用ＦＥＴのチネルの空乏
層を制御しショ−トチャネル効果の発生を抑制する。こ
のことによって、信号入力用のＦＥＴの相互コンダクタ
ンスＧｍの劣化を防ぐことができる。
【００１４】これと同時に、第１のゲ−ト８のゲ−ト長
を短くすることにより、入力信号に対する第１のゲ−ト
８のゲ−ト入力容量ＣGSを低減することができる。さら
に、バッファ回路７は入力信号と同相同振幅の信号を第
２のゲ−ト９に印加しているので、第１のゲ−ト８と第
２のゲ−ト９の間のゲ−ト間容量ＣGGはブ−トストラッ
プ効果により打ち消され無視できる。
を短くすることにより、入力信号に対する第１のゲ−ト
８のゲ−ト入力容量ＣGSを低減することができる。さら
に、バッファ回路７は入力信号と同相同振幅の信号を第
２のゲ−ト９に印加しているので、第１のゲ−ト８と第
２のゲ−ト９の間のゲ−ト間容量ＣGGはブ−トストラッ
プ効果により打ち消され無視できる。
【００１５】従って、出力バッファ回路５を構成する２
段ソースフォロワの信号入力用ＦＥＴの入力容量の合計
ＣINは、 ＣIN＝ＣGS＋ＣGG＝ＣGS と近似でき、第１のゲ−ト８のゲ−ト入力容量ＣGSと等
価になる。このためＣINは第１のゲ−ト８のゲ−ト長と
ゲ−ト幅を小さくすることによって非常に小さくでき
る。
段ソースフォロワの信号入力用ＦＥＴの入力容量の合計
ＣINは、 ＣIN＝ＣGS＋ＣGG＝ＣGS と近似でき、第１のゲ−ト８のゲ−ト入力容量ＣGSと等
価になる。このためＣINは第１のゲ−ト８のゲ−ト長と
ゲ−ト幅を小さくすることによって非常に小さくでき
る。
【００１６】なお、この実施例では、電源投入時の初期
動作の立ち上がりをバッファ回路７のＤＣバイアスによ
って行ったが、第２のゲ−ト９の端子の下に構成される
チャンネルをデプレッション型のチャンネルで構成する
ことによって行うことも可能である。この実施例によれ
ば、出力バッファ回路５の入力信号用のＦＥＴを、信号
を入力する第１のゲ−トと、入力信号と同相同振幅の信
号を入力する第２のゲ−トで構成することにより、ＦＥ
Ｔの特性を劣化することなく、センス容量が小さくアン
プ感度が高いＣＣＤ固体撮像素子の出力部が実現でき、
Ｓ／Ｎの良いＣＣＤカメラを実現できる。
動作の立ち上がりをバッファ回路７のＤＣバイアスによ
って行ったが、第２のゲ−ト９の端子の下に構成される
チャンネルをデプレッション型のチャンネルで構成する
ことによって行うことも可能である。この実施例によれ
ば、出力バッファ回路５の入力信号用のＦＥＴを、信号
を入力する第１のゲ−トと、入力信号と同相同振幅の信
号を入力する第２のゲ−トで構成することにより、ＦＥ
Ｔの特性を劣化することなく、センス容量が小さくアン
プ感度が高いＣＣＤ固体撮像素子の出力部が実現でき、
Ｓ／Ｎの良いＣＣＤカメラを実現できる。
【００１７】なお、実施例のＭＯＳＦＥＴはＮ形でもＰ
形でもよい。
形でもよい。
【００１８】
【発明の効果】この発明の電荷検出回路によれば、出力
バッファ回路の信号入力用のＦＥＴは第１のゲートと第
２のゲートとで構成されているため、第１のゲートと第
２のゲートのゲート長の和が実効的なゲート長となり、
バッファ回路を通して第２のゲートに入力信号と同相同
振幅の信号を入力してＦＥＴのチャンネルの空乏層を制
御するので、ショートチャンネル効果の発生を抑制で
き、相互コンダクタンスの劣化を防ぐことができる。一
方第１のゲートのゲート長を短くすることにより、入力
信号に対する第１のゲートのゲート入力容量を小さくで
きるので、センス容量を小さくできアンプ感度を向上す
ることができる。またバッファ回路は入力信号と同相同
振幅の信号を第２のゲートに印加しているので、第１の
ゲートと第２のゲートの間のゲート間容量はブートスト
ラップ効果により打ち消されて無視できるという効果が
ある。
バッファ回路の信号入力用のＦＥＴは第１のゲートと第
２のゲートとで構成されているため、第１のゲートと第
２のゲートのゲート長の和が実効的なゲート長となり、
バッファ回路を通して第２のゲートに入力信号と同相同
振幅の信号を入力してＦＥＴのチャンネルの空乏層を制
御するので、ショートチャンネル効果の発生を抑制で
き、相互コンダクタンスの劣化を防ぐことができる。一
方第１のゲートのゲート長を短くすることにより、入力
信号に対する第１のゲートのゲート入力容量を小さくで
きるので、センス容量を小さくできアンプ感度を向上す
ることができる。またバッファ回路は入力信号と同相同
振幅の信号を第２のゲートに印加しているので、第１の
ゲートと第２のゲートの間のゲート間容量はブートスト
ラップ効果により打ち消されて無視できるという効果が
ある。
【図１】この発明の一実施例を適用したＣＣＤ固体撮像
素子の出力部の説明図である。
素子の出力部の説明図である。
【図２】従来のＣＣＤ固体撮像素子の出力部の説明図で
ある。
ある。
２ 電荷検出部 ５ 出力バッファ回路 ７ バッファ回路 ８ 第１のゲ−ト ９ 第２のゲ−ト
Claims (1)
- 【請求項１】 電荷検出部と、この電荷検出部の出力信
号を入力する第１のゲ−トと第２のゲ−トとで構成され
るＦＥＴを初段に有する出力バッファ回路と、この出力
バッファ回路の出力を入力して前記電荷検出部の出力信
号と同相同振幅の信号を前記第２のゲートに入力するバ
ッファ回路とを備えた電荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168771A JPH0730100A (ja) | 1993-07-08 | 1993-07-08 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168771A JPH0730100A (ja) | 1993-07-08 | 1993-07-08 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730100A true JPH0730100A (ja) | 1995-01-31 |
Family
ID=15874157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168771A Pending JPH0730100A (ja) | 1993-07-08 | 1993-07-08 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150250A1 (fr) * | 2000-04-27 | 2001-10-31 | CSEM Centre Suisse d'Electronique et de Microtechnique SA | Procédé d'encodage temporel d'une pluralité d'informations pouvant être représentées par des vecteurs |
-
1993
- 1993-07-08 JP JP5168771A patent/JPH0730100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1150250A1 (fr) * | 2000-04-27 | 2001-10-31 | CSEM Centre Suisse d'Electronique et de Microtechnique SA | Procédé d'encodage temporel d'une pluralité d'informations pouvant être représentées par des vecteurs |
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