JPH07298633A - ３相ｐｗｍインバータ - Google Patents
３相ｐｗｍインバータInfo
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- JPH07298633A JPH07298633A JP6091413A JP9141394A JPH07298633A JP H07298633 A JPH07298633 A JP H07298633A JP 6091413 A JP6091413 A JP 6091413A JP 9141394 A JP9141394 A JP 9141394A JP H07298633 A JPH07298633 A JP H07298633A
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- power mos
- signal
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Abstract
(57)【要約】
【目的】 モータのコイル電圧をＰＷＭ制御する３相Ｐ
ＷＭインバータに関するもので、ＰｃｈパワーＭＯＳ−
ＦＥＴのオン抵抗による飽和損失を低減することを目的
とする。 【構成】 ＰｃｈパワーＭＯＳ−ＦＥＴとＮｃｈパワー
ＭＯＳ−ＦＥＴを上下のアームに配したものを３相備
え、３相正弦波の最小値側の包絡線値と三角波キャリア
信号ｅｃの最小値との差を前記３相正弦波から減じた信
号を第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１とし、か
つ第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１の方が三角
波キャリア信号ｅｃよりも値が大であるときにＰｃｈパ
ワーＭＯＳ−ＦＥＴがオンしてＮｃｈパワーＭＯＳ−Ｆ
ＥＴがオフし、それ以外のときにはＰｃｈパワーＭＯＳ
−ＦＥＴがオフしてＮｃｈパワーＭＯＳ−ＦＥＴがオン
する。
ＷＭインバータに関するもので、ＰｃｈパワーＭＯＳ−
ＦＥＴのオン抵抗による飽和損失を低減することを目的
とする。 【構成】 ＰｃｈパワーＭＯＳ−ＦＥＴとＮｃｈパワー
ＭＯＳ−ＦＥＴを上下のアームに配したものを３相備
え、３相正弦波の最小値側の包絡線値と三角波キャリア
信号ｅｃの最小値との差を前記３相正弦波から減じた信
号を第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１とし、か
つ第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１の方が三角
波キャリア信号ｅｃよりも値が大であるときにＰｃｈパ
ワーＭＯＳ−ＦＥＴがオンしてＮｃｈパワーＭＯＳ−Ｆ
ＥＴがオフし、それ以外のときにはＰｃｈパワーＭＯＳ
−ＦＥＴがオフしてＮｃｈパワーＭＯＳ−ＦＥＴがオン
する。
Description
【０００１】
【産業上の利用分野】本発明はモータのコイル電圧をＰ
ＷＭ制御する３相ＰＷＭインバータに関するもので、特
にスイッチング素子にパワーＭＯＳ−ＦＥＴを使用した
ものに関するものである。
ＷＭ制御する３相ＰＷＭインバータに関するもので、特
にスイッチング素子にパワーＭＯＳ−ＦＥＴを使用した
ものに関するものである。
【０００２】
【従来の技術】近年、３相ＰＷＭインバータが急速に普
及し、広くモータ制御に利用されてきている。この中
で、特に低騒音化を図るためＰＷＭキャリア周波数を非
可聴域である２０ｋHz近くにまで上げたものではそのス
イッチング素子にスイッチング速度の速いパワーＭＯＳ
−ＦＥＴを使用したものが主流となりつつある。
及し、広くモータ制御に利用されてきている。この中
で、特に低騒音化を図るためＰＷＭキャリア周波数を非
可聴域である２０ｋHz近くにまで上げたものではそのス
イッチング素子にスイッチング速度の速いパワーＭＯＳ
−ＦＥＴを使用したものが主流となりつつある。
【０００３】以下に、従来の３相ＰＷＭインバータの一
構成例について図面を参照しながら説明する。
構成例について図面を参照しながら説明する。
【０００４】図４は従来の３相ＰＷＭインバータの回路
ブロック図であり、１はモータに供給する３相交流電圧
波形（ＰＷＭ波形）の基本周波数と実効電圧値にもとづ
きＰＷＭ信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを出力する３相Ｐ
ＷＭ信号発生回路で、その出力信号は２，３，４，５，
６，７のゲート駆動回路にそれぞれ伝えられ、さらにそ
の出力がスイッチング素子である８，９，１０，１１，
１２，１３のＮｃｈパワーＭＯＳ−ＦＥＴのゲートに接
続されている。１４はモータに電力を供給する主電源で
あり実際にはＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ
程度のものや、ＡＣ２００Ｖを整流平滑したＤＣ２８０
Ｖ程度のものが一般的であるが、図面上では簡略化し電
池記号にて表記している。また、１５，１６，１７，１
８は前記ゲート駆動回路２，３，４，５，６，７を動作
させるための制御電源でありその電圧は通常ＤＣ十数Ｖ
程度である。上アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ
８，１０，１２のドレインは主電源１４のプラス端子
に、下アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ９，１
１，１３のソースは主電源１４のマイナス端子にそれぞ
れ接続され、そして上アーム側のＮｃｈパワーＭＯＳ−
ＦＥＴ８のソースと下アーム側のＮｃｈパワーＭＯＳ−
ＦＥＴ９のドレイン、上アーム側のＮｃｈパワーＭＯＳ
−ＦＥＴ１０のソースと下アーム側のＮｃｈパワーＭＯ
Ｓ−ＦＥＴ１１のドレイン、上アーム側のＮｃｈパワー
ＭＯＳ−ＦＥＴ１２のソースと下アーム側のＮｃｈパワ
ーＭＯＳ−ＦＥＴ１３のドレインがそれぞれ接続され
て、その各々の接続部分からモータに接続される出力端
子Ｕ，Ｖ，Ｗが配線されている。
ブロック図であり、１はモータに供給する３相交流電圧
波形（ＰＷＭ波形）の基本周波数と実効電圧値にもとづ
きＰＷＭ信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを出力する３相Ｐ
ＷＭ信号発生回路で、その出力信号は２，３，４，５，
６，７のゲート駆動回路にそれぞれ伝えられ、さらにそ
の出力がスイッチング素子である８，９，１０，１１，
１２，１３のＮｃｈパワーＭＯＳ−ＦＥＴのゲートに接
続されている。１４はモータに電力を供給する主電源で
あり実際にはＡＣ１００Ｖを整流平滑したＤＣ１４０Ｖ
程度のものや、ＡＣ２００Ｖを整流平滑したＤＣ２８０
Ｖ程度のものが一般的であるが、図面上では簡略化し電
池記号にて表記している。また、１５，１６，１７，１
８は前記ゲート駆動回路２，３，４，５，６，７を動作
させるための制御電源でありその電圧は通常ＤＣ十数Ｖ
程度である。上アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ
８，１０，１２のドレインは主電源１４のプラス端子
に、下アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ９，１
１，１３のソースは主電源１４のマイナス端子にそれぞ
れ接続され、そして上アーム側のＮｃｈパワーＭＯＳ−
ＦＥＴ８のソースと下アーム側のＮｃｈパワーＭＯＳ−
ＦＥＴ９のドレイン、上アーム側のＮｃｈパワーＭＯＳ
−ＦＥＴ１０のソースと下アーム側のＮｃｈパワーＭＯ
Ｓ−ＦＥＴ１１のドレイン、上アーム側のＮｃｈパワー
ＭＯＳ−ＦＥＴ１２のソースと下アーム側のＮｃｈパワ
ーＭＯＳ−ＦＥＴ１３のドレインがそれぞれ接続され
て、その各々の接続部分からモータに接続される出力端
子Ｕ，Ｖ，Ｗが配線されている。
【０００５】このような構成の３相ＰＷＭインバータの
動作を図５を用いて説明する。図５は前記３相ＰＷＭ信
号発生回路１の動作を示す信号波形図である。３相ＰＷ
Ｍ信号発生回路１はモータに供給する３相交流電圧波形
の基本周波数と実効電圧値にもとづき互いに１２０度ず
つ位相のずれた３相正弦波の変調波信号ｅｕ，ｅｖ，ｅ
ｗを作成し、これと三角波のキャリア信号ｅｃとを比較
して前記ゲート駆動回路２，３，４，５，６，７に与え
るＰＷＭ信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを生成する（図５
では変調波信号ｅｕとキャリア信号ｅｃとの比較で得ら
れるＰＷＭ信号ａ，ｂのみ図示）。ここで、各相の上ア
ームを駆動するＰＷＭ信号ａ，ｃ，ｅと下アームを駆動
するＰＷＭ信号ｂ，ｄ，ｆとはそれぞれが互いに論理反
転の関係にあり、これにより上アーム側のＮｃｈパワー
ＭＯＳ−ＦＥＴ８，１０，１２と下アーム側のＮｃｈパ
ワーＭＯＳ−ＦＥＴ９，１１，１３が対応するものどう
しで交互にオンオフ動作を行う。このことにより出力端
子Ｕ，Ｖ，Ｗが主電源１４のプラス端子とマイナス端子
に交互にスイッチしてそれに接続されたモータが駆動す
る。なお実際には、上アームを駆動するＰＷＭ信号ａ，
ｃ，ｅと下アームを駆動するＰＷＭ信号ｂ，ｄ，ｆとは
単純な論理反転の関係ではなく、スイッチング動作の過
渡期に上下のアームが同時にオン状態となることを防止
するためのデッドタイムが設けられるのが通常である
が、本発明の本質には関わらないので省略する。
動作を図５を用いて説明する。図５は前記３相ＰＷＭ信
号発生回路１の動作を示す信号波形図である。３相ＰＷ
Ｍ信号発生回路１はモータに供給する３相交流電圧波形
の基本周波数と実効電圧値にもとづき互いに１２０度ず
つ位相のずれた３相正弦波の変調波信号ｅｕ，ｅｖ，ｅ
ｗを作成し、これと三角波のキャリア信号ｅｃとを比較
して前記ゲート駆動回路２，３，４，５，６，７に与え
るＰＷＭ信号ａ，ｂ，ｃ，ｄ，ｅ，ｆを生成する（図５
では変調波信号ｅｕとキャリア信号ｅｃとの比較で得ら
れるＰＷＭ信号ａ，ｂのみ図示）。ここで、各相の上ア
ームを駆動するＰＷＭ信号ａ，ｃ，ｅと下アームを駆動
するＰＷＭ信号ｂ，ｄ，ｆとはそれぞれが互いに論理反
転の関係にあり、これにより上アーム側のＮｃｈパワー
ＭＯＳ−ＦＥＴ８，１０，１２と下アーム側のＮｃｈパ
ワーＭＯＳ−ＦＥＴ９，１１，１３が対応するものどう
しで交互にオンオフ動作を行う。このことにより出力端
子Ｕ，Ｖ，Ｗが主電源１４のプラス端子とマイナス端子
に交互にスイッチしてそれに接続されたモータが駆動す
る。なお実際には、上アームを駆動するＰＷＭ信号ａ，
ｃ，ｅと下アームを駆動するＰＷＭ信号ｂ，ｄ，ｆとは
単純な論理反転の関係ではなく、スイッチング動作の過
渡期に上下のアームが同時にオン状態となることを防止
するためのデッドタイムが設けられるのが通常である
が、本発明の本質には関わらないので省略する。
【０００６】また、図６は従来の３相ＰＷＭインバータ
の他の構成例であり１相分のみ示している。上アームに
１９のＰｃｈパワーＭＯＳ−ＦＥＴを下アームに２０の
ＮｃｈパワーＭＯＳ−ＦＥＴをそれぞれ配し、Ｐｃｈパ
ワーＭＯＳ−ＦＥＴ１９のソースが主電源１４のプラス
端子に、ＮｃｈパワーＭＯＳ−ＦＥＴ２０のソースが主
電源１４のマイナス端子にそれぞれ接続され、そしてＰ
ｃｈパワーＭＯＳ−ＦＥＴ１９のドレインとＮｃｈパワ
ーＭＯＳ−ＦＥＴ２０のドレインが接続されてそこから
モータに接続される出力端子Ｕが配線されている。２１
はオンオフ動作するスイッチ手段、２２，２３は抵抗で
あり、これらは主電源１４のプラス端子−マイナス端子
間に直列に配線され抵抗２２と抵抗２３の接続部がＰｃ
ｈパワーＭＯＳ−ＦＥＴ１９のゲートに接続されてい
る。また、２４のスイッチ手段はＮｃｈパワーＭＯＳ−
ＦＥＴ２０のゲートを、主電源１４とマイナス端子を共
通にした制御電源２５のプラス端子かマイナス端子のど
ちらかに接続するものである。
の他の構成例であり１相分のみ示している。上アームに
１９のＰｃｈパワーＭＯＳ−ＦＥＴを下アームに２０の
ＮｃｈパワーＭＯＳ−ＦＥＴをそれぞれ配し、Ｐｃｈパ
ワーＭＯＳ−ＦＥＴ１９のソースが主電源１４のプラス
端子に、ＮｃｈパワーＭＯＳ−ＦＥＴ２０のソースが主
電源１４のマイナス端子にそれぞれ接続され、そしてＰ
ｃｈパワーＭＯＳ−ＦＥＴ１９のドレインとＮｃｈパワ
ーＭＯＳ−ＦＥＴ２０のドレインが接続されてそこから
モータに接続される出力端子Ｕが配線されている。２１
はオンオフ動作するスイッチ手段、２２，２３は抵抗で
あり、これらは主電源１４のプラス端子−マイナス端子
間に直列に配線され抵抗２２と抵抗２３の接続部がＰｃ
ｈパワーＭＯＳ−ＦＥＴ１９のゲートに接続されてい
る。また、２４のスイッチ手段はＮｃｈパワーＭＯＳ−
ＦＥＴ２０のゲートを、主電源１４とマイナス端子を共
通にした制御電源２５のプラス端子かマイナス端子のど
ちらかに接続するものである。
【０００７】ここで、抵抗２２，２３とスイッチ手段２
１およびスイッチ手段２４は前記ゲート駆動回路２，３
に相当するものであって、前記ＰＷＭ信号ａによりスイ
ッチ手段２１がオンオフ動作してＰｃｈパワーＭＯＳ−
ＦＥＴ１９がオンオフ動作し、前記ＰＷＭ信号ｂにより
スイッチ手段２４がＮｃｈパワーＭＯＳ−ＦＥＴ２０の
ゲート電位を切り換えオンオフ動作させる。その他の動
作については図４に示した従来例と同じである。
１およびスイッチ手段２４は前記ゲート駆動回路２，３
に相当するものであって、前記ＰＷＭ信号ａによりスイ
ッチ手段２１がオンオフ動作してＰｃｈパワーＭＯＳ−
ＦＥＴ１９がオンオフ動作し、前記ＰＷＭ信号ｂにより
スイッチ手段２４がＮｃｈパワーＭＯＳ−ＦＥＴ２０の
ゲート電位を切り換えオンオフ動作させる。その他の動
作については図４に示した従来例と同じである。
【０００８】
【発明が解決しようとする課題】しかしながら、図４に
示した従来の３相ＰＷＭインバータでは、スイッチング
素子をＮｃｈパワーＭＯＳ−ＦＥＴのみで構成している
ためにゲート駆動回路２，３，４，５，６，７を動作さ
せるための制御電源の数が多いという問題があった。Ｍ
ＯＳ−ＦＥＴをオンオフ動作させる際にはそのソース電
位が基準となるが、下アーム側の３つのＮｃｈパワーＭ
ＯＳ−ＦＥＴ９，１１，１３のソースはすべて主電源１
４のマイナス端子と接続されているためにその電位は一
定であるが、上アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ
８，１０，１２のソース電位は各相の出力電圧の大きさ
にしたがい３つがそれぞれ独立に変動する。よって、上
アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ８，１０，１２
に関しては、出力電圧に関わらずオンさせるに要する所
定のゲート−ソース電圧を得るには独立した３つのフロ
ーティングされた制御電源が必要となる。したがって、
下アーム用の１つと上アーム用の３つを合わせ合計４つ
の独立した制御電源１５，１６，１７，１８を必要とし
た。さらに、上アーム側のゲート駆動回路２，４，６に
ＰＷＭ信号ａ，ｃ，ｅを伝達する際、回路がフローティ
ングされているがゆえにコストの高い高速タイプのフォ
トカプラ等を介さなければならない等、回路構成が複雑
かつ高コストになってしまうという問題があった。
示した従来の３相ＰＷＭインバータでは、スイッチング
素子をＮｃｈパワーＭＯＳ−ＦＥＴのみで構成している
ためにゲート駆動回路２，３，４，５，６，７を動作さ
せるための制御電源の数が多いという問題があった。Ｍ
ＯＳ−ＦＥＴをオンオフ動作させる際にはそのソース電
位が基準となるが、下アーム側の３つのＮｃｈパワーＭ
ＯＳ−ＦＥＴ９，１１，１３のソースはすべて主電源１
４のマイナス端子と接続されているためにその電位は一
定であるが、上アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ
８，１０，１２のソース電位は各相の出力電圧の大きさ
にしたがい３つがそれぞれ独立に変動する。よって、上
アーム側のＮｃｈパワーＭＯＳ−ＦＥＴ８，１０，１２
に関しては、出力電圧に関わらずオンさせるに要する所
定のゲート−ソース電圧を得るには独立した３つのフロ
ーティングされた制御電源が必要となる。したがって、
下アーム用の１つと上アーム用の３つを合わせ合計４つ
の独立した制御電源１５，１６，１７，１８を必要とし
た。さらに、上アーム側のゲート駆動回路２，４，６に
ＰＷＭ信号ａ，ｃ，ｅを伝達する際、回路がフローティ
ングされているがゆえにコストの高い高速タイプのフォ
トカプラ等を介さなければならない等、回路構成が複雑
かつ高コストになってしまうという問題があった。
【０００９】また、図６に示すＰｃｈパワーＭＯＳ−Ｆ
ＥＴ１９とＮｃｈパワーＭＯＳ−ＦＥＴ２０を組み合わ
せて１アームを構成する方法では制御電源は少なくてす
むが、ＰｃｈパワーＭＯＳ−ＦＥＴが抱えるオン抵抗が
大きいという欠点が特性に影響する。すなわち、ＭＯＳ
−ＦＥＴは多数キャリア素子であるため、その多数キャ
リアの移動度が大きいほどチャネルの比抵抗が下がりオ
ン抵抗は小さくなる。多数キャリアはＮｃｈパワーＭＯ
Ｓ−ＦＥＴでは電子、ＰｃｈパワーＭＯＳ−ＦＥＴでは
ホールであり、その移動度は電子の方がホールより約３
倍大きいため、製造プロセスおよびチップサイズが同一
の場合にはＰｃｈパワーＭＯＳ−ＦＥＴはＮｃｈパワー
ＭＯＳ−ＦＥＴよりもオン抵抗が約３倍大きくなる。オ
ン抵抗を小さくするにはチップサイズを大きくしなけれ
ばならず、これは即コストの上昇につながりまた寄生容
量も増加して特性が悪化するため、そのバランスから実
際に使用されるＰｃｈパワーＭＯＳ−ＦＥＴはオン抵抗
がＮｃｈパワーＭＯＳ−ＦＥＴの２倍程度のものが多
い。このような本質的にオン抵抗が大きいという欠点を
有しているＰｃｈパワーＭＯＳ−ＦＥＴを使用して構成
した３相ＰＷＭインバータでは、ＮｃｈパワーＭＯＳ−
ＦＥＴのみで構成したものと比べて当然に飽和損失が大
きく、また出力電圧も小さいものとなってしまう。
ＥＴ１９とＮｃｈパワーＭＯＳ−ＦＥＴ２０を組み合わ
せて１アームを構成する方法では制御電源は少なくてす
むが、ＰｃｈパワーＭＯＳ−ＦＥＴが抱えるオン抵抗が
大きいという欠点が特性に影響する。すなわち、ＭＯＳ
−ＦＥＴは多数キャリア素子であるため、その多数キャ
リアの移動度が大きいほどチャネルの比抵抗が下がりオ
ン抵抗は小さくなる。多数キャリアはＮｃｈパワーＭＯ
Ｓ−ＦＥＴでは電子、ＰｃｈパワーＭＯＳ−ＦＥＴでは
ホールであり、その移動度は電子の方がホールより約３
倍大きいため、製造プロセスおよびチップサイズが同一
の場合にはＰｃｈパワーＭＯＳ−ＦＥＴはＮｃｈパワー
ＭＯＳ−ＦＥＴよりもオン抵抗が約３倍大きくなる。オ
ン抵抗を小さくするにはチップサイズを大きくしなけれ
ばならず、これは即コストの上昇につながりまた寄生容
量も増加して特性が悪化するため、そのバランスから実
際に使用されるＰｃｈパワーＭＯＳ−ＦＥＴはオン抵抗
がＮｃｈパワーＭＯＳ−ＦＥＴの２倍程度のものが多
い。このような本質的にオン抵抗が大きいという欠点を
有しているＰｃｈパワーＭＯＳ−ＦＥＴを使用して構成
した３相ＰＷＭインバータでは、ＮｃｈパワーＭＯＳ−
ＦＥＴのみで構成したものと比べて当然に飽和損失が大
きく、また出力電圧も小さいものとなってしまう。
【００１０】本発明は上記従来の課題を解決するもの
で、制御電源の数が少なく飽和損失の小さい３相ＰＷＭ
インバータを提供することを目的とする。
で、制御電源の数が少なく飽和損失の小さい３相ＰＷＭ
インバータを提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の３相ＰＷＭインバータは、スイッチング素子
として上アームにＰｃｈパワーＭＯＳ−ＦＥＴを、下ア
ームにＮｃｈパワーＭＯＳ−ＦＥＴを配したものを３相
備え、前記スイッチング素子を駆動制御する信号が変調
波信号と三角波キャリア信号とを比較して得られたＰＷ
Ｍ信号である３相ＰＷＭインバータにおいて、前記変調
波信号は、３相正弦波の最小値側の包絡線値と三角波キ
ャリア信号の最小値との差を前記３相正弦波から減じた
信号である第１の変調波、もしくは３相正弦波の最大値
側の包絡線値と三角波キャリア信号の最大値との差を前
記３相正弦波に加えた信号である第２の変調波であっ
て、かつ、変調波が前記第１の変調波である場合には、
変調波信号の方が三角波キャリア信号よりも値が大であ
るときに上アームのＰｃｈパワーＭＯＳ−ＦＥＴがオン
して下アームのＮｃｈパワーＭＯＳ−ＦＥＴがオフし、
それ以外のときには上アームのＰｃｈパワーＭＯＳ−Ｆ
ＥＴがオフして下アームのＮｃｈパワーＭＯＳ−ＦＥＴ
がオンするように構成し、変調波が前記第２の変調波で
ある場合には、変調波信号の方が三角波キャリア信号よ
りも値が小であるときに上アームのＰｃｈパワーＭＯＳ
−ＦＥＴがオンして下アームのＮｃｈパワーＭＯＳ−Ｆ
ＥＴがオフし、それ以外のときには上アームのＰｃｈパ
ワーＭＯＳ−ＦＥＴがオフして下アームのＮｃｈパワー
ＭＯＳ−ＦＥＴがオンする構成となっており、また、ス
イッチング素子として上アームにＮｃｈパワーＭＯＳ−
ＦＥＴを、下アームにＰｃｈパワーＭＯＳ−ＦＥＴを配
したものを３相備え、前記スイッチング素子を駆動制御
する信号が変調波信号と三角波キャリア信号とを比較し
て得られたＰＷＭ信号である３相ＰＷＭインバータにお
いて、前記変調波信号は、３相正弦波の最小値側の包絡
線値と三角波キャリア信号の最小値との差を前記３相正
弦波から減じた信号である第１の変調波、もしくは３相
正弦波の最大値側の包絡線値と三角波キャリア信号の最
大値との差を前記３相正弦波に加えた信号である第２の
変調波であって、かつ、変調波が前記第１の変調波であ
る場合には、変調波信号の方が三角波キャリア信号より
も値が大であるときに上アームのＮｃｈパワーＭＯＳ−
ＦＥＴがオフして下アームのＰｃｈパワーＭＯＳ−ＦＥ
Ｔがオンし、それ以外のときには上アームのＮｃｈパワ
ーＭＯＳ−ＦＥＴがオンして下アームのＰｃｈパワーＭ
ＯＳ−ＦＥＴがオフするように構成し、変調波が前記第
２の変調波である場合には、変調波信号の方が三角波キ
ャリア信号よりも値が小であるときに上アームのＮｃｈ
パワーＭＯＳ−ＦＥＴがオフして下アームのＰｃｈパワ
ーＭＯＳ−ＦＥＴがオンし、それ以外のときには上アー
ムのＮｃｈパワーＭＯＳ−ＦＥＴがオンして下アームの
ＰｃｈパワーＭＯＳ−ＦＥＴがオフする構成となってい
る。
に本発明の３相ＰＷＭインバータは、スイッチング素子
として上アームにＰｃｈパワーＭＯＳ−ＦＥＴを、下ア
ームにＮｃｈパワーＭＯＳ−ＦＥＴを配したものを３相
備え、前記スイッチング素子を駆動制御する信号が変調
波信号と三角波キャリア信号とを比較して得られたＰＷ
Ｍ信号である３相ＰＷＭインバータにおいて、前記変調
波信号は、３相正弦波の最小値側の包絡線値と三角波キ
ャリア信号の最小値との差を前記３相正弦波から減じた
信号である第１の変調波、もしくは３相正弦波の最大値
側の包絡線値と三角波キャリア信号の最大値との差を前
記３相正弦波に加えた信号である第２の変調波であっ
て、かつ、変調波が前記第１の変調波である場合には、
変調波信号の方が三角波キャリア信号よりも値が大であ
るときに上アームのＰｃｈパワーＭＯＳ−ＦＥＴがオン
して下アームのＮｃｈパワーＭＯＳ−ＦＥＴがオフし、
それ以外のときには上アームのＰｃｈパワーＭＯＳ−Ｆ
ＥＴがオフして下アームのＮｃｈパワーＭＯＳ−ＦＥＴ
がオンするように構成し、変調波が前記第２の変調波で
ある場合には、変調波信号の方が三角波キャリア信号よ
りも値が小であるときに上アームのＰｃｈパワーＭＯＳ
−ＦＥＴがオンして下アームのＮｃｈパワーＭＯＳ−Ｆ
ＥＴがオフし、それ以外のときには上アームのＰｃｈパ
ワーＭＯＳ−ＦＥＴがオフして下アームのＮｃｈパワー
ＭＯＳ−ＦＥＴがオンする構成となっており、また、ス
イッチング素子として上アームにＮｃｈパワーＭＯＳ−
ＦＥＴを、下アームにＰｃｈパワーＭＯＳ−ＦＥＴを配
したものを３相備え、前記スイッチング素子を駆動制御
する信号が変調波信号と三角波キャリア信号とを比較し
て得られたＰＷＭ信号である３相ＰＷＭインバータにお
いて、前記変調波信号は、３相正弦波の最小値側の包絡
線値と三角波キャリア信号の最小値との差を前記３相正
弦波から減じた信号である第１の変調波、もしくは３相
正弦波の最大値側の包絡線値と三角波キャリア信号の最
大値との差を前記３相正弦波に加えた信号である第２の
変調波であって、かつ、変調波が前記第１の変調波であ
る場合には、変調波信号の方が三角波キャリア信号より
も値が大であるときに上アームのＮｃｈパワーＭＯＳ−
ＦＥＴがオフして下アームのＰｃｈパワーＭＯＳ−ＦＥ
Ｔがオンし、それ以外のときには上アームのＮｃｈパワ
ーＭＯＳ−ＦＥＴがオンして下アームのＰｃｈパワーＭ
ＯＳ−ＦＥＴがオフするように構成し、変調波が前記第
２の変調波である場合には、変調波信号の方が三角波キ
ャリア信号よりも値が小であるときに上アームのＮｃｈ
パワーＭＯＳ−ＦＥＴがオフして下アームのＰｃｈパワ
ーＭＯＳ−ＦＥＴがオンし、それ以外のときには上アー
ムのＮｃｈパワーＭＯＳ−ＦＥＴがオンして下アームの
ＰｃｈパワーＭＯＳ−ＦＥＴがオフする構成となってい
る。
【００１２】
【作用】この構成により、上下のアームをＰｃｈパワー
ＭＯＳ−ＦＥＴとＮｃｈパワーＭＯＳ−ＦＥＴを組み合
わせて構成したことからそのゲートを駆動するための制
御電源が少なくてすみ、また変調波信号の平均値が三角
波キャリア信号の中間値から最大値側もしくは最小値側
にずれて上アームと下アームの平均オン時間に差が生
じ、そして、その平均オン時間の短い方のアームがオン
抵抗の大きなＰｃｈパワーＭＯＳ−ＦＥＴに、平均オン
時間の長い方のアームがオン抵抗の小さなＮｃｈパワー
ＭＯＳ−ＦＥＴになるよう構成したことにより飽和損失
の低減が図れる。
ＭＯＳ−ＦＥＴとＮｃｈパワーＭＯＳ−ＦＥＴを組み合
わせて構成したことからそのゲートを駆動するための制
御電源が少なくてすみ、また変調波信号の平均値が三角
波キャリア信号の中間値から最大値側もしくは最小値側
にずれて上アームと下アームの平均オン時間に差が生
じ、そして、その平均オン時間の短い方のアームがオン
抵抗の大きなＰｃｈパワーＭＯＳ−ＦＥＴに、平均オン
時間の長い方のアームがオン抵抗の小さなＮｃｈパワー
ＭＯＳ−ＦＥＴになるよう構成したことにより飽和損失
の低減が図れる。
【００１３】
（実施例１）以下、本発明の一実施例について図面を参
照しながら説明する。
照しながら説明する。
【００１４】本発明の一実施例における３相ＰＷＭイン
バータの回路構成は、３相ＰＷＭ信号発生回路を除いて
は前述した従来例の図６に示したものと同じであって、
上アームにＰｃｈパワーＭＯＳ−ＦＥＴを、下アームに
ＮｃｈパワーＭＯＳ−ＦＥＴをそれぞれ配したものであ
り、本図と図１を用いて以下その動作を説明する。図１
は本発明の一実施例における３相ＰＷＭインバータの３
相ＰＷＭ信号発生回路（図示せず）の動作を示す信号波
形図である。その第１の変調波信号ｅｕ１，ｅｖ１，ｅ
ｗ１は，従来例を示した図５における３相正弦波の変調
波信号ｅｕ，ｅｖ，ｅｗの最小値側の包絡線値ｅｌと三
角波キャリア信号ｅｃの最小値との差を３相正弦波の変
調波信号ｅｕ，ｅｖ，ｅｗからそれぞれ減じた信号であ
り、この第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１と三
角波キャリア信号ｅｃとを比較して得られるＰＷＭ信号
ｇ，ｈ，ｉは１／３周期スイッチングが休止する波形と
なる。これはスイッチング素子のスイッチング回数を減
少しスイッチング損失を低減する方法として知られてい
るものである（例えば、電気学会論文誌Ｂ，Ｖｏｌ．１
０４，Ｎｏ．５，ｐ３１９，昭５９−５）。
バータの回路構成は、３相ＰＷＭ信号発生回路を除いて
は前述した従来例の図６に示したものと同じであって、
上アームにＰｃｈパワーＭＯＳ−ＦＥＴを、下アームに
ＮｃｈパワーＭＯＳ−ＦＥＴをそれぞれ配したものであ
り、本図と図１を用いて以下その動作を説明する。図１
は本発明の一実施例における３相ＰＷＭインバータの３
相ＰＷＭ信号発生回路（図示せず）の動作を示す信号波
形図である。その第１の変調波信号ｅｕ１，ｅｖ１，ｅ
ｗ１は，従来例を示した図５における３相正弦波の変調
波信号ｅｕ，ｅｖ，ｅｗの最小値側の包絡線値ｅｌと三
角波キャリア信号ｅｃの最小値との差を３相正弦波の変
調波信号ｅｕ，ｅｖ，ｅｗからそれぞれ減じた信号であ
り、この第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１と三
角波キャリア信号ｅｃとを比較して得られるＰＷＭ信号
ｇ，ｈ，ｉは１／３周期スイッチングが休止する波形と
なる。これはスイッチング素子のスイッチング回数を減
少しスイッチング損失を低減する方法として知られてい
るものである（例えば、電気学会論文誌Ｂ，Ｖｏｌ．１
０４，Ｎｏ．５，ｐ３１９，昭５９−５）。
【００１５】この際に、第１の変調波信号ｅｕ１，ｅｖ
１，ｅｗ１の方が三角波キャリア信号ｅｃよりも値が大
であるときに図６に示す上アームのＰｃｈパワーＭＯＳ
−ＦＥＴ１９がオンして下アームのＮｃｈパワーＭＯＳ
−ＦＥＴ２０がオフし、それ以外のときには上アームの
ＰｃｈパワーＭＯＳ−ＦＥＴ１９がオフして下アームの
ＮｃｈパワーＭＯＳ−ＦＥＴ２０がオンするように構成
されている。すなわち１相分のみ説明すると、前記ＰＷ
Ｍ信号ｇによりスイッチ手段２１が、ＰＷＭ信号ｇの論
理反転信号によりスイッチ手段２４がそれぞれ動作し
て、ＰＷＭ信号ｇが‘Ｈ’であるときにＰｃｈパワーＭ
ＯＳ−ＦＥＴ１９がオンしてＮｃｈパワーＭＯＳ−ＦＥ
Ｔ２０がオフし、ＰＷＭ信号ｇが‘Ｌ’であるときにＰ
ｃｈパワーＭＯＳ−ＦＥＴ１９がオフしてＮｃｈパワー
ＭＯＳ−ＦＥＴ２０がオンする構成となっている。この
ことにより、１／３周期のスイッチングが休止する期間
においては上アームのＰｃｈパワーＭＯＳ−ＦＥＴ１９
がオフ、下アームのＮｃｈパワーＭＯＳ−ＦＥＴ２０が
オンとなる。
１，ｅｗ１の方が三角波キャリア信号ｅｃよりも値が大
であるときに図６に示す上アームのＰｃｈパワーＭＯＳ
−ＦＥＴ１９がオンして下アームのＮｃｈパワーＭＯＳ
−ＦＥＴ２０がオフし、それ以外のときには上アームの
ＰｃｈパワーＭＯＳ−ＦＥＴ１９がオフして下アームの
ＮｃｈパワーＭＯＳ−ＦＥＴ２０がオンするように構成
されている。すなわち１相分のみ説明すると、前記ＰＷ
Ｍ信号ｇによりスイッチ手段２１が、ＰＷＭ信号ｇの論
理反転信号によりスイッチ手段２４がそれぞれ動作し
て、ＰＷＭ信号ｇが‘Ｈ’であるときにＰｃｈパワーＭ
ＯＳ−ＦＥＴ１９がオンしてＮｃｈパワーＭＯＳ−ＦＥ
Ｔ２０がオフし、ＰＷＭ信号ｇが‘Ｌ’であるときにＰ
ｃｈパワーＭＯＳ−ＦＥＴ１９がオフしてＮｃｈパワー
ＭＯＳ−ＦＥＴ２０がオンする構成となっている。この
ことにより、１／３周期のスイッチングが休止する期間
においては上アームのＰｃｈパワーＭＯＳ−ＦＥＴ１９
がオフ、下アームのＮｃｈパワーＭＯＳ−ＦＥＴ２０が
オンとなる。
【００１６】以上のように本実施例によれば、上アーム
側にＰｃｈパワーＭＯＳ−ＦＥＴ１９を配し、その駆動
の際の基準となるソースが主電源１４のプラス端子に接
続されてその電位が変動しないため、図示したような制
御電源を不要とする構成がとれる。よって、必要な制御
電源は下アーム用の１つだけですむ。また、上下アーム
のスイッチング素子の平均オン時間のデューティーは三
角波キャリア信号の振幅値に対する変調波信号の平均値
の割合となるが、本実施例の構成の場合、上アーム側の
ＰｃｈパワーＭＯＳ−ＦＥＴ１９の平均オン時間のデュ
ーティーは、最も大きくなる最大出力電圧時（変調波信
号の振幅が三角波キャリア信号の振幅と一致）において
も約４８％であり、出力電圧ゼロ時においては０％すな
わちＰｃｈパワーＭＯＳ−ＦＥＴ１９は完全にオフしＮ
ｃｈパワーＭＯＳ−ＦＥＴ２０がオンし続ける。従来例
では出力電圧に関わらず常に平均オン時間のデューティ
ーは５０％すなわちＰｃｈパワーＭＯＳ−ＦＥＴ１９の
平均オン時間とＮｃｈパワーＭＯＳ−ＦＥＴ２０の平均
オン時間は同じであるから、従来例と比較し出力電圧の
低いときほどオン抵抗の大きいＰｃｈパワーＭＯＳ−Ｆ
ＥＴ１９の平均オン時間を減らすことによる飽和損失の
低減の効果は高いものとなる。実使用時においては常に
最大出力電圧で運転することは希であるため飽和損失を
低減することができ、特にＶ／Ｆ一定制御によってモー
タを低速で回転させるような用途においては出力電圧が
小さいため効果の高いものである。さらに、１／３周期
のスイッチング休止期間によりスイッチング回数が従来
の２／３に減少するためスイッチング損失の低減も図る
ことができ、また、スイッチングに伴い発生する高周波
電流成分が浮遊容量を介して漏洩する電流についても、
スイッチング回数の減少によって低減される。
側にＰｃｈパワーＭＯＳ−ＦＥＴ１９を配し、その駆動
の際の基準となるソースが主電源１４のプラス端子に接
続されてその電位が変動しないため、図示したような制
御電源を不要とする構成がとれる。よって、必要な制御
電源は下アーム用の１つだけですむ。また、上下アーム
のスイッチング素子の平均オン時間のデューティーは三
角波キャリア信号の振幅値に対する変調波信号の平均値
の割合となるが、本実施例の構成の場合、上アーム側の
ＰｃｈパワーＭＯＳ−ＦＥＴ１９の平均オン時間のデュ
ーティーは、最も大きくなる最大出力電圧時（変調波信
号の振幅が三角波キャリア信号の振幅と一致）において
も約４８％であり、出力電圧ゼロ時においては０％すな
わちＰｃｈパワーＭＯＳ−ＦＥＴ１９は完全にオフしＮ
ｃｈパワーＭＯＳ−ＦＥＴ２０がオンし続ける。従来例
では出力電圧に関わらず常に平均オン時間のデューティ
ーは５０％すなわちＰｃｈパワーＭＯＳ−ＦＥＴ１９の
平均オン時間とＮｃｈパワーＭＯＳ−ＦＥＴ２０の平均
オン時間は同じであるから、従来例と比較し出力電圧の
低いときほどオン抵抗の大きいＰｃｈパワーＭＯＳ−Ｆ
ＥＴ１９の平均オン時間を減らすことによる飽和損失の
低減の効果は高いものとなる。実使用時においては常に
最大出力電圧で運転することは希であるため飽和損失を
低減することができ、特にＶ／Ｆ一定制御によってモー
タを低速で回転させるような用途においては出力電圧が
小さいため効果の高いものである。さらに、１／３周期
のスイッチング休止期間によりスイッチング回数が従来
の２／３に減少するためスイッチング損失の低減も図る
ことができ、また、スイッチングに伴い発生する高周波
電流成分が浮遊容量を介して漏洩する電流についても、
スイッチング回数の減少によって低減される。
【００１７】なお、前記第１の変調波信号ｅｕ１，ｅｖ
１，ｅｗ１は図５における３相正弦波の変調波信号ｅ
ｕ，ｅｖ，ｅｗの最大値側の包絡線値ｅｈと三角波キャ
リア信号ｅｃの最大値との差を３相正弦波の変調波信号
ｅｕ，ｅｖ，ｅｗにそれぞれ加えた図２に示す第２の変
調波信号ｅｕ２，ｅｖ２，ｅｗ２であってもよく、この
場合に、第２の変調波信号ｅｕ２，ｅｖ２，ｅｗ２の方
が三角波キャリア信号ｅｃよりも値が小であるときに図
６に示す上アームのＰｃｈパワーＭＯＳ−ＦＥＴ１９が
オンして下アームのＮｃｈパワーＭＯＳ−ＦＥＴ２０が
オフし、それ以外のときには上アームのＰｃｈパワーＭ
ＯＳ−ＦＥＴ１９がオフして下アームのＮｃｈパワーＭ
ＯＳ−ＦＥＴ２０がオンするように構成すれば同様の効
果を得ることができる。すなわち、図１と同様にＰＷＭ
信号ｇ，ｈ，ｉが‘Ｈ’であるときにＰｃｈパワーＭＯ
Ｓ−ＦＥＴがオンしてＮｃｈパワーＭＯＳ−ＦＥＴがオ
フし、ＰＷＭ信号ｇ，ｈ，ｉが‘Ｌ’であるときにＰｃ
ｈパワーＭＯＳ−ＦＥＴがオフしてＮｃｈパワーＭＯＳ
−ＦＥＴがオンする構成とすればよい。
１，ｅｗ１は図５における３相正弦波の変調波信号ｅ
ｕ，ｅｖ，ｅｗの最大値側の包絡線値ｅｈと三角波キャ
リア信号ｅｃの最大値との差を３相正弦波の変調波信号
ｅｕ，ｅｖ，ｅｗにそれぞれ加えた図２に示す第２の変
調波信号ｅｕ２，ｅｖ２，ｅｗ２であってもよく、この
場合に、第２の変調波信号ｅｕ２，ｅｖ２，ｅｗ２の方
が三角波キャリア信号ｅｃよりも値が小であるときに図
６に示す上アームのＰｃｈパワーＭＯＳ−ＦＥＴ１９が
オンして下アームのＮｃｈパワーＭＯＳ−ＦＥＴ２０が
オフし、それ以外のときには上アームのＰｃｈパワーＭ
ＯＳ−ＦＥＴ１９がオフして下アームのＮｃｈパワーＭ
ＯＳ−ＦＥＴ２０がオンするように構成すれば同様の効
果を得ることができる。すなわち、図１と同様にＰＷＭ
信号ｇ，ｈ，ｉが‘Ｈ’であるときにＰｃｈパワーＭＯ
Ｓ−ＦＥＴがオンしてＮｃｈパワーＭＯＳ−ＦＥＴがオ
フし、ＰＷＭ信号ｇ，ｈ，ｉが‘Ｌ’であるときにＰｃ
ｈパワーＭＯＳ−ＦＥＴがオフしてＮｃｈパワーＭＯＳ
−ＦＥＴがオンする構成とすればよい。
【００１８】（実施例２）以下、本発明の第２の実施例
について説明する。
について説明する。
【００１９】図３は本発明の第２の実施例における３相
ＰＷＭインバータの回路構成を示すものであり１相分の
み示している。上アームに２６のＮｃｈパワーＭＯＳ−
ＦＥＴを、下アームに２７のＰｃｈパワーＭＯＳ−ＦＥ
Ｔをそれぞれ配し、ＮｃｈパワーＭＯＳ−ＦＥＴ２６の
ドレインを主電源１４のプラス端子に、ＰｃｈパワーＭ
ＯＳ−ＦＥＴ２７のドレインを主電源１４のマイナス端
子にそれぞれ接続している。ＮｃｈパワーＭＯＳ−ＦＥ
Ｔ２６とＰｃｈパワーＭＯＳ−ＦＥＴ２７はゲートとソ
ースをそれぞれ共通に接続し、そのゲート−ソース間に
はツェナーダイオード３２，３３で構成された電圧リミ
ット手段と抵抗３４を接続し、そのソースがモータに接
続される出力端子Ｕとしている。主電源１４にはプラス
端子側に制御電源３０を、マイナス端子側に制御電源３
１を直列に配し、その制御電源３０と前記共通接続され
たゲートとの間に電流制御手段２８を、制御電源３１と
前記共通接続されたゲートとの間に電流制御手段２９を
それぞれ配置している。
ＰＷＭインバータの回路構成を示すものであり１相分の
み示している。上アームに２６のＮｃｈパワーＭＯＳ−
ＦＥＴを、下アームに２７のＰｃｈパワーＭＯＳ−ＦＥ
Ｔをそれぞれ配し、ＮｃｈパワーＭＯＳ−ＦＥＴ２６の
ドレインを主電源１４のプラス端子に、ＰｃｈパワーＭ
ＯＳ−ＦＥＴ２７のドレインを主電源１４のマイナス端
子にそれぞれ接続している。ＮｃｈパワーＭＯＳ−ＦＥ
Ｔ２６とＰｃｈパワーＭＯＳ−ＦＥＴ２７はゲートとソ
ースをそれぞれ共通に接続し、そのゲート−ソース間に
はツェナーダイオード３２，３３で構成された電圧リミ
ット手段と抵抗３４を接続し、そのソースがモータに接
続される出力端子Ｕとしている。主電源１４にはプラス
端子側に制御電源３０を、マイナス端子側に制御電源３
１を直列に配し、その制御電源３０と前記共通接続され
たゲートとの間に電流制御手段２８を、制御電源３１と
前記共通接続されたゲートとの間に電流制御手段２９を
それぞれ配置している。
【００２０】本発明の第２の実施例を動作させるＰＷＭ
信号は前記第１の実施例と同じであり図１に示すＰＷＭ
信号ｇにより電流制御手段２９が、ＰＷＭ信号ｇの論理
反転信号により電流制御手段２８がそれぞれ所定の電流
を流す動作を行う。ＰＷＭ信号ｇが‘Ｈ’であるときに
は電流制御手段２９が所定の電流を流して電流制御手段
２８が電流を遮断し、これによってＰｃｈパワーＭＯＳ
−ＦＥＴ２７がオンして、ＮｃｈパワーＭＯＳ−ＦＥＴ
２６がオフする。逆にＰＷＭ信号ｇが‘Ｌ’であるとき
には電流制御手段２９が電流を遮断して電流制御手段２
８が所定の電流を流し、これによりＰｃｈパワーＭＯＳ
−ＦＥＴ２７がオフして、ＮｃｈパワーＭＯＳ−ＦＥＴ
２６がオンする。
信号は前記第１の実施例と同じであり図１に示すＰＷＭ
信号ｇにより電流制御手段２９が、ＰＷＭ信号ｇの論理
反転信号により電流制御手段２８がそれぞれ所定の電流
を流す動作を行う。ＰＷＭ信号ｇが‘Ｈ’であるときに
は電流制御手段２９が所定の電流を流して電流制御手段
２８が電流を遮断し、これによってＰｃｈパワーＭＯＳ
−ＦＥＴ２７がオンして、ＮｃｈパワーＭＯＳ−ＦＥＴ
２６がオフする。逆にＰＷＭ信号ｇが‘Ｌ’であるとき
には電流制御手段２９が電流を遮断して電流制御手段２
８が所定の電流を流し、これによりＰｃｈパワーＭＯＳ
−ＦＥＴ２７がオフして、ＮｃｈパワーＭＯＳ−ＦＥＴ
２６がオンする。
【００２１】以上のように本発明の第２の実施例によれ
ば、必要な制御電源は上アーム用と下アーム用に各々１
つの計２つですむため従来例よりも制御電源の数を減ら
すことができ、また第１の実施例と同様の理由によりス
イッチング素子の飽和損失およびスイッチング損失を低
減することができる。さらに、プッシュプル構成となっ
ているため第１の実施例の構成に比べ、オンさせるとき
もオフさせるときもＮｃｈパワーＭＯＳ−ＦＥＴ２６と
ＰｃｈパワーＭＯＳ−ＦＥＴ２７の両方を高速に駆動す
ることができる。したがって、キャリア周波数を高める
ことが可能であり静音化を図ることができる。
ば、必要な制御電源は上アーム用と下アーム用に各々１
つの計２つですむため従来例よりも制御電源の数を減ら
すことができ、また第１の実施例と同様の理由によりス
イッチング素子の飽和損失およびスイッチング損失を低
減することができる。さらに、プッシュプル構成となっ
ているため第１の実施例の構成に比べ、オンさせるとき
もオフさせるときもＮｃｈパワーＭＯＳ−ＦＥＴ２６と
ＰｃｈパワーＭＯＳ−ＦＥＴ２７の両方を高速に駆動す
ることができる。したがって、キャリア周波数を高める
ことが可能であり静音化を図ることができる。
【００２２】なお、第１の実施例で述べたとおり、変調
波信号は第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１では
なく第２の変調波信号ｅｕ２，ｅｖ２，ｅｗ２であって
もよい。
波信号は第１の変調波信号ｅｕ１，ｅｖ１，ｅｗ１では
なく第２の変調波信号ｅｕ２，ｅｖ２，ｅｗ２であって
もよい。
【００２３】
【発明の効果】以上のように本発明は、上下のアームを
ＰｃｈパワーＭＯＳ−ＦＥＴとＮｃｈパワーＭＯＳ−Ｆ
ＥＴを組み合わせて構成したことによりそのゲートを駆
動するための制御電源が少なくてすみ、よって簡単な回
路構成とすることができる。
ＰｃｈパワーＭＯＳ−ＦＥＴとＮｃｈパワーＭＯＳ−Ｆ
ＥＴを組み合わせて構成したことによりそのゲートを駆
動するための制御電源が少なくてすみ、よって簡単な回
路構成とすることができる。
【００２４】また、スイッチング素子をＰＷＭ制御する
際の変調波信号を、３相正弦波の最小値側の包絡線値と
三角波キャリア信号の最小値との差を３相正弦波から減
じた信号とする、あるいは３相正弦波の最大値側の包絡
線値と三角波キャリア信号の最大値との差を３相正弦波
に加えた信号とすることにより、上アームと下アームの
平均オン時間に差が生じ、そして、その平均オン時間の
短い方のアームをオン抵抗の大きなＰｃｈパワーＭＯＳ
−ＦＥＴに、平均オン時間の長い方のアームをオン抵抗
の小さなＮｃｈパワーＭＯＳ−ＦＥＴにそれぞれ割り当
てたことによってＰｃｈパワーＭＯＳ−ＦＥＴの飽和損
失を低減できる。これにより、オン抵抗の大きなＰｃｈ
パワーＭＯＳ−ＦＥＴを使用でき、換言すればＮｃｈパ
ワーＭＯＳ−ＦＥＴとチップサイズに大差のないＰｃｈ
パワーＭＯＳ−ＦＥＴを使用できることとなりコストダ
ウンが図れる。
際の変調波信号を、３相正弦波の最小値側の包絡線値と
三角波キャリア信号の最小値との差を３相正弦波から減
じた信号とする、あるいは３相正弦波の最大値側の包絡
線値と三角波キャリア信号の最大値との差を３相正弦波
に加えた信号とすることにより、上アームと下アームの
平均オン時間に差が生じ、そして、その平均オン時間の
短い方のアームをオン抵抗の大きなＰｃｈパワーＭＯＳ
−ＦＥＴに、平均オン時間の長い方のアームをオン抵抗
の小さなＮｃｈパワーＭＯＳ−ＦＥＴにそれぞれ割り当
てたことによってＰｃｈパワーＭＯＳ−ＦＥＴの飽和損
失を低減できる。これにより、オン抵抗の大きなＰｃｈ
パワーＭＯＳ−ＦＥＴを使用でき、換言すればＮｃｈパ
ワーＭＯＳ−ＦＥＴとチップサイズに大差のないＰｃｈ
パワーＭＯＳ−ＦＥＴを使用できることとなりコストダ
ウンが図れる。
【００２５】さらに、前記変調波信号を用いたことから
１／３周期のスイッチング休止期間によりスイッチング
回数が減少してスイッチング損失が低減される。これに
より、前述した飽和損失の低減と合わせスイッチング素
子の発熱を低くおさえることができる。加えて、浮遊容
量を介して流出する漏洩電流についても、スイッチング
回数の減少により低減される。
１／３周期のスイッチング休止期間によりスイッチング
回数が減少してスイッチング損失が低減される。これに
より、前述した飽和損失の低減と合わせスイッチング素
子の発熱を低くおさえることができる。加えて、浮遊容
量を介して流出する漏洩電流についても、スイッチング
回数の減少により低減される。
【図１】本発明の第１の実施例における３相ＰＷＭイン
バータの動作を示す信号波形図
バータの動作を示す信号波形図
【図２】本発明の第１の実施例における３相ＰＷＭイン
バータの動作を示す信号波形図
バータの動作を示す信号波形図
【図３】本発明の第２の実施例における３相ＰＷＭイン
バータの回路構成図
バータの回路構成図
【図４】従来の３相ＰＷＭインバータの回路ブロック図
【図５】従来の動作を示す信号波形図
【図６】従来の他の構成例を示す回路構成図
１９，２７ ＰｃｈパワーＭＯＳ−ＦＥＴ ８，９，１０，１１，１２，１３，２０，２６ Ｎｃｈ
パワーＭＯＳ−ＦＥＴ ｅｕ１，ｅｖ１，ｅｗ１ 第１の変調波信号 ｅｕ２，ｅｖ２，ｅｗ２ 第２の変調波信号 ｅｃ 三角波キャリア信号
パワーＭＯＳ−ＦＥＴ ｅｕ１，ｅｖ１，ｅｗ１ 第１の変調波信号 ｅｕ２，ｅｖ２，ｅｗ２ 第２の変調波信号 ｅｃ 三角波キャリア信号
Claims (2)
- 【請求項１】スイッチング素子として上アームにＰｃｈ
パワーＭＯＳ−ＦＥＴを、下アームにＮｃｈパワーＭＯ
Ｓ−ＦＥＴを配したものを３相備え、前記スイッチング
素子を駆動制御する信号が変調波信号と三角波キャリア
信号とを比較して得られたＰＷＭ信号である３相ＰＷＭ
インバータにおいて、 前記変調波信号は、３相正弦波の最小値側の包絡線値と
三角波キャリア信号の最小値との差を前記３相正弦波か
ら減じた信号である第１の変調波、もしくは３相正弦波
の最大値側の包絡線値と三角波キャリア信号の最大値と
の差を前記３相正弦波に加えた信号である第２の変調波
であって、かつ、 変調波が前記第１の変調波である場合には、変調波信号
の方が三角波キャリア信号よりも値が大であるときに上
アームのＰｃｈパワーＭＯＳ−ＦＥＴがオンして下アー
ムのＮｃｈパワーＭＯＳ−ＦＥＴがオフし、それ以外の
ときには上アームのＰｃｈパワーＭＯＳ−ＦＥＴがオフ
して下アームのＮｃｈパワーＭＯＳ−ＦＥＴがオンする
ように構成し、 変調波が前記第２の変調波である場合には、変調波信号
の方が三角波キャリア信号よりも値が小であるときに上
アームのＰｃｈパワーＭＯＳ−ＦＥＴがオンして下アー
ムのＮｃｈパワーＭＯＳ−ＦＥＴがオフし、それ以外の
ときには上アームのＰｃｈパワーＭＯＳ−ＦＥＴがオフ
して下アームのＮｃｈパワーＭＯＳ−ＦＥＴがオンする
ように構成したことを特徴とする３相ＰＷＭインバー
タ。 - 【請求項２】スイッチング素子として上アームにＮｃｈ
パワーＭＯＳ−ＦＥＴを、下アームにＰｃｈパワーＭＯ
Ｓ−ＦＥＴを配したものを３相備え、前記スイッチング
素子を駆動制御する信号が変調波信号と三角波キャリア
信号とを比較して得られたＰＷＭ信号である３相ＰＷＭ
インバータにおいて、 前記変調波信号は、３相正弦波の最小値側の包絡線値と
三角波キャリア信号の最小値との差を前記３相正弦波か
ら減じた信号である第１の変調波、もしくは３相正弦波
の最大値側の包絡線値と三角波キャリア信号の最大値と
の差を前記３相正弦波に加えた信号である第２の変調波
であって、かつ、 変調波が前記第１の変調波である場合には、変調波信号
の方が三角波キャリア信号よりも値が大であるときに上
アームのＮｃｈパワーＭＯＳ−ＦＥＴがオフして下アー
ムのＰｃｈパワーＭＯＳ−ＦＥＴがオンし、それ以外の
ときには上アームのＮｃｈパワーＭＯＳ−ＦＥＴがオン
して下アームのＰｃｈパワーＭＯＳ−ＦＥＴがオフする
ように構成し、 変調波が前記第２の変調波である場合には、変調波信号
の方が三角波キャリア信号よりも値が小であるときに上
アームのＮｃｈパワーＭＯＳ−ＦＥＴがオフして下アー
ムのＰｃｈパワーＭＯＳ−ＦＥＴがオンし、それ以外の
ときには上アームのＮｃｈパワーＭＯＳ−ＦＥＴがオン
して下アームのＰｃｈパワーＭＯＳ−ＦＥＴがオフする
ように構成したことを特徴とする３相ＰＷＭインバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09141394A JP3163896B2 (ja) | 1994-04-28 | 1994-04-28 | ３相ｐｗｍインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09141394A JP3163896B2 (ja) | 1994-04-28 | 1994-04-28 | ３相ｐｗｍインバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298633A true JPH07298633A (ja) | 1995-11-10 |
| JP3163896B2 JP3163896B2 (ja) | 2001-05-08 |
Family
ID=14025701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09141394A Expired - Fee Related JP3163896B2 (ja) | 1994-04-28 | 1994-04-28 | ３相ｐｗｍインバータ |
Country Status (1)
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|---|---|
| JP (1) | JP3163896B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1085489A (ja) * | 1996-09-18 | 1998-04-07 | Matsushita Electric Ind Co Ltd | 洗濯機等の制御装置 |
| JP2006320177A (ja) * | 2005-05-16 | 2006-11-24 | Hitachi Ltd | 回転電機制御装置 |
| US7327181B2 (en) | 2004-02-19 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Multiple phase simultaneous switching preventing circuit, PWM inverter and its driving method |
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| JP2014068428A (ja) * | 2012-09-25 | 2014-04-17 | Mitsubishi Electric Corp | 電力変換装置 |
| US9628004B2 (en) | 2013-09-19 | 2017-04-18 | Denso Corporation | Motor drive device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101253232B1 (ko) * | 2005-10-18 | 2013-04-16 | 삼성전자주식회사 | 인버터 압축기의 예열 장치 및 그 방법 |
-
1994
- 1994-04-28 JP JP09141394A patent/JP3163896B2/ja not_active Expired - Fee Related
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| JPH1085489A (ja) * | 1996-09-18 | 1998-04-07 | Matsushita Electric Ind Co Ltd | 洗濯機等の制御装置 |
| US7327181B2 (en) | 2004-02-19 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Multiple phase simultaneous switching preventing circuit, PWM inverter and its driving method |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3163896B2 (ja) | 2001-05-08 |
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