JPH07294295A - シリコンモノリシックセンサ - Google Patents
シリコンモノリシックセンサInfo
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- JPH07294295A JPH07294295A JP8492894A JP8492894A JPH07294295A JP H07294295 A JPH07294295 A JP H07294295A JP 8492894 A JP8492894 A JP 8492894A JP 8492894 A JP8492894 A JP 8492894A JP H07294295 A JPH07294295 A JP H07294295A
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- Pressure Sensors (AREA)
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- Testing Or Calibration Of Command Recording Devices (AREA)
Abstract
(57)【要約】
【目的】複数の入出力を持つセンサアレイ構造を実現で
きるシリコンモノリシックセンサを提供するにある。 【構成】接合型電界効果トランジスタ１は、ｐ型基板２
上にｎ型エピタキシャル層３を形成したエピタキシャル
基板４を用い、ｎ型エピタキシャル層３の内部にはｐ型
ゲート領域６、ソース領域７、ドレイン領域８を形成し
ている。これらの領域６、７、８の周囲のｎ型エピタキ
シャル層３にはｐ型基板２に表面より到達するようにｐ
型拡散領域５，５’を拡散形成してある。接合型電界効
果トランジスタ１の近傍にはカンチレバー９の上に圧電
膜１０を形成したセンサ部１３を設けており、電気的に
は圧電膜１０の一端側電極１１が上記ｐ型ゲート領域６
に接続され、圧電膜１０の他端側電極１２が上記ｐ型拡
散領域５’を介して上記ｐ型基板２に接続されている。
きるシリコンモノリシックセンサを提供するにある。 【構成】接合型電界効果トランジスタ１は、ｐ型基板２
上にｎ型エピタキシャル層３を形成したエピタキシャル
基板４を用い、ｎ型エピタキシャル層３の内部にはｐ型
ゲート領域６、ソース領域７、ドレイン領域８を形成し
ている。これらの領域６、７、８の周囲のｎ型エピタキ
シャル層３にはｐ型基板２に表面より到達するようにｐ
型拡散領域５，５’を拡散形成してある。接合型電界効
果トランジスタ１の近傍にはカンチレバー９の上に圧電
膜１０を形成したセンサ部１３を設けており、電気的に
は圧電膜１０の一端側電極１１が上記ｐ型ゲート領域６
に接続され、圧電膜１０の他端側電極１２が上記ｐ型拡
散領域５’を介して上記ｐ型基板２に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、接合型電界効果トラン
ジスタを用いたシリコンモノリシックセンサに関するも
のである。
ジスタを用いたシリコンモノリシックセンサに関するも
のである。
【０００２】
【従来の技術】各種センサ出力の初段増幅素子とし、高
入力抵抗、低雑音特性から接合型電界効果トランジスタ
が多く用いられている。図５は接合型電界効果トランジ
スタ１２１のドレイン・ソース間に抵抗１２３を介して
電源１２４に接続し、例えば誘電体膜から形成されたセ
ンサ部１２２をゲートに接続してあるソースフォロワ回
路を示している。
入力抵抗、低雑音特性から接合型電界効果トランジスタ
が多く用いられている。図５は接合型電界効果トランジ
スタ１２１のドレイン・ソース間に抵抗１２３を介して
電源１２４に接続し、例えば誘電体膜から形成されたセ
ンサ部１２２をゲートに接続してあるソースフォロワ回
路を示している。
【０００３】図６はこれに用いる従来の接合型電界効果
トランジスタ１２１の断面構造を示す。図６から分かる
ようにシリコン基板であるｐ型基板１０２の上部にｎ型
エピタキシャル層（以下エピ層と称する）１０３を形成
したエピタキシャル基板（以下エピ基板と称する）１０
４を用い、ｎ型エピ層１０３にはｐ型基板１０２に到達
するようにｐ型拡散領域１０５を拡散形成するととも
に、ｐ型ゲート領域１０６、ｎ型ソース領域１０７、ｎ
型ドレイン領域１０８を内部に形成し、Ｐ型ゲート領域
１０６をｐ型拡散領域１０５を介してｐ型基板１０２に
接続している。
トランジスタ１２１の断面構造を示す。図６から分かる
ようにシリコン基板であるｐ型基板１０２の上部にｎ型
エピタキシャル層（以下エピ層と称する）１０３を形成
したエピタキシャル基板（以下エピ基板と称する）１０
４を用い、ｎ型エピ層１０３にはｐ型基板１０２に到達
するようにｐ型拡散領域１０５を拡散形成するととも
に、ｐ型ゲート領域１０６、ｎ型ソース領域１０７、ｎ
型ドレイン領域１０８を内部に形成し、Ｐ型ゲート領域
１０６をｐ型拡散領域１０５を介してｐ型基板１０２に
接続している。
【０００４】
【発明が解決しようとする課題】ところで図５、図６に
示す従来の接合型電界効果トランジスタ１２１はそのｐ
型基板１０２をｐ型ゲート領域１０６に接続する構造と
なっており、そのため図７に示すような複数の入力Ｖ
IN1 …、出力ＶOUT 1 …を持つセンサアレイを同一基板
上に形成する場合、基板領域においてセンサ部１２２か
らの各入力（ゲート）又は出力（ソース）が短絡すると
いう問題がある。そのためアレイセンサの実現が不可能
であった。
示す従来の接合型電界効果トランジスタ１２１はそのｐ
型基板１０２をｐ型ゲート領域１０６に接続する構造と
なっており、そのため図７に示すような複数の入力Ｖ
IN1 …、出力ＶOUT 1 …を持つセンサアレイを同一基板
上に形成する場合、基板領域においてセンサ部１２２か
らの各入力（ゲート）又は出力（ソース）が短絡すると
いう問題がある。そのためアレイセンサの実現が不可能
であった。
【０００５】本発明は上記問題点に鑑みて為されたもの
で、センサ入力の接合型電界効果トランジスタを用いた
ソースフォロワ回路において、複数の入出力を持つセン
サアレイ構造を実現することができるシリコンモノリシ
ックセンサを提供するにある。
で、センサ入力の接合型電界効果トランジスタを用いた
ソースフォロワ回路において、複数の入出力を持つセン
サアレイ構造を実現することができるシリコンモノリシ
ックセンサを提供するにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明では、第１導電型基板上に第２導電型
エピタキシャル層を形成したエピタキシャル基板の表面
より、前記第２導電型エピタキシャル層を平面的に二つ
の領域に分離するようにして前記第１導電型基板に到達
しない深さで第１導電型ゲート拡散領域を形成し、分離
された前記第２導電型エピタキシャル層の一方の領域を
ドレイン領域、他方をソース領域とし、これら領域の周
囲に第１導電型拡散層を第１導電型基板に到達する深さ
まで形成して、前記ゲート拡散領域、前記ソース領域、
前記ドレイン領域及び前記エピタキシャル基板がそれぞ
れ独立した接合型電界効果トランジスタを構成し、前記
接合型電界効果トランジスタと同一の前記エピタキシャ
ル基板上に形成したセンサ部の出力の一端を前記接合型
電界効果トランジスタの上記第１導電型ゲート拡散領域
と接続し、他端を前記第１導電型基板と接続したもので
ある。
に請求項１の発明では、第１導電型基板上に第２導電型
エピタキシャル層を形成したエピタキシャル基板の表面
より、前記第２導電型エピタキシャル層を平面的に二つ
の領域に分離するようにして前記第１導電型基板に到達
しない深さで第１導電型ゲート拡散領域を形成し、分離
された前記第２導電型エピタキシャル層の一方の領域を
ドレイン領域、他方をソース領域とし、これら領域の周
囲に第１導電型拡散層を第１導電型基板に到達する深さ
まで形成して、前記ゲート拡散領域、前記ソース領域、
前記ドレイン領域及び前記エピタキシャル基板がそれぞ
れ独立した接合型電界効果トランジスタを構成し、前記
接合型電界効果トランジスタと同一の前記エピタキシャ
ル基板上に形成したセンサ部の出力の一端を前記接合型
電界効果トランジスタの上記第１導電型ゲート拡散領域
と接続し、他端を前記第１導電型基板と接続したもので
ある。
【０００７】請求項２の発明では、第１導電型基板上に
第２導電型拡散層を形成し、前記第２導電型拡散層の表
面より、前記第２導電型拡散層を平面的に二つの領域に
分離するようにして前記第１導電型基板に到達しない深
さで第１導電型ゲート拡散領域を形成し、分離された前
記第２導電型拡散層の一方の領域をドレイン領域、他方
をソース領域とし、前記ゲート拡散領域、前記ソース領
域、前記ドレイン領域がそれぞれ独立した接合型電界効
果トランジスタを構成し、前記接合型電界効果トランジ
スタと同一の前記第１導電型基板上に形成したセンサ部
の出力の一端を前記接合型電界効果トランジスタのゲー
ト領域と接続して、他端を第１導電型基板と接続したも
のである。
第２導電型拡散層を形成し、前記第２導電型拡散層の表
面より、前記第２導電型拡散層を平面的に二つの領域に
分離するようにして前記第１導電型基板に到達しない深
さで第１導電型ゲート拡散領域を形成し、分離された前
記第２導電型拡散層の一方の領域をドレイン領域、他方
をソース領域とし、前記ゲート拡散領域、前記ソース領
域、前記ドレイン領域がそれぞれ独立した接合型電界効
果トランジスタを構成し、前記接合型電界効果トランジ
スタと同一の前記第１導電型基板上に形成したセンサ部
の出力の一端を前記接合型電界効果トランジスタのゲー
ト領域と接続して、他端を第１導電型基板と接続したも
のである。
【０００８】請求項３の発明では、請求項２又は３の発
明において、前記センサ部、前記接合型電界トランジス
タと同一基板上に第１導電型の拡散或いはその２重拡散
によって抵抗を形成し、前記抵抗の一端を第１導電型基
板に、他端を前記接合型電界効果トランジスタの前記ソ
ース領域に接続したものである。
明において、前記センサ部、前記接合型電界トランジス
タと同一基板上に第１導電型の拡散或いはその２重拡散
によって抵抗を形成し、前記抵抗の一端を第１導電型基
板に、他端を前記接合型電界効果トランジスタの前記ソ
ース領域に接続したものである。
【０００９】
【作用】請求項１の発明によれば、センサ部と同一基板
上に形成する接合型電界効果トランジスタのゲート領域
がセンサ部の出力の一端と、また第１導電型基板がセン
サの出力の他端と接続しているため、複数の接合型電界
効果トランジスタを同一基板に形成して夫々でソースフ
ォロワ回路を構成した場合、各ソースフォロワ回路のゲ
ート部が独立し、その結果センサアレイの実現が可能と
なる。
上に形成する接合型電界効果トランジスタのゲート領域
がセンサ部の出力の一端と、また第１導電型基板がセン
サの出力の他端と接続しているため、複数の接合型電界
効果トランジスタを同一基板に形成して夫々でソースフ
ォロワ回路を構成した場合、各ソースフォロワ回路のゲ
ート部が独立し、その結果センサアレイの実現が可能と
なる。
【００１０】またセンサアレイとインピーダンス変換用
と接合型電界効果トランジスタとをごく近傍に形成する
ことができるので、センサ部と接合型電界効果トランジ
スタとの間に乗る雑音を低減でき良好なセンサ信号を得
ることができる。請求項２の発明によれば、２重拡散に
よって形成した接合型電界効果トランジスタをセンサ部
と同一基板に形成し、接合型電界効果トランジスタのゲ
ート領域がセンサ部の出力の一端と、また第１導電型基
板がセンサの出力の他端と接続しているため、複数の接
合型電界効果トランジスタを同一基板に形成して夫々で
ソースフォロワ回路を構成した場合、請求項１の発明と
同様に各ソースフォロワ回路のゲート部が独立し、その
結果センサアレイの実現が可能となる。
と接合型電界効果トランジスタとをごく近傍に形成する
ことができるので、センサ部と接合型電界効果トランジ
スタとの間に乗る雑音を低減でき良好なセンサ信号を得
ることができる。請求項２の発明によれば、２重拡散に
よって形成した接合型電界効果トランジスタをセンサ部
と同一基板に形成し、接合型電界効果トランジスタのゲ
ート領域がセンサ部の出力の一端と、また第１導電型基
板がセンサの出力の他端と接続しているため、複数の接
合型電界効果トランジスタを同一基板に形成して夫々で
ソースフォロワ回路を構成した場合、請求項１の発明と
同様に各ソースフォロワ回路のゲート部が独立し、その
結果センサアレイの実現が可能となる。
【００１１】また請求項１の発明と同様にセンサアレイ
とインピーダンス変換用と接合型電界効果トランジスタ
とをごく近傍に形成することができるので、センサ部と
接合型電界効果トランジスタとの間に乗る雑音を低減で
き良好なセンサ信号を得ることができる。請求項３の発
明によれば、請求項２又は３の発明において、センサ
部、接合型電界トランジスタと同一基板上に第１導電型
の拡散或いはその２重拡散によって抵抗を形成し、この
抵抗Ｒの一端を第１導電型基板に、他端を前記接合型電
界効果トランジスタの前記ソース領域に接続するので、
抵抗がセンサ部及び接合型電界効果トランジスタと同一
基板に形成されることになって素子間の雑音を一層低減
できる。
とインピーダンス変換用と接合型電界効果トランジスタ
とをごく近傍に形成することができるので、センサ部と
接合型電界効果トランジスタとの間に乗る雑音を低減で
き良好なセンサ信号を得ることができる。請求項３の発
明によれば、請求項２又は３の発明において、センサ
部、接合型電界トランジスタと同一基板上に第１導電型
の拡散或いはその２重拡散によって抵抗を形成し、この
抵抗Ｒの一端を第１導電型基板に、他端を前記接合型電
界効果トランジスタの前記ソース領域に接続するので、
抵抗がセンサ部及び接合型電界効果トランジスタと同一
基板に形成されることになって素子間の雑音を一層低減
できる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１（ａ）は本発明の実施例１の平面図
を、図１（ｂ）は図１（ａ）のＡ−Ａ’断面図を示して
おり、本実施例の接合型電界効果トランジスタ（以下Ｊ
ＦＥＴと略す）１は、シリコンよりなる第１導電型基板
たるｐ型基板２上に第２導電型であるｎ型エピ層３を形
成したエピ基板４を用い、ｎ型エピ層３の内部には平面
的に二つの領域に分離するように表面より第１導電型で
あるｐ型ゲート領域６を形成し、二つの領域に分離され
た第２導電型のｎ型半導体領域の一方をソース領域７と
し、他方の領域をドレイン領域８としている。これらの
領域６、７、８の周囲のｎ型エピ層３には表面よりｐ型
基板２に到達する深さの第１導電型のｐ型拡散領域５，
５’を拡散形成してある。
する。 （実施例１）図１（ａ）は本発明の実施例１の平面図
を、図１（ｂ）は図１（ａ）のＡ−Ａ’断面図を示して
おり、本実施例の接合型電界効果トランジスタ（以下Ｊ
ＦＥＴと略す）１は、シリコンよりなる第１導電型基板
たるｐ型基板２上に第２導電型であるｎ型エピ層３を形
成したエピ基板４を用い、ｎ型エピ層３の内部には平面
的に二つの領域に分離するように表面より第１導電型で
あるｐ型ゲート領域６を形成し、二つの領域に分離され
た第２導電型のｎ型半導体領域の一方をソース領域７と
し、他方の領域をドレイン領域８としている。これらの
領域６、７、８の周囲のｎ型エピ層３には表面よりｐ型
基板２に到達する深さの第１導電型のｐ型拡散領域５，
５’を拡散形成してある。
【００１３】このように構成されたＪＦＥＴ１の近傍に
はカンチレバー９上に圧電膜１０を形成した振動センサ
等を構成するセンサ部１３を設けており、電気的には圧
電膜１０の一端側電極１１が接合型電界効果トランジス
タ１のゲートを構成するｐ型ゲート領域６に接続され、
圧電膜１０の他端側電極１２がｐ型拡散領域５’を介し
てＪＦＥＴ１のｐ型基板２に接続されている。この構造
は図２に示す回路図において破線で囲まれた部分を示し
ており、抵抗１４をＪＦＥＴ１のソースとグランド間
に、また電源１５をドレインとグランドの間に接続する
ことによって、ソースフォロワ回路を形成している。
はカンチレバー９上に圧電膜１０を形成した振動センサ
等を構成するセンサ部１３を設けており、電気的には圧
電膜１０の一端側電極１１が接合型電界効果トランジス
タ１のゲートを構成するｐ型ゲート領域６に接続され、
圧電膜１０の他端側電極１２がｐ型拡散領域５’を介し
てＪＦＥＴ１のｐ型基板２に接続されている。この構造
は図２に示す回路図において破線で囲まれた部分を示し
ており、抵抗１４をＪＦＥＴ１のソースとグランド間
に、また電源１５をドレインとグランドの間に接続する
ことによって、ソースフォロワ回路を形成している。
【００１４】この場合抵抗１４は図３に示すようにｎ型
エピ層３にｐ層１６を形成し、そのｐ層１６の内部にｎ
層１７を形成したものを、ｎ層１７の一端をソース領域
７に接続し、ｎ層１７の他端とｐ層１６とｐ型拡散領域
５とを接続することにより、センサ部１３及びＪＦＥＴ
１とが同一のエピ基板４上に形成され、素子間の雑音を
より低減できることになる。
エピ層３にｐ層１６を形成し、そのｐ層１６の内部にｎ
層１７を形成したものを、ｎ層１７の一端をソース領域
７に接続し、ｎ層１７の他端とｐ層１６とｐ型拡散領域
５とを接続することにより、センサ部１３及びＪＦＥＴ
１とが同一のエピ基板４上に形成され、素子間の雑音を
より低減できることになる。
【００１５】以上のように構成した本実施例では、ＪＦ
ＥＴ１のゲート、ソース、及び基板４が独立した形とな
るため、図５のような複数の入出力を持つセンサアレイ
を構成する場合、各センサ部１３の入出力が独立し、各
センサ部１３の入力を、センサ部１３を接続するソース
フォロワ回路で独立にインピーダンズ変換して後段に伝
えるセンサアレイの実現が可能となる。
ＥＴ１のゲート、ソース、及び基板４が独立した形とな
るため、図５のような複数の入出力を持つセンサアレイ
を構成する場合、各センサ部１３の入出力が独立し、各
センサ部１３の入力を、センサ部１３を接続するソース
フォロワ回路で独立にインピーダンズ変換して後段に伝
えるセンサアレイの実現が可能となる。
【００１６】（実施例２）本実施例はＪＦＥＴ１を２重
拡散により形成したもので、図４に示すようにシリコン
基板からなる第１導電型のｐ型基板２内部に第２導電型
のｎ型拡散層３’を形成し、このｎ型拡散層３’内部に
ｐ型ゲート領域６を形成し、ｐ型基板２内にｐ型拡散領
域５，５’を拡散形成し、ｎ型拡散層３’をソース領
域、ドレイン領域とに分けている。センサ部１３の構造
は実施例１と同様に構成してある。尚実施例１と同じ役
割を持つ構成には同じ番号を付し説明を省略する。
拡散により形成したもので、図４に示すようにシリコン
基板からなる第１導電型のｐ型基板２内部に第２導電型
のｎ型拡散層３’を形成し、このｎ型拡散層３’内部に
ｐ型ゲート領域６を形成し、ｐ型基板２内にｐ型拡散領
域５，５’を拡散形成し、ｎ型拡散層３’をソース領
域、ドレイン領域とに分けている。センサ部１３の構造
は実施例１と同様に構成してある。尚実施例１と同じ役
割を持つ構成には同じ番号を付し説明を省略する。
【００１７】以上のように構成した本実施例も、各セン
サ部１３の入出力が独立し、各センサ部１３の入力を、
センサ部１３を接続するソースフォロワ回路で独立にイ
ンピーダンズ変換して後段に伝えるセンサアレイの実現
が可能となる。
サ部１３の入出力が独立し、各センサ部１３の入力を、
センサ部１３を接続するソースフォロワ回路で独立にイ
ンピーダンズ変換して後段に伝えるセンサアレイの実現
が可能となる。
【００１８】
【発明の効果】請求項１の発明は、センサ部と同一基板
上に形成する接合型電界効果トランジスタのゲート領域
がセンサ部の出力の一端と、また第１導電型基板がセン
サの出力の他端と接続しているため、複数の接合型電界
効果トランジスタを同一基板に形成して夫々でソースフ
ォロワ回路を構成した場合、各ソースフォロワ回路のゲ
ート部が独立し、その結果センサアレイの実現が可能と
なり、またセンサアレイとインピーダンス変換用と接合
型電界効果トランジスタとをごく近傍に形成することが
できるので、センサ部と接合型電界効果トランジスタと
の間に乗る雑音を低減でき良好なセンサ信号を得ること
ができるという効果がある。
上に形成する接合型電界効果トランジスタのゲート領域
がセンサ部の出力の一端と、また第１導電型基板がセン
サの出力の他端と接続しているため、複数の接合型電界
効果トランジスタを同一基板に形成して夫々でソースフ
ォロワ回路を構成した場合、各ソースフォロワ回路のゲ
ート部が独立し、その結果センサアレイの実現が可能と
なり、またセンサアレイとインピーダンス変換用と接合
型電界効果トランジスタとをごく近傍に形成することが
できるので、センサ部と接合型電界効果トランジスタと
の間に乗る雑音を低減でき良好なセンサ信号を得ること
ができるという効果がある。
【００１９】請求項２の発明は、２重拡散によって形成
した接合型電界効果トランジスタをセンサ部と同一基板
に形成し、接合型電界効果トランジスタのゲート領域が
センサ部の出力の一端と、また第１導電型基板がセンサ
の出力の他端と接続しているため、複数の接合型電界効
果トランジスタを同一基板に形成して夫々でソースフォ
ロワ回路を構成した場合、請求項１の発明と同様に各ソ
ースフォロワ回路のゲート部が独立し、その結果センサ
アレイの実現が可能となり、また請求項１の発明と同様
にセンサアレイとインピーダンス変換用と接合型電界効
果トランジスタとをごく近傍に形成することができるの
で、センサ部と接合型電界効果トランジスタとの間に乗
る雑音を低減でき良好なセンサ信号を得ることができる
という効果がある。
した接合型電界効果トランジスタをセンサ部と同一基板
に形成し、接合型電界効果トランジスタのゲート領域が
センサ部の出力の一端と、また第１導電型基板がセンサ
の出力の他端と接続しているため、複数の接合型電界効
果トランジスタを同一基板に形成して夫々でソースフォ
ロワ回路を構成した場合、請求項１の発明と同様に各ソ
ースフォロワ回路のゲート部が独立し、その結果センサ
アレイの実現が可能となり、また請求項１の発明と同様
にセンサアレイとインピーダンス変換用と接合型電界効
果トランジスタとをごく近傍に形成することができるの
で、センサ部と接合型電界効果トランジスタとの間に乗
る雑音を低減でき良好なセンサ信号を得ることができる
という効果がある。
【００２０】請求項３の発明は、請求項２又は３の発明
において、センサ部、接合型電界トランジスタと同一基
板上に第１導電型の拡散或いはその２重拡散によって抵
抗を形成し、この抵抗Ｒの一端を第１導電型基板に、他
端を前記接合型電界効果トランジスタの前記ソース領域
に接続するので、抵抗がセンサ部及び接合型電界効果ト
ランジスタと同一基板に形成されることになって素子間
の雑音を一層低減できるという効果がある。
において、センサ部、接合型電界トランジスタと同一基
板上に第１導電型の拡散或いはその２重拡散によって抵
抗を形成し、この抵抗Ｒの一端を第１導電型基板に、他
端を前記接合型電界効果トランジスタの前記ソース領域
に接続するので、抵抗がセンサ部及び接合型電界効果ト
ランジスタと同一基板に形成されることになって素子間
の雑音を一層低減できるという効果がある。
【図１】（ａ）は本発明の実施例１の一部省略せる平面
図である。（ｂ）は（ａ）のＡ−Ａ’断面図である。
図である。（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図２】同上を使用したソースフォロワ回路を示す回路
図である。
図である。
【図３】同上の抵抗部位の断面図である。
【図４】本発明の実施例２の断面図である。
【図５】従来例の回路図である。
【図６】従来例の断面図である。
【図７】センサアレイの回路例を示す回路図である。
１ 接合型電界効果トランジスタ ２ ｐ型基板 ３ ｎ型エピ層 ４ エピ基板 ５，５’ ｐ型拡散領域 ６ ｐ型ゲート領域 ７ ソース領域 ８ ドレイン領域 ９ カンチレバー １０ 圧電膜 １１ 一端側電極 １２ 他端側電極 １３ センサ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 (72)発明者 宮島 久和 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】第１導電型基板上に第２導電型エピタキシ
ャル層を形成したエピタキシャル基板の表面より、前記
第２導電型エピタキシャル層を平面的に二つの領域に分
離するようにして前記第１導電型基板に到達しない深さ
で第１導電型ゲート拡散領域を形成し、分離された前記
第２導電型エピタキシャル層の一方の領域をドレイン領
域、他方をソース領域とし、これら領域の周囲に第１導
電型拡散層を第１導電型基板に到達する深さまで形成し
て、前記ゲート拡散領域、前記ソース領域、前記ドレイ
ン領域及び前記エピタキシャル基板がそれぞれ独立した
接合型電界効果トランジスタを構成し、前記接合型電界
効果トランジスタと同一の前記エピタキシャル基板上に
形成したセンサ部の出力の一端を前記接合型電界効果ト
ランジスタの上記第１導電型ゲート拡散領域と接続し、
他端を前記第１導電型基板と接続したことを特徴とする
シリコンモノリシックセンサ。 - 【請求項２】第１導電型基板上に第２導電型拡散層を形
成し、前記第２導電型拡散層の表面より、前記第２導電
型拡散層を平面的に二つの領域に分離するようにして前
記第１導電型基板に到達しない深さで第１導電型ゲート
拡散領域を形成し、分離された前記第２導電型拡散層の
一方の領域をドレイン領域、他方をソース領域とし、前
記ゲート拡散領域、前記ソース領域、前記ドレイン領域
がそれぞれ独立した接合型電界効果トランジスタを構成
し、前記接合型電界効果トランジスタと同一の前記第１
導電型基板上に形成したセンサ部の出力の一端を前記接
合型電界効果トランジスタのゲート領域と接続して、他
端を第１導電型基板と接続したことを特徴とするシリコ
ンモノリシックセンサ。 - 【請求項３】前記センサ部、前記接合型電界トランジス
タと同一基板上に第１導電型の拡散或いはその２重拡散
によって抵抗を形成し、前記抵抗の一端を第１導電型基
板に、他端を前記接合型電界効果トランジスタの前記ソ
ース領域に接続することを特徴とする請求項１又は２記
載のシリコンモノリシックセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084928A JP3027681B2 (ja) | 1994-04-22 | 1994-04-22 | シリコンモノリシックセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084928A JP3027681B2 (ja) | 1994-04-22 | 1994-04-22 | シリコンモノリシックセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07294295A true JPH07294295A (ja) | 1995-11-10 |
| JP3027681B2 JP3027681B2 (ja) | 2000-04-04 |
Family
ID=13844363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6084928A Expired - Fee Related JP3027681B2 (ja) | 1994-04-22 | 1994-04-22 | シリコンモノリシックセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027681B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003078301A3 (en) * | 2002-03-20 | 2004-04-22 | Qinetiq Ltd | Micro-electromechanical systems |
| JP2005249785A (ja) * | 2004-03-05 | 2005-09-15 | Agilent Technol Inc | 圧電カンチレバー圧力センサ |
| CN110943156A (zh) * | 2019-12-24 | 2020-03-31 | 中山大学 | 一种基于压电材料的压力传感器及制备方法 |
-
1994
- 1994-04-22 JP JP6084928A patent/JP3027681B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003078301A3 (en) * | 2002-03-20 | 2004-04-22 | Qinetiq Ltd | Micro-electromechanical systems |
| JP2005520695A (ja) * | 2002-03-20 | 2005-07-14 | キネテイツク・リミテツド | 微小電気機械システム |
| US7205173B2 (en) | 2002-03-20 | 2007-04-17 | Qinetiq Limited | Method of fabricating micro-electromechanical systems |
| JP2005249785A (ja) * | 2004-03-05 | 2005-09-15 | Agilent Technol Inc | 圧電カンチレバー圧力センサ |
| CN110943156A (zh) * | 2019-12-24 | 2020-03-31 | 中山大学 | 一种基于压电材料的压力传感器及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3027681B2 (ja) | 2000-04-04 |
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