JPH07288244A - 半導体装置を化学機械的に研摩する方法 - Google Patents

半導体装置を化学機械的に研摩する方法

Info

Publication number
JPH07288244A
JPH07288244A JP6864395A JP6864395A JPH07288244A JP H07288244 A JPH07288244 A JP H07288244A JP 6864395 A JP6864395 A JP 6864395A JP 6864395 A JP6864395 A JP 6864395A JP H07288244 A JPH07288244 A JP H07288244A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
polishing
tungsten
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6864395A
Other languages
English (en)
Inventor
Chris C Yu
クリス・シー・ユウ
Jeffrey F Hanson
ジェフリー・エフ・ハンソン
Jeffrey L Klein
ジェフリー・エル・クライン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH07288244A publication Critical patent/JPH07288244A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]

Abstract

(57)【要約】 【目的】 中性のpHレベルのスラリーを使用でき、高
速度の研摩が可能な化学機械的研摩(CMP)方法を実
現する。 【構成】 化学機械的研摩(CMP)プロセスを使用し
て半導体装置(10)に導電性プラグ(28)が形成さ
れる。例えばタングステンのブランケット導電層(2
6)がプラグ開口(24)に被着される。該導電層は硫
酸銅(CuSO)または過塩素酸銅[Cu(Cl
]のいずれかおよび、アルミナまたはシリカの
ような、研摩剤からなるスラリー、および水を使用して
CMPにより研摩し戻される。他の実施例では、そのよ
うなスラリーを使用するCMPプロセスは半導体装置
(40)において導電性相互接続(50)を形成するた
めに使用できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は一般的には、集積回路の
ような、半導体装置の製造方法に関し、かつより特定的
には半導体装置の製造における化学機械的研摩の使用に
関する。
【0002】
【従来の技術】半導体装置の製造において平坦な面を形
成する必要性の増大により化学機械的研摩(chemi
cal−mechanical−polishing:
CMP)として知られるプロセス技術の発展が生じてい
る。CMPプロセスにおいては、半導体基板は研摩用の
スラリー(slurry)の存在下で研摩パッドに対し
て回転される。最も一般的には、半導体装置において平
坦化されるべき層はSIO、PSG(リンケイ酸塩ガ
ラス)またはBPSG(ホウ素ドーピングしたPSG)
のような、能動(active)回路装置の上に横たわ
る電気的絶縁層、および、アルミニウム、銅、またはタ
ングステンから作られるもののような、金属相互接続層
または金属ビアである。基板が前記研摩パッドに対し回
転されるとき、研摩力が露出した絶縁層または金属層の
表面を研摩する。さらに、スラリー内の化合物が露出し
た層の成分と化学反応を引き起こし除去の速度を増大さ
せる。スラリーの化合物を注意深く選択することによ
り、前記研摩プロセスは1つのタイプの金属に対し他の
ものより選択的にすることができる。CMPプロセスの
選択性を制御できる能力および与えられた膜を平坦化す
る上でのCMPプロセスの効率のため複雑な集積回路の
製造におけるその使用が増大してきている。
【0003】CMPは特に半導体装置内の導電性プラグ
(conductive plugs)または相互接続
(interconnects)を形成するためのプロ
セスとして注目されている。プラグは、拡散領域、ゲー
ト電極、金属ライン、その他を含む、各々の装置内の種
々の導電性部材または領域を縦方向に接続するために使
用される。CMPを使用した典型的なプラグ形成プロセ
スにおいては、絶縁層が装置の能動回路上に被着され
る。該絶縁層は次にリソグラフ的にパターニングおよび
エッチングされて下に横たわるコンタクトを行なうべき
導電性部材または領域を露出する実質的に垂直方向の壁
を有する開口を前記絶縁層に生成する。次に金属のブラ
ンケット層が被着され、それによって前記開口を満たし
かつ装置全面を覆う。CMPは金属層および前記絶縁層
の一部を研摩し戻すために使用され、それによって得ら
れた装置の表面が平坦になり、かつ金属が絶縁層の開口
内を除き装置の全ての部分から除去されるようにする。
これらの金属で満たされた開口はプラグと称される。
【0004】タングステンは導電性プラグを作成する上
で使用するのに魅力的な金属である。アルミニウムと異
なり、タングステンは基板上に化学的に蒸着(CVD)
することができ、それによって絶縁層内の垂直方向の壁
のある開口が完全に満たされるようにすることができ
る。アルミニウムは典型的にはスパッタ被着される。ス
パッタ被着は急峻な、垂直な壁のある開口を完全に満た
すことができず、その結果しばしばボイドと称されるも
のを生じる。絶縁層の開口が完全に満たされることによ
り信頼性ある導電性プラグが生成される利点はタングス
テン金属がアルミニウムより抵抗が大きいという事実よ
りも価値がある。
【0005】タングステンプラグを形成するために、多
くの半導体製造者は反応性イオンエッチング(RIE)
技術を使用する。タングステンのブラケット層が被着さ
れ、下に横たわる絶縁層のいずれの開口をも満たした後
に、該層がRIEを使用してエッチングされる。RIE
技術はタングステンをエッチングする上で充分に開発さ
れているが、これらの技術はいくつかの欠点を有してい
る。1つの問題は半導体装置においてタングステン層の
下にしばしば存在するバリアおよび密着層(barri
er and adhesions layers)
(チタンおよび窒化チタンのような)を除去するのに必
要とされるオーバエッチングの程度であり、結果として
前記開口内に後退した(recessed)タングステ
ンプラグを生じることである。言いかえれば、前記絶縁
層の表面からチタンおよび窒化チタンを除去するため
に、プラグ開口内のタングステンがくぼみまたは後退
し、それによってプラグが隣接の絶縁層と平坦にならな
い。RIEに関連する付加的な問題はエッチングが各々
のプラグ開口内において金属に継ぎ目(seams)を
開く傾向があることである。CVD金属被着を使用して
絶縁層内の開口内へ金属を被着する上で、金属は該開口
の側壁から内側へ被着し、その結果開口の中心近くに位
置する金属内に継ぎ目を生じる。この金属をRIEを使
用してエッチングする際に、エッチングが該継ぎ目領域
をアタックし、得られた金属プラグに信頼性の問題を引
き起こす可能性がある。タングステンプラグを形成する
ことに関連してRIEを使用することのさらに他の不都
合は高い粒子レベル(particulate lev
el)であり、これは半導体装置内の欠陥につながる。
【0006】
【発明が解決しようとする課題】上に述べた理由によ
り、CMPはRIEを使用するタングステンプラグを形
成するための現存のプロセスに対する魅力的な代替物で
あることが明かである。しかしながら、タングステンを
研摩する現存のCMP技術もまたかなりの欠点を有して
いる。例えば、タングステンを研摩するために使用され
てきたスラリーは典型的には非常に低いpHを有してい
る。これらのスラリーの高い酸度はCMP機器、特にタ
ブ(tubs)、に破壊的な化学作用を及ぼしかつ汚
し、かつ材料の取扱い上の懸念を生じさせる。さらに、
タングステンを研摩するために使用されるCMP技術は
しばしば製造環境に適さない非常に低い研摩速度を有す
る。したがって、改善されたCMP技術が必要であり、
かつ特にタングステンをエッチングする技術があれば好
都合である。
【0007】
【課題を解決するための手段および作用】本発明の1つ
の態樣では、半導体装置を研摩する方法は硫酸銅(co
ppersulfate)または過塩素酸銅(copp
er perchlorate)を含むスラリーを使用
して装置を研摩する段階を含む。
【0008】本発明の別の態樣では、半導体装置を化学
機械的に研摩する方法は、半導体基板を準備する段階、
半導体基板の上に横たわる絶縁層を形成する段階であっ
て、該絶縁層はその中にくぼみを有するもの、前記絶縁
層の上にかつ前記くぼみ内にタングステン層を被着する
段階、そして前記タングステン層を硫酸銅および過塩素
酸銅からなるグループから選択された化学物質を含むス
ラリーを使用して研摩する段階、を具備する。
【0009】本発明のこれらおよび他の特徴、および利
点、は添付の図面と共に以下の詳細な説明を参照するこ
とによりさらに明瞭に理解されるであろう。図面は必ず
しも一定の比例で描かれておらず、かつ特に図示しない
本発明の他の実施例が有り得ることを指摘することは重
要である。
【0010】
【実施例】本発明は半導体装置の研摩を好適に可能に
し、かつ特にタングステンの研摩を好適に可能にするC
MPプロセスにおけるスラリーの使用に関する。該スラ
リーは硫酸銅((copper sulfate:Cu
SO)または過塩素酸銅(copper perch
lorate:Cu(ClO)のいずれかの酸化
剤を含む。アルミナ(alumina)またはシリカ
(silica)のような、研摩剤および水もまた前記
スラリーの一部である。本発明により、毎分1000〜
1650オングストロームの間の研摩速度が示され、こ
の場合スラリーのpHは4〜6の間で測定された。した
がって、本発明は、従来技術において使用された高い酸
度のスラリーに関連する問題を軽減しながら、同時に製
造環境において使用するのに適したCMPの方法を提供
する。
【0011】本発明によれば、硫酸銅または過塩素酸銅
のいずれかの酸化剤が研摩剤および水と混合される。硫
酸銅を使用する場合、約30〜100グラムの固体(粉
末)硫酸銅(CuSO)が1リットルの脱イオン水に
1〜30グラムの研摩剤、例えばすでに半導体CMPの
用途に使用されている寸法と同等の粒子サイズを有する
アルミナ、を加えた溶液に混合される(したがって、相
対的な組成は30〜100グラム/リットルのCuSO
および1〜30グラム/リットルのアルミナであ
る)。混合は室温で行なわれる。1つのサンプルを調剤
する場合に、研摩剤が最初に脱イオン水に加えられ、そ
れに続きCuSOが加えられる。しかしながら、本発
明は特定の成分の混合順序に制限されない。混合に際し
て、前記硫酸銅が少なくとも部分的に溶液に溶解し、そ
の結果青色のスラリーが生成される。該スラリーは好ま
しくはスラリー内の一様な分布を達成するために施与
(dispensing)の前に機械的または物理的に
かくはんされる(agitated)。時間がたつと、
前記研摩剤は沈殿することがあり、もちろん種々の非反
応的な懸濁剤(suspension agents)
を加えてそのような沈殿を防止することも可能である。
【0012】過塩素酸銅を使用する場合、約10〜40
グラムの固体(粉末)の過塩素酸銅ヘキサ水和物[Cu
(ClO6HO]が1リットルの脱イオン水お
よび約1〜30グラムのアルミナまたは他の研摩剤の溶
液に加えられる。室温で再び混合が行なわれ、かつ青み
をおびたスラリーが得られる。前と同様に、準備のため
に、前記研摩剤および水が酸化剤を加える前にまず組合
わされたが、他の順序の混合も同様に使用できる。施与
の前に一応な分布を与えるために機械的なかくはんも使
用される。ここで説明された使用される酸化剤は過塩素
酸銅ヘキサ水和物であったが、任意の形式の過塩素酸銅
(水和があっても無くても)が同様に研摩スラリー成分
として機能することに注目すべきである。
【0013】本発明にしたがって調剤されたスラリーを
混合する際に、該スラリーは従来技術において知られた
技術と同様のCMPプロセスにおいて使用される。通常
ウェーハの形式の、半導体装置が回転研摩パッドの上に
位置するウェーハホルダーに装着される。本発明に係わ
るスラリーが毎分50〜200mLの間で任意の場所で
研摩パッドの上に流される。ウェーハが次に、約20〜
60rpm(rotations per minut
e)の間で回転する、研摩パッドと接触するようにされ
る。研摩パッドに対するウェーハの圧力は典型的には4
〜10ポンド/平方インチ(psi)の間に維持され
る。
【0014】以下の表1は本発明にしたがって作成され
た2つのサンプルのスラリー、並びにタングステン層を
エッチングするための該スラリーの性能および物理的特
性に関するいくつかのデータを示すものである。
【表1】 スラリータイプ 処 方 pH 圧 力 研摩速度 (psi)(A°/分) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 硫酸銅 1)32g/L CuSO 4 10 1010 2) 7g/L Al 3)DIHO −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 過塩素酸銅 1)17g/L 6 4 1330 Cu(ClO6HO 2)30g/L Al 3)DIHO 8 1650 表1に示した研摩速度は研摩プロセスを最適化すること
によりさらに改善できることに注目すべきである。例え
ば、より高い化学的濃度、またはたぶんより高い研摩パ
ッドの温度を使用することによりより高速の研摩速度が
達成できる。上の例では、研摩パッドの温度はカ氏13
5度であった。さらに、特に示したもの以外のpHの値
も達成できる。一般に、およそ4〜7のpHの値が期待
できる。
【0015】タングステンを研摩するために硫酸銅スラ
リーを使用するための提案された反応は次の通りであ
る。(もちろん、この反応は理論的なものでありかつ予
測されたものであり、そして本発明はこの特定の反応に
限定されないことが理解されるべきである)。
【数1】CuSO+W −−> Cu+WSO さらに、酸化タングステンまたは塩化タングステン反応
生成物が生じ得る。
【0016】タングステンを研摩するために過塩素酸銅
を使用するための提案された反応は次の通りである。
(もちろん、この反応は理論的なものでありかつ予測さ
れたものであり、そして本発明はこの特定の反応に限定
されないことが理解されるべきである)。
【数2】Cu(ClO6HO+W −−> Cu+W(ClO +6HO 前と同様に、酸化タングステンがこの反応から同様に生
じ得る。
【0017】本発明は半導体装置における導電性プラグ
および/または相互接続の形成に特に有用であり、もち
ろん本発明は他の研摩の用途にも同様に適用可能であ
る。図1〜図6は、本発明が2つの実施例にしたがって
どのように使用できるかを示す。図1〜図3は半導体1
0の一部の断面図であり、この場合本発明は導電性プラ
グを形成するために使用され、一方図4〜図6は半導体
装置40の一部の断面図であり、この場合は本発明は相
互接続を形成するために使用されている。
【0018】図1の装置10は半導体基板12を含み、
該半導体基板12は典型的には、シリコン、ガリウムひ
素、その他からなる半導体ウェーハである。ゲート誘電
体14が前記基板の表面上に形成される。フィールドア
イソレーション領域16が前記基板の隣接する能動領域
を絶縁するために形成される。フィールドアイソレーシ
ョン領域を分離する能動基板領域の上には伝統的な金属
−酸化物半導体(MOS)トランジスタのゲート電極1
8が横たわっている。ゲート電極18の側壁と整列しか
つ基板12内に形成されてドーピング領域20が存在
し、これらのドーピング領域20は前記トランジスタの
ソースおよびドレイン電極を形成する。以上述べたよう
に、装置10の全ての要素は半導体産業において知られ
た数多くの技術のうちのいずれかを使用して形成され
る。これらの要素の正確な方法、材料、および得られる
構造の形式は広く変化しかつしたがってここでは詳細に
説明しない。さらに、そのような詳細は本発明の実施可
能性(operability)および用途を理解する
上で必要ではない。
【0019】本発明の1つの実施例によれば、導電性プ
ラグはドーピングされた領域20の1つにコンタクトを
行なうために形成される。しかしながら、本発明にした
がって形成される導電性プラグはトランジスタのソース
またはドレイン電極に形成される必要はないことを理解
すべきである。プラグが半導体装置の(これらに制限さ
れるものではないが、基板、ドーピングされた領域、多
結晶シリコン層、シリサイド層、および金属層を含む)
任意の導電性領域または部材に形成されることは本発明
の範囲内のものである。導電性プラグまたはドーピング
された領域20の1つにコンタクトを形成するために、
誘電体層22が装置10の上に被着される。誘電体層2
2は、SiO、PSG(リンケイ酸塩ガラス)、BP
SG(ホウ素ドーピングPSG)、TEOS(テトラエ
チルオルソシリケート:tetra−ethyl−or
tho−silicate)、Si、その他を含
む、半導体装置において使用されるいくつかの誘電体材
料とすることができる。伝統的なリソグラフおよびエッ
チング技術を使用して誘電体層22内に開口24が形成
されてコンタクトを行なうべき下にある導電性領域を露
出する。この場合、ドーピングされた領域20はコンタ
クトを行なうべき領域である。ドーピングされた領域2
0を露出するために、誘電体層14もまたそれが開口2
4内に存在すれば開口24内から除去されなければなら
ない。開口24内の誘電体層14の除去はもしそれらの
材料が同じであれば誘電体層22を除去するためのもの
と同じエッチング化学を使用して達成できる。あるい
は、付加的なマスキングは必要でないが、異なるエッチ
ング工程が必要となるかもしれない。
【0020】コンタクトされるべき導電性領域(ドーピ
ング領域20)を露出した後、導電層26が、図2に示
されるように、装置10の上にブランケット形式で被着
される。本発明の好ましい実施例においては、導電層2
6はタングステン層であるが、他の材料(特に金属)も
また適している。もしタングステンが使用されれば、開
口24を完全に満たすために前記層は化学蒸着(CV
D)を使用して被着するのが好ましい。CVDタングス
テンは伝統的な水素還元プロセス(hydrogen
reduction process)を使用して被着
することができ、この場合ヘキサフッ化タングステン
(tungsten hexafluoride:WF
)が水素(H2)によって次の式に従い還元される。
【数3】WF(蒸気)+3H(蒸気) −−> W(固体)+6HF(蒸気) この反応は典型的には250〜500℃の間で行なわれ
る。このプロセスは単に例示的なものであり、任意の知
られたタングステン被着工程も本発明と共に使用するの
に適している。図2の誘電体層22および導電層26は
比較的平坦なものとして示されているが、本発明は不規
則なまたは平坦でない装置形状を使用して実施すること
もできることに注目すべきである。
【0021】導電層26を被着した後に、該層は上に述
べたようにスラリーを使用してCMPによって研摩され
る。上に述べたように、導電層26を研摩するための概
略的なパラメータは次の通りである。すなわち、4〜1
0psiの圧力、20〜60rpmの研摩プラテン速
度、カ氏80〜150度のプラテンまたはパッド温度、
および毎分50〜200mLのスラリーフローレートと
される。導電層26は開口24内の導電層26のその部
分のみが残るまで研摩され(かつたぶん誘電体層22の
最上部も研摩され)、したがって図3に示されるような
導電性プラグ28が生成される。研摩プロセスをいつ停
止するかを決定する助けとするために利用可能な任意の
知られたエンドポイント検出メカニズムを使用すること
ができる。いったん導電性プラグ28が形成されると、
残りの装置製造工程(例えば、金属層、層間誘電体層お
よびパッシベイションを形成するための工程)が製造さ
れる装置の特定のタイプに応じて技術的に知られたよう
にして行なわれる。
【0022】図4〜図6は、本発明の他の用途、すなわ
ち導電性相互接続を形成する用途を示している。各々の
図面において半導体装置40の一部が断面で示されてい
る。装置40は上に横たわる誘電体層44を有する層4
2を含む。層42は、これらに制限されるものではない
が、半導体基板、他の誘電体層、多結晶シリコン層、ケ
イ化物層(silicide layer)、または金
属層を含む半導体装置の任意の層とすることができる。
装置40はまた図示されていない装置の部分に能動回路
(例えば、トランジスタ、抵抗、容量、その他)を含む
が、本発明のこの実施例を理解する目的ではそのような
回路のこれ以上の説明は必要ではない。誘電体層44
は、SiO,PSG,BPSG,TEOS、その他の
ような、半導体処理において誘電体として使用される任
意の材料とすることができる。
【0023】伝統的なリソグラフおよびエッチング方法
を使用して、誘電体層44はパターニングされ複数のト
レンチ46をそこに形成する。トレンチ46の形状およ
び位置は形成されるべき相互接続の所望の形状および位
置によって決定される。トレンチ46を形成した後、導
電層48が、図5に示されるように、装置40の上に被
着される。導電層48は一般には金属であり、かつ好ま
しくはタングステンであり、もちろん本発明は他の導電
性材料を使用して実施することもできる。導電層26に
関して上に述べたプロセスのような、導電層48を被着
するための伝統的なプロセスはすべて適している。本発
明によれば、導電層48は、図6に示されるように、誘
電体層のトレンチ内に複数の相互接続50を形成するた
めに上で説明したCMP方法を使用して研摩し戻され
る。いくつかの相互接続50は下に横たわる層42に電
気的に接続されているものとして示されていないが、実
際には接続してもよい。上に述べた導電性プラグはまた
もし層42が導電性あるいは半導電性であれば前記相互
接続を層42に電気的に接続するために前記相互接続の
1つの下の誘電体層44に形成することもできる。その
ような実施例は図4〜図6に示される導電性プラグ52
の付加によって示されている。プラグ52を形成するた
めには、図示された1つの誘電体層44の代わりに2つ
の別個の誘電体層が必要になる。例えば、1つのパター
ニングされた誘電体層は導電性プラグを形成する上での
助けとするため、かつ他のパターニングされた誘電体層
は前記相互接続を形成する上での助けとすることができ
る。これは図4〜図6に示される隠れ線(hidden
lines)によって表されている。図示された相互
接続の実施例の代わりとして、誘電体層44におけるト
レンチ46はエッチングされて誘電体層44と層42と
の間の境界まで下に伸び、それによって電気的コンタク
トが直接相互接続50の部分と層42との間で形成でき
るようになる。
【0024】
【発明の効果】導電性プラグおよび相互接続を形成する
ための現存する方法に対する本発明の利点は次の通りで
ある。一般に、CMP技術はRIE技術よりも好まれる
が、それはRIEは適合的に(conformall
y)被着された導電層に継ぎ目(seams)を開く傾
向があるからである。例えば、図2において、導電層2
6は開口24内に該開口の側壁から内方に被着され、継
ぎ目(縦方向の点線で示されている)を生じる結果とな
る。該継ぎ目領域はRIEを使用すると開かれまたは拡
大されるが、CMPを使用する場合該継ぎ目は保護さ
れ、それはCMPは装置またはウェーハの高いポイント
をより高速度でかつ低いポイントをより低速度で研摩す
る傾向があるためである。RIEに対しCMPを使用す
る他の利点はプロセスにおける低減された粒子レベル
(particle level)および欠陥レベル
(defectivity level)である。さら
に、バリア(barrier)および密着層(adhe
sion layers)(例えば、チタンおよび窒化
チタン)の適切な除去を確実に行なうためにRIEプロ
セスにおいてオーバエッチングする必要性のためしばし
ば後退した(recessed)プラグを生じる。この
問題はCMPプロセスにおいては避けられるがそれは金
属および誘電体層の境界に到達したとき、プラグ開口内
の金属除去速度が大幅に低減するためである。タングス
テンを研摩するための現存するCMPプロセスに関して
は、本発明は示された酸度の強いスラリーと比較してよ
り中性のスラリーを使用する利点を有している。中間的
なpHレベルはCMP機器に対する化学的な破壊作用を
防ぎかつ取り扱い上のあり得る危険性を低減するのに好
都合である。さらに、本発明は従来示されたものよりも
製造環境を改善する研摩速度を達成する。
【0025】したがって、本発明によれば、前に述べた
必要性および利点を完全に満たす半導体装置を化学機械
的に研摩する方法が提供されたことが明らかである。本
発明が特定の実施例に関して説明されかつ図示された
が、本発明はこれらの例示的な実施例に限定されること
は意図しない。当業者は本発明の精神から離れることな
く修正および変更を成すことができることを認識するで
あろう。例えば、本発明は導電性プラグおよび相互接続
を形成するための用途に限定されるものではない。半導
体装置の研摩を含む任意の用途は本発明の範囲内にあ
る。さらに、本発明はタングステン層を研摩することに
限定されない。本発明は特に説明しなかった他の層を研
摩するのにも適している。さらに、前記スラリーにおい
て使用される研摩剤はアルミナに限定されない。シリカ
(silica)のような、他の研摩剤もまた適してい
る。さらに、前記スラリーの組成は特に示したもの以外
の元素または薬剤を含むことができる。例えば、スラリ
ーの組成物を生成する上で、スラリーの懸濁(susp
ension)、粘度(viscosity)、貯蔵寿
命(shelf−life)、および諸特性を増強する
薬剤を含めることもできる。さらに、典型的にはタング
ステンの被着の前に被着される、チタンまたは窒化チタ
ンのような密着層(またはバリア層)の研摩速度はタン
グステンまたは他の金属のものより低くすることができ
る。スラリーにおける研摩剤の濃度の増大、または付加
的な化学薬品の添加によってそのような密着(またはバ
リア)層の研摩速度を増大させることができる。したが
って、この発明は添付の特許請求の範囲に入る全てのそ
のような変形および修正を含むことを意図している。
【図面の簡単な説明】
【図1】本発明の1実施例に係わるCMPを使用する導
電性プラグを有する半導体装置を製造する方法を説明す
るための断面図である。
【図2】本発明の1実施例に係わるCMPを使用した導
電性プラグを有する半導体装置を製造する方法を説明す
るための他の断面図である。
【図3】本発明の1実施例に係わるCMPを使用する導
電性プラグを有する半導体装置を製造する方法を説明す
るためのさらに他の断面図である。
【図4】本発明の別の実施例に係わるCMPを使用する
導電性相互接続を有する半導体装置を製造する方法を説
明するための断面図である。
【図5】本発明の別の実施例に係わるCMPを使用する
導電性相互接続を有する半導体装置を製造する方法を説
明するための他の断面図である。
【図6】本発明の別の実施例に係わるCMPを使用する
導電性相互接続を有する半導体装置を製造する方法を説
明するためのさらに他の断面図である。
【符号の説明】
10 半導体装置 12 半導体基板 14 ゲート電極 16 フィールドアイソレーション領域 18 ゲート電極 20 ドーピングされた領域 22 誘電体層 24 開口 26 導電層 28 導電性プラグ 40 半導体装置 42 下部層 44 誘電体層 46 トレンチ 48 導電層 50 相互接続部 52 導電性プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エフ・ハンソン アメリカ合衆国テキサス州78759、オース チン、キャピタル・オブ・テキサス・ハイ ウェイ 8535、アパートメント 3069 (72)発明者 ジェフリー・エル・クライン アメリカ合衆国テキサス州78731、オース チン、ステップ・ダウン・コーブ 7511

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 硫酸銅を含むスラリーを使用して半導体
    装置を研摩する段階を具備することを特徴とする半導体
    装置を化学機械的に研摩する方法。
  2. 【請求項2】 過塩素酸銅を含むスラリーを使用して半
    導体装置を研摩する段階を具備することを特徴とする半
    導体装置を化学機械的に研摩する方法。
  3. 【請求項3】 半導体装置を化学機械的に研摩する方法
    であって、 半導体基板を提供する段階、 前記半導体基板の上に横たわる絶縁層を形成する段階で
    あって、該絶縁層はくぼみを有するもの、 前記絶縁層の上にかつ前記くぼみ内にタングステン層を
    被着する段階、そして硫酸銅および過塩素酸銅からなる
    グループから選択された化学薬品を含むスラリーを使用
    して前記タングステン層を研摩する段階、 を具備することを特徴とする半導体装置を化学機械的に
    研摩する方法。
JP6864395A 1994-03-04 1995-03-02 半導体装置を化学機械的に研摩する方法 Pending JPH07288244A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/205,423 US6027997A (en) 1994-03-04 1994-03-04 Method for chemical mechanical polishing a semiconductor device using slurry
US08/205,423 1994-03-04

Publications (1)

Publication Number Publication Date
JPH07288244A true JPH07288244A (ja) 1995-10-31

Family

ID=22762127

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6864395A Pending JPH07288244A (ja) 1994-03-04 1995-03-02 半導体装置を化学機械的に研摩する方法

Country Status (5)

Country Link
US (1) US6027997A (ja)
EP (1) EP0670591A3 (ja)
JP (1) JPH07288244A (ja)
KR (1) KR950034564A (ja)
TW (1) TW258822B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6106369A (en) * 1997-11-11 2000-08-22 Tokyo Electron Limited Polishing system
US6278187B1 (en) 1998-02-16 2001-08-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6448658B2 (en) 2000-06-15 2002-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having improved interconnection-wiring structures
US6727170B2 (en) 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6777738B2 (en) 1999-06-09 2004-08-17 Renesas Technology Corp. Semiconductor integrated circuit

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180422B1 (en) * 1998-05-06 2001-01-30 International Business Machines Corporation Endpoint detection by chemical reaction
US6284560B1 (en) 1998-12-18 2001-09-04 Eastman Kodak Company Method for producing co-planar surface structures
US6225224B1 (en) * 1999-05-19 2001-05-01 Infineon Technologies Norht America Corp. System for dispensing polishing liquid during chemical mechanical polishing of a semiconductor wafer
US6534327B2 (en) 2000-04-13 2003-03-18 Texas Instruments Incorporated Method for reworking metal layers on integrated circuit bond pads
US6541384B1 (en) 2000-09-08 2003-04-01 Applied Materials, Inc. Method of initiating cooper CMP process
US6593182B2 (en) * 2001-03-19 2003-07-15 Macronix International Co., Ltd. Method for forming multiple gate oxide layer with the plasma oxygen doping
US6515488B1 (en) 2001-05-07 2003-02-04 Stmicroelectronics, Inc. Fingerprint detector with scratch resistant surface and embedded ESD protection grid
DE10133873B4 (de) * 2001-07-12 2005-04-28 Infineon Technologies Ag Verfahren zur Herstellung von Kontakten für integrierte Schaltungen
US20040092102A1 (en) * 2002-11-12 2004-05-13 Sachem, Inc. Chemical mechanical polishing composition and method
US7186653B2 (en) 2003-07-30 2007-03-06 Climax Engineered Materials, Llc Polishing slurries and methods for chemical mechanical polishing
US20050022456A1 (en) * 2003-07-30 2005-02-03 Babu S. V. Polishing slurry and method for chemical-mechanical polishing of copper
JP2005340328A (ja) * 2004-05-25 2005-12-08 Fujitsu Ltd 半導体装置の製造方法
CN100442108C (zh) * 2004-09-15 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于硅上液晶器件的铝化学机械抛光回蚀
US8124525B1 (en) 2010-10-27 2012-02-28 International Business Machines Corporation Method of forming self-aligned local interconnect and structure formed thereby
US9583442B2 (en) 2015-06-29 2017-02-28 International Business Machines Corporation Interconnect structure including middle of line (MOL) metal layer local interconnect on etch stop layer
US20210299816A1 (en) * 2020-03-25 2021-09-30 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Cmp polishing pad with protruding structures having engineered open void space

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3385682A (en) * 1965-04-29 1968-05-28 Sprague Electric Co Method and reagent for surface polishing
US4475981A (en) * 1983-10-28 1984-10-09 Ampex Corporation Metal polishing composition and process
US4491500A (en) * 1984-02-17 1985-01-01 Rem Chemicals, Inc. Method for refinement of metal surfaces
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US4959113C1 (en) * 1989-07-31 2001-03-13 Rodel Inc Method and composition for polishing metal surfaces
DE3939661A1 (de) * 1989-11-30 1991-06-13 Wacker Chemitronic Verfahren zur steuerung des einbaues von kupfer in siliciumscheiben beim chemomechanischen polieren
US4992135A (en) * 1990-07-24 1991-02-12 Micron Technology, Inc. Method of etching back of tungsten layers on semiconductor wafers, and solution therefore
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US5222329A (en) * 1992-03-26 1993-06-29 Micron Technology, Inc. Acoustical method and system for detecting and controlling chemical-mechanical polishing (CMP) depths into layers of conductors, semiconductors, and dielectric materials
US5340370A (en) * 1993-11-03 1994-08-23 Intel Corporation Slurries for chemical mechanical polishing

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6106369A (en) * 1997-11-11 2000-08-22 Tokyo Electron Limited Polishing system
US6278187B1 (en) 1998-02-16 2001-08-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6727170B2 (en) 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6777738B2 (en) 1999-06-09 2004-08-17 Renesas Technology Corp. Semiconductor integrated circuit
US6448658B2 (en) 2000-06-15 2002-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having improved interconnection-wiring structures

Also Published As

Publication number Publication date
EP0670591A3 (en) 1995-12-27
KR950034564A (ko) 1995-12-28
US6027997A (en) 2000-02-22
EP0670591A2 (en) 1995-09-06
TW258822B (ja) 1995-10-01

Similar Documents

Publication Publication Date Title
JPH07288244A (ja) 半導体装置を化学機械的に研摩する方法
US6178585B1 (en) Slurries for chemical mechanical polishing
US6051496A (en) Use of stop layer for chemical mechanical polishing of CU damascene
US6627539B1 (en) Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6332989B1 (en) Slurry for chemical mechanical polishing of copper
JP3076244B2 (ja) 多層配線の研磨方法
US6214098B1 (en) Chemical-mechanical polishing slurry
US6245663B1 (en) IC interconnect structures and methods for making same
US7145245B2 (en) Low-k dielectric film with good mechanical strength that varies in local porosity depending on location on substrate—therein
US6017803A (en) Method to prevent dishing in chemical mechanical polishing
WO2004031455A2 (en) Method, composition and apparatus for tunable selectivity during chemical mechanical polishing of metallic structures
WO2003015981A2 (en) Improved chemical mechanical polishing compositions for metal and associated materials and method of using same
US6858540B2 (en) Selective removal of tantalum-containing barrier layer during metal CMP
US6140239A (en) Chemically removable Cu CMP slurry abrasive
US6696760B2 (en) Semiconductor structure
JP2000183003A (ja) 銅系金属用研磨組成物および半導体装置の製造方法
US6838383B2 (en) Copper polish slurry for reduced interlayer dielectric erosion and method of using same
US6930033B2 (en) Treating surface of low-dielectric constant material to achieve good mechanical strength
JP2003086548A (ja) 半導体装置の製造方法及びその研磨液
US6169034B1 (en) Chemically removable Cu CMP slurry abrasive
TWI459456B (zh) 研磨釕及其它膜的cmp漿/方法
WO2009070967A1 (fr) Liquide de polissage chimico-mécanique
US6251789B1 (en) Selective slurries for the formation of conductive structures
JP2004165434A (ja) 半導体装置の製造方法
US6841470B2 (en) Removal of residue from a substrate