JPH07283378A - Wiring structure of gate array - Google Patents

Wiring structure of gate array

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JPH07283378A
JPH07283378A JP9592594A JP9592594A JPH07283378A JP H07283378 A JPH07283378 A JP H07283378A JP 9592594 A JP9592594 A JP 9592594A JP 9592594 A JP9592594 A JP 9592594A JP H07283378 A JPH07283378 A JP H07283378A
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JP
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power supply
gate array
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supply line
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JP9592594A
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Japanese (ja)
Inventor
Akira Mizumura
Koji Otsu
孝二 大津
章 水村
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PURPOSE:To obtain a wiring structure in which the current density of a power supply line is lowered and which enhances the electromigration-resistant property of power supply lines which are made thin in a gate array by a method wherein a reinforcing line whose wiring width is larger than that of the power supply lines and which is connected to a main power supply line is arranged between the power supply lines and a current flowing in the individual power supply lines is made to flow into the reinforcing line. CONSTITUTION:Power supply lines 11, 12 in a prescribed wiring width are arranged so as to be a grid shape in a two-layer structure on a gate array on the surface of a semiconductor chip 10. In addition, a main power supply line 13 to which the power supply lines 11, 12 are connected is arranged in the peripheral edge part of the semiconductor chip 10. Then, reinforcing lines 15, 16 whose wiring width is wider than that of the power supply lines and which are connected to the main power supply line are arranged between the power supply lines 11, 12. As a result, a current flowing in the individual power supply lines 11, 12 flows toward the reinforcing lines 15, 16 whose wiring width is thicker, and the current density of the individual power supply lines 11, 12 is lowered. Consequently, it is possible to ensure the EM-resistant property of the power supply lines which are made thin.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ゲートアレイの配線構造に関する。 The present invention relates to a wiring structure of a gate array.

【0002】 [0002]

【従来の技術】ゲートアレイは、半導体チップ表面に同一規格の基本セルを規則正しく配列してなるものであり、各基本セルを論理回路にしたがって配線することで様々な機能を実現することができる。 BACKGROUND OF THE INVENTION gate array, which is formed by regularly arranged basic cells of the same standard to the semiconductor chip surface, each basic cell can realize various functions by wiring according to the logic circuit.

【0003】図4に示すように、ゲートアレイの配線構造は、半導体チップ40表面のゲートアレイ上にV DD [0003] As shown in FIG. 4, the wiring structure of a gate array, V DD on a gate array semiconductor chip 40 surface,
SSの各電源線41が交互にかつ格子状に配置される構成になっている。 Each power line 41 of the V SS becomes configured to be arranged in a lattice shape and alternately. これらの各電源線41は、半導体チップ40上の周縁部に配置される主電源線42に接続している。 Each of these power supply line 41 is connected to the main power supply line 42 disposed on the periphery of the semiconductor chip 40. そして、これらの各電源線41及び主電源線42 Then, each of these power supply lines 41 and the main power supply line 42
は、半導体チップ40上に少なくとも2層構造にて配置される。 It is arranged in at least two-layer structure on the semiconductor chip 40. 例えば、図示した配線構造が2層構造である場合には、図中実線で示す電源線41及び主電源線42が第1層目に配置され、図中一点鎖線で示す電源線41及び主電源線42が第2層目に配置される。 For example, when the wiring structure illustrated is a two-layer structure, the power supply line 41 and the main power supply line 42 shown by a solid line in the figure are arranged in the first layer, the power supply line 41 and the mains indicated by a one-dot chain line in FIG. line 42 is disposed in the second layer.

【0004】上記電源線41の配線幅wは、ゲートアレイの設計ルールに基づいて設定される。 [0004] wiring width w of the power source line 41 is set based on the design rule of a gate array. 例えば、図5に示すように上記電源線41間に配置される信号線51の設計寸法幅が1.0μm程度であり、ゲートアレイの電極取り出し部52が3.0μm毎に配置されている場合には、電源線41の配線幅wは2.0μm程度に設定される。 For example, the design size width of the signal line 51 disposed between the power supply line 41 as shown in FIG. 5 is approximately 1.0 .mu.m, if the electrode extraction portion 52 of the gate array is disposed on each 3.0μm the wiring width w of the power supply line 41 is set to about 2.0 .mu.m. これによって、電源線41と、これと隣合って配置される信号線51との短絡を防止している。 Thus, the power supply line 41, to prevent a short circuit between the signal lines 51 disposed adjacent to each other with it.

【0005】 [0005]

【発明が解決しようとする課題】しかし、上記のゲートアレイの配線構造には、以下のような課題があった。 [0008] However, in the wiring structure of the gate array, has the following problems. すなわち、半導体装置の高集積化に伴い、上記ゲートアレイでは基本セル構造の微細化と基本セル数の増加とが進行する。 That is, with higher integration of semiconductor devices, an increase in miniaturization and the number of basic cells of a basic cell structure proceeds in the gate array. このため、ゲートアレイ上に配置される上記各配線は隣合う配線との短絡を防止するために細線化する傾向にある。 Therefore, the respective wires are arranged on the gate array tends to thinning in order to prevent a short circuit between adjacent wiring. 一方、ゲートアレイの消費電流値は、高集積化の前世代と次世代とでほぼ同程度になる。 On the other hand, the consumption current value of the gate array is substantially similar in the previous generation and the next generation of high integration. したがって、上記電源線では、高集積化によって断面積が縮小化されて電流密度が上昇する。 Therefore, in the power line, the current density rises cross-sectional area is reduced by high integration. そして、各電源線では、エレクトロマイグレーションの発生量が増加する。 Then, the power supply lines, the amount of electromigration is increased.

【0006】ここで、エレクトロマイグレーション(以下,EMと記す)とは、配線に電流を流した時に電流と逆方向に金属イオンが動く現象である。 [0006] Here, electromigration (hereinafter, referred to as EM) is a phenomenon in which metal ions are moved to the current in the opposite direction when current flows in the wire. 上記EMが発生した場合、配線の形状が変化する部分では金属イオンの流れが不均一になり金属イオンの過不足が発生する。 If the EM is generated, a portion where the shape of the wire is changed the flow of metal ions excess and deficiency of metal ions becomes nonuniform occurs. そして、金属イオンが過剰になる部分ではヒロックが成長して短絡故障が生じる。 Then, a short circuit fault occurs hillocks to grow in a portion where the metal ion becomes excessive. また、金属イオンが不足する部分では、ボイドが形成されて断線に至る。 Further, in a portion where insufficient metal ions, leading to disconnection voids are formed. このような不具合は、EMの発生量が増加することによって生じやすくなる。 Such inconvenience is likely to occur by the generation of EM increases.

【0007】そこで本発明は、ゲートアレイにおいて細線化する電源線のEM耐性を確保することができる配線構造を提供することを目的とする。 [0007] The present invention aims to provide a wiring structure capable of ensuring resistance to EM of the power supply line of thinning in the gate array.

【0008】 [0008]

【課題を解決するための手段】上記の目的を達成するための本発明のゲートアレイの配線構造は、以下のようになっている。 Means for Solving the Problems] wiring structure of a gate array of the present invention for achieving the above object, it is as follows. 半導体チップ表面のゲートアレイ上には、 On a gate array semiconductor chip surface,
所定配線幅の電源線が少なくとも2層構造にて格子状に配置されている。 Power line of the predetermined line width are arranged in a grid pattern at least two-layer structure. また、上記電源線が接続する主電源線が上記半導体チップ上の周縁部に配置されている。 The main power line which the power supply line is connected is disposed on the periphery on the semiconductor chip. そして、上記電源線間には、当該電源線より配線幅が広くかつ上記主電源線に接続する補強線が配置されている。 And, between the power supply line, the wiring width than that of the power line is wide and reinforcing wires to be connected to the main power supply lines are arranged.

【0009】上記補強線は、上記ゲートアレイで使用されるゲートの配置状態と上記電源線のエレクトロマイグレーション耐性が確保される許容電流値とに基づいて配置される。 [0009] The reinforcing lines are arranged based on the allowable current value electromigration resistance arrangement state and the power line of the gates used in the gate array is secured. また、この補強線は、上記ゲートアレイの消費電流値と当該補強線を構成する配線材料のエレクトロマイグレーション耐性と当該補強線の膜厚とに基づいて設定される配線幅を有している。 Moreover, the reinforcing wire has a wiring width that is set based on the thickness of the electromigration resistance and the reinforcing wire of the wiring material constituting the current consumption value and the reinforcing wire of the gate array.

【0010】 [0010]

【作用】上記ゲートアレイの配線構造では、上記電源線間に、当該電源線より配線幅が大きくかつ上記主電源線に接続する補強線が配置される。 [Action] In the wiring structure of the gate array, between the power supply line, a reinforcing wire wiring width than that of the power supply line is connected to the large and the main power supply lines are arranged. このため、各電源線を流れる電流は上記補強線に向かって流れ込み、当該電源線の電流密度が低下する。 Therefore, the current flowing through each supply line flows toward the reinforcing wire, the current density of the power supply line decreases.

【0011】 [0011]

【実施例】以下、本発明の実施例を、図1のゲートアレイの配線図及び図2の実施例を説明する図に基づいて説明する。 EXAMPLES Hereinafter, the embodiments of the present invention will be described with reference to FIG explaining an embodiment of a wiring diagram and Figure 2 of the gate array of FIG. 図に示すように、ゲートアレイの配線構造は半導体チップ10表面のゲートアレイ上にV DD電源線11 As shown, the wiring structure of a gate array V DD power supply line on a gate array semiconductor chip 10 surface 11
とV SS電源線12とが交互にかつ格子状に配置される構成になっている。 And V SS supply line 12 and is in the configuration that are arranged in a lattice shape and alternately. そして、半導体チップ10上の周縁部には、各V DD電源線11が接続するV DD主電源線13 Then, the peripheral portion of the semiconductor chip 10, V DD main power line each V DD power supply line 11 is connected 13
と、V SS電源線12が接続するV SS主電源線14とが配置されている。 When the V SS main power line 14 to V SS supply line 12 is connected is arranged. また、上記V DD電源線11及びV SS電源線12間には、V DD補強線15及びV SS補強線16が配置されている。 Further, between the V DD power supply line 11 and V SS supply line 12, V DD reinforcing wires 15 and V SS reinforcing wires 16 are arranged. このV DD補強線15,V SS補強線16 The V DD reinforcing wire 15, V SS reinforcing wires 16
は、上記V DD電源線11,V SS電源線12よりも配線幅が太く設定されている。 The line width is set wider than the V DD power supply line 11, V SS supply line 12. また、これらのV DD ,V SS補強線15,16は、所定の配置状態で配置されている。 These V DD, V SS reinforcing wires 15 and 16 are disposed in a predetermined arrangement state.
尚、ここでは、V DD電源線11,V DD主電源線13及びV DD補強線15を実線で示し、V SS電源線12,V SS主電源線14及びV SS補強線16を一点鎖線で示している。 Here, a V DD power supply line 11, V DD main power line 13 and the V DD reinforcing wire 15 indicated by a solid line, the V SS supply line 12, V SS main power supply line 14 and V SS reinforcing wire 16 by a one-dot chain line shows.

【0012】上記の各線11〜16は、半導体チップ1 [0012] The above each line 11 to 16, the semiconductor chip 1
0上に少なくとも2層構造にて配置されている。 It is arranged in at least two-layer structure on a 0. 例えば、図示した配線構造が2層構造である場合には、図中横線で示す上記各線11〜16が第1層目に配置され、 For example, when the wiring structure illustrated is a two-layer structure, the above each line 11-16 shown in FIG horizontal lines arranged in the first layer,
図中縦線で示す上記各線が第2層目に配置される。 The respective lines shown by vertical lines in the figure are arranged in the second layer.

【0013】上記半導体チップ10表面のゲートアレイは、当該半導体チップ10表面に同一規格の基本セルを規則正しく配列してなるものである。 [0013] Gate Array of the semiconductor chip 10 surface are those in the semiconductor chip 10 surface is formed by regularly arranged basic cells of the same standard. そしてこの半導体チップ10表面には、上記基本セルの配置にしたがって電極取り出し部21が規則正しく配置されている。 And the semiconductor chip 10 surface, electrode extraction portion 21 are regularly arranged according to the arrangement of the basic cell. 上記各基本セルは設計された回路にしたがって信号線22で配線される。 Each basic cell is wired by a signal line 22 in accordance with the designed circuit. 信号線22と上記基本セルとは、電極取り出し部21に形成されるコンタクト23によって接続される。 The signal line 22 and the basic cells are connected by a contact 23 formed on the electrode extraction portion 21.

【0014】上記V DD電源線11及びVss電源線12 [0014] The V DD power supply line 11 and the Vss power supply line 12
(以下、電源線11,12)は、上記ゲートアレイに形成される各回路に電流を供給する配線である。 (Hereinafter, the power supply line 11, 12) is a wiring for supplying a current to each circuit formed on the gate array. これらの電源線11,12の配線幅wは、ゲートアレイの設計ルールに基づいて設定される。 Wiring width w of the power supply lines 11 and 12 is set based on the design rule of a gate array. 例えば、回路を構成する信号線22の設計寸法幅が1.0μm程度であり、電極取り出し部21が3.0μm毎に配置されている場合には、電源線11,12の配線幅wは2.0μm程度に設定される。 For example, the design size width of the signal lines 22 constituting the circuit is about 1.0 .mu.m, if the electrode extraction portion 21 is disposed in each 3.0μm, the wiring width w of the power supply line 11, 12 2 It is set to about .0μm.

【0015】また、図1で示した上記V DD主電源線13 Further, the V DD main power supply line shown in FIG. 1 13
及びVss主電源線14(以下、主電源線13,14) And Vss main power line 14 (hereinafter, main power supply lines 13 and 14)
は、電源線11,12とV DD補強線15,V SS補強線1 , The power line 11, 12 and V DD reinforcing wire 15, V SS reinforcing wires 1
6(以下、補強線15,16)に電流を供給する配線である。 6 (hereinafter, reinforcing wire 15, 16) is a wiring for supplying a current to.

【0016】上記補強線15,16は、所定の配置状態で配置されかつ所定の配線幅Wを有している。 [0016] The reinforcing beam 15, 16 has an arranged and predetermined wiring width W in a predetermined arrangement state. 補強線1 Reinforcing wire 1
5,16の配置状態は、上記ゲートアレイで使用されるゲートの配置状態と、上記電源線11,12のエレクトロマイグレーション(以下、EM)耐性が確保される許容電流値iとに基づいて設定される。 5,16 arrangement of the arrangement of gates used in the gate array, electromigration of the power source line 11 and 12 (hereinafter, EM) resistance is set based on the allowable current value i reserved that. ここで、上記許容電流値iは、電源線11,12を構成する配線材料のE Here, the allowable current value i is, E of the wiring material forming the power supply line 11 and 12
M耐性r(A/cm 2 )と電源線11,12の断面積a Sectional area of M resistance r (A / cm 2) and the power supply line 11, 12 a
(cm 2 )とを乗じた値である。 (Cm 2) and a value obtained by multiplying. 例えば、アルミニウム系の配線材料では、EM耐性r=1〜2×10 5 A/c For example, the wiring material of aluminum-based, EM resistance r = 1~2 × 10 5 A / c
2である。 a m 2. そこで、電源線11,12が、幅w=2. Therefore, the power supply line 11 and 12, the width w = 2.
0μm,膜厚t=1.0μmで形成されている場合、上記許容電流値iは、i=2〜4mAになる。 0 .mu.m, if it is formed to a thickness of t = 1.0 .mu.m, the allowable current value i will i = 2~4mA. このため、 For this reason,
この許容電流値iが、例えば上記ゲートアレイの100 The allowable current value i, for example of the gate array 100
kゲート分程度で消費される電流値に相当する場合、ゲートアレイで使用されるゲートの内の100kゲート分を囲むように補強線15,16を配置する。 If corresponding to the current value consumed in k gate fraction about, placing the reinforcing wire 15 and 16 so as to surround the 100k gate component of the gates used in a gate array. 但し、この場合において、上記100kゲートの中に使用効率の低いゲートが含まれている部分では、補強線15,16で囲むゲート数を多めに設定することができる。 However, in this case, the portion that includes a lower gate of utilization in the 100k gate, it is possible to set large the number of gates surrounded by reinforcing lines 15 and 16.

【0017】また、補強線15,16の配線幅Wは、上記ゲートアレイの消費電流値Iと当該補強線15,16 Further, the wiring width W of the reinforcing wires 15 and 16, current consumption value of the gate array I and the reinforcing wire 15, 16
を構成する配線材料のエレクトロマイグレーション耐性Rと当該補強線15,16の膜厚tとに基づいて設定される。 It is set based on the thickness t of the electromigration resistance R and the reinforcing wire 15, 16 of the wiring material constituting the. ここで、EM耐性Rは、上記のように単位断面積当たりの許容電流値で表される。 Here, EM resistance R is represented by the allowable current value per unit cross-sectional area as described above. このため、例えばゲートアレイ全体の消費電流値Iに対してEM耐性を確保できるように補強電源線15,16の配線幅Wを設定する場合、W>I/(t×R)となるWを採用する。 Thus, for example, when setting the line width W of the reinforcing power lines 15 and 16 so as to ensure the EM resistance to current consumption value I of the entire gate array, W a> I / (t × R) become W adopt.

【0018】上記のゲートアレイの配線構造では、各電源線11,12を流れる電流は、より配線幅の太い補強線15,16に向かって流れ込む。 [0018] In the wiring structure of the gate array, the current flowing through each power line 11, 12 flows toward the thick reinforcing lines 15 and 16 a more wiring width. このため、各電源線11,12の電流密度は低下する。 Therefore, the current density of the power supply lines 11 and 12 is reduced. また、補強線15, In addition, the reinforcing wires 15,
16の配置状態は、各電源線11,12のEM耐性が確保される許容電流値iに基づいて上記のように設定される。 16 arrangement of is set as described above on the basis of the allowable current value i that EM resistance of each power supply line 11, 12 is secured. したがって、電源線11,12の電流密度は、当該電源線11,12のEM耐性が確保できる程度まで低下する。 Therefore, the current density of the power supply line 11 and 12 is reduced to the extent that EM resistance of the power supply wires 11 and 12 can be secured. さらに、補強線15,16の配線幅Wは上記のように設定されるため、当該補強線15,16のEM耐性は確保される。 Further, the wiring width W of the reinforcing wires 15 and 16 to be set as described above, EM resistance of the reinforcing wires 15, 16 is ensured.

【0019】尚、本発明のゲートアレイの配線構造は、 [0019] The wiring structure of the gate array of the present invention,
図1に示すものに限られるものではない。 It is not limited to that shown in FIG. 例えば、図3 For example, Figure 3
に示すような配線構造でも良い。 Or the wiring structure shown in. この場合、各補強線3 In this case, each of the reinforcing line 3
5,36で同一数のゲートが囲まれる。 The gate of the same number is surrounded by 5,36. このような配線構造は、ゲートアレイで使用されるゲートの面内分布が分散している場合に適する。 Such interconnection structure is suitable when the in-plane distribution of the gates used in the gate array are dispersed. また、ゲートアレイで使用されるゲートの面内分布が偏っている場合には、使用されるゲートが配置されている部分を囲むように上記補強線35,36を配置すれば良い。 Also, when the in-plane distribution of the gates used in the gate array is biased it may be arranged to the reinforcing wire 35 so as to surround the portion where the gate used is disposed.

【0020】 [0020]

【発明の効果】以上説明したように、本発明のゲートアレイの配線構造によれば、電源線間に当該電源線より配線幅が大きくかつ主電源線に接続する補強線を配置して各電源線を流れる電流が補強線に流れ込むようにしたので、電源線の電流密度を低下させることができる。 As described in the foregoing, according to the wiring structure of a gate array of the present invention, each power supply by placing the reinforcement wires wiring width than that of the power supply line is connected to a large and main power supply line between the power supply line the current flowing through the line has to flow to the reinforcing lines, it is possible to reduce the current density of the power supply line. したがって、ゲートアレイにおいて細線化する電源線のエレクトロマイグレーション耐性を向上させることができる。 Therefore, it is possible to improve the electromigration resistance of the power supply line of thinning in the gate array.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】実施例の配線構造図である。 1 is a wiring structure diagram of the embodiment.

【図2】実施例を説明する図である。 2 is a diagram for explaining an embodiment.

【図3】その他の配線構造図である。 FIG. 3 is a other wiring structure diagram.

【図4】従来例の配線構造図である。 4 is a wiring structure diagram of a conventional example.

【図5】従来例を説明する図である。 5 is a diagram illustrating a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 半導体チップ 11 V DD電源線(電源線) 12 V SS電源線(電源線) 13 V DD主電源線(主電源線) 14 V SS主電源線(主電源線) 15 V DD補強線(補強線) 16 V SS補強線(補強線) w 電源線の配線幅 W 補強線の配線幅 10 semiconductor chips 11 V DD power supply line (power supply line) 12 V SS supply line (power supply line) 13 V DD main power line (main power supply line) 14 V SS main power line (main power supply line) 15 V DD reinforcing wires (reinforcing line) 16 V SS reinforcing wire (wiring width of the reinforcing wires) w power line of the wiring width W reinforcing wires

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 Z ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion H01L 21/88 Z

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体チップ表面のゲートアレイ上に所定配線幅の電源線が少なくとも2層構造にて格子状に配置され、かつ前記電源線が接続する主電源線が前記半導体チップ上の周縁部に配置されているゲートアレイの配線構造において、 前記電源線間には、当該電源線より配線幅が広くかつ前記主電源線に接続する補強線が配置されていることを特徴とするゲートアレイの配線構造。 1. A power supply line having a predetermined line width on a gate array semiconductor chip surface are arranged in a grid pattern at least two-layer structure, and the peripheral portion of the main power supply line, wherein the power supply line is connected the semiconductor chips in the wiring structure of the arrangement has been that the gate array, between the power supply line, a gate array, wherein a reinforcing line connected to the wiring width than that of the power line is wide and the main power supply lines are arranged wiring structure.
  2. 【請求項2】 請求項1記載のゲートアレイの配線構造において、 前記補強線は、前記ゲートアレイで使用されるゲートの配置状態と前記電源線のエレクトロマイグレーション耐性が確保される許容電流値とに基づいて配置され、かつ前記ゲートアレイの消費電流値と当該補強線を構成する配線材料のエレクトロマイグレーション耐性と当該補強線の膜厚とに基づいて設定される配線幅を有することを特徴とするゲートアレイの配線構造。 2. An interconnection structure of a gate array according to claim 1, wherein the reinforcing wire, the allowable current value electromigration resistance arrangement state and the power supply line of the gates used in the gate array is secured It is arranged on the basis of, and gate and having a wiring width that is set based on the thickness of the electromigration resistance and the reinforcing wire of the wiring material constituting the current consumption value and the reinforcing lines of the gate array wiring structure of the array.
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