JP3644138B2 - Semiconductor integrated circuit and placement and routing method thereof - Google Patents

Semiconductor integrated circuit and placement and routing method thereof Download PDF

Info

Publication number
JP3644138B2
JP3644138B2 JP19235896A JP19235896A JP3644138B2 JP 3644138 B2 JP3644138 B2 JP 3644138B2 JP 19235896 A JP19235896 A JP 19235896A JP 19235896 A JP19235896 A JP 19235896A JP 3644138 B2 JP3644138 B2 JP 3644138B2
Authority
JP
Japan
Prior art keywords
power supply
cell
supply line
bridge
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19235896A
Other languages
Japanese (ja)
Other versions
JPH1041393A (en
Inventor
弘一 小沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP19235896A priority Critical patent/JP3644138B2/en
Publication of JPH1041393A publication Critical patent/JPH1041393A/en
Application granted granted Critical
Publication of JP3644138B2 publication Critical patent/JP3644138B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体スタンダードセル及びその配置配線方法に係わり、特に、セル配置領域内で全ての電源線を相互接続できるスタンダードセル構造と、そのレイアウト方法に関する。
【0002】
【従来の技術】
LSI設計方式の一つとしてのスタンダードセル方式は、ゲートアレイ方式に比較して、配線やゲートを有効に利用しセルサイズを小さくでき、高性能も得られやすいといった利点を有する。
このセル方式は、制御回路など、種類の異なるセルが回路構成に応じて不規則に配置される論理回路について以前から使用されてきたが、最近では、上記利点が注目されて演算器といった規則正しいセル配置の論理回路にも、このスタンダードセル方式が多用されるようになってきた。
【0003】
図8は、この規則正しくセルを配置させた従来のスタンダードセル方式の論理回路について、電源線の接続関係を示すブロックレイアウト図である。
この図8に示す従来の論理回路では、同じ構成のセル列が繰り返し配列されている。すなわち、この例では、横方向にA,B,C,D,E,A,E,F,B,Aの順にセルが配置されてセル列が構成され、同じ構成のセル列が、ここでは3段設けてある。
【0004】
ここで、セル中の記号A〜Fは、例えばANDゲート,インバータ,ラッチ,フリップ・フロップ等の論理ゲートの種類を示す。各セルは、例えばCMOSで構成されている。
図9には、従来のスタンダードセルの構成例として、ANDゲートのセル・パターン図を示す。
セル40の上下には電源電圧供給線42、GND線44(以下、まとめて「電源線」と称する)がそれぞれ第1層目メタルで配線されている。この電源線42,44の配線方向は、他の種類の論理ゲート(インバータ,ラッチ,フリップ・フロップ等)においても同様である。
【0005】
電源電圧供給線42とGND線44との間の領域には、複数のトランジスタが配置され、これらが第1層目メタルや第2層目メタルで相互に結線されて、所望の論理ゲート(ここでは、ANDゲート)が構成されている。通常、電源供給線42に近い側にpチャネル型トランジスタが配置され、GND線44に近い側にnチャネル型トランジスタが配置される。そして、セル間の信号線を接続するための入力端子46および出力端子48が、例えば2層目メタルを用いてセルの中心部付近に配置されている。
【0006】
図8,9に示すように、従来のスタンダードセル40では、電源線42,44が一方方向にのみ配線され、その方向に配置されたセル間で電源線42,44が直列に接続される。
そして、この図示例のようにセル列が3本ある場合は、この直列に接続された電源線42,44を、セル配置領域の外側で、例えば2層目メタル層50を用いて縦方向に相互に接続させている。
【0007】
【発明が解決しようとする課題】
しかし、この従来のスタンダードセル40を使用してブロックレイアウトを行った場合、セル配置領域の外側に電源線42,44を相互に接続させるための領域を必要とし、この領域が高集積化の面からは無駄な領域として存在していた。また、ブロックレイアウトの規模が大きくなりセル列が長くなると、それだけ電源線42,44を相互に接続させた両端側のセルと中心部分のセルとでは、電源電圧やGND電位のかかり方が不均一となり、これが論理回路全体の耐ノイズ性を悪くする場合があった。したがって、この従来のスタンダードセル40を使用する場合には、トランジスタサイズを大きくする等により個々のスタンダードセルの動作マージンを確保する必要があり、この点でも高集積化が阻害されていた。
【0008】
本発明は、このような実情に鑑みてなされ、スタンダードセルを配置するだけで全ての電源線が相互接続でき、電源線の相互接続のための周辺領域を不要とし、しかも耐ノイズ性に優れた構造の半導体スタンダードセルおよびその配置配線方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述した従来技術の問題点を解消し、上記目的を達成するために、本発明の半導体集積回路は、スタンダードセルベースの論理回路ブロックを有し、論理回路ブロック内の全てのスタンダードセルが、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備え、論理回路ブロックを構成するスタンダードセルのうち一部のスタンダードセルが、電源線に直交する方向に隣接するスタンダードセルの電源線を相互に接続する電源橋架線をさらに備える電源橋架線付きのスタンダードセルにより構成され、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも2つ連続させる電源橋架箇所を複数設けることによって、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されている。
【0011】
また、本発明の半導体集積回路の配置配線方法は、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備えるスタンダードセルを縦横に複数個並べることによって論理回路ブロックの配置配線を行う半導体集積回路の配置配線方法であって、電源線と直交する方向で隣接するスタンダードセルで電源線を相互に接続する電源橋架線を備える電源橋架線付きのスタンダードセルの配置位置を、論理回路ブロック内で決定する第1ステップと、論理ゲート部と電源線を備えるスタンダードセル、さらに電源橋架線を備える電源橋架線付きのスタンダードセルを、論理回路ブロックのセル配置領域内に配置する第2ステップとを有し、前記第1ステップでは、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されるように、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも2つ連続させる電源橋架箇所を複数設定する。
【0012】
第2ステップでセルの配置を行うと、電源線を相互に接続する電源橋架線が、論理ゲート部のセル配置領域内で電源線と直交する方向に配線させる。これに先立って、第1のステップでは、その電源橋架線付きのスタンダードセルの配置位置を、第2ステップのセル配置後に、同じ電圧を供給する全ての電源線がセル配置領域内で相互に接続されるように決定する。
電源橋架線付きのスタンダードセル列で電源橋架線を直列に接続させ、この接続を同じ電圧を供給するための電源線ごとに行うと、同じ電圧を供給するための全ての電源線がセル配置領域内で相互に接続される
【0013】
また、たとえばセルが不規則に配置される場合において、たとえば電源橋架のパターンが異なるスタンダードセルを組み合わせて用いる、電源線の配線方向と直交して隣接する少なくとも2セルで電源線互いに接続される。そして、このような電源橋架箇所の位置と数を適宜設定すると、セル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続される。
【0014】
【発明の実施の形態】
以下、本発明の半導体スタンダードセル及びその配置配線方法について、図面を参照しながら詳細に説明する。
本発明は、スタンダードセル方式で論理回路の設計が行なわれる半導体装置に適用される。
ここで、「スタンダードセル方式」とは、物理レイアウト情報に基づいて、ブロックサイズの種類,電源線や信号線の端子引出し位置等がルール化された論理的な回路機能ブロックを複数種類、ライブラリとして予め用意しておき、この回路機能ブロックをネットリスト(接続情報)に基づいて配置し相互接続させて、所望の論理回路を構築する半導体回路の設計方式をいう。また、「スタンダードセル」とは、スタンダードセル方式の回路設計に用いられる各回路機能ブロックをいう。
【0015】
一般に、スタンダードセル方式には、回路機能ブロックが同一面状に配置され、同じ階層の配線層を用いて全回路機能ブロックの電源線が構成できるポリセル方式と、回路機能ブロックが階層状に重ねられ、この結果、同じ種類の回路機能ブロックでも異なる階層の配線層を用いて電源線が構成され得るビルディングブロック方式とがある。
本発明の半導体スタンダードセル及びその配置配線方法は、上記ポリセル方式,ビルディングブロック方式の何れについても適用できる。
【0016】
以下、具体的な本発明の実施形態について、ポリセル方式を例に説明する。
第1実施形態
図1は、本発明の半導体スタンダードセルの一構成例を示すANDゲートのセル・パターン図である。
この半導体スタンダードセル2は、そのセル内の上下には横方向に電源電圧供給線4、GND線6(以下、まとめて「電源線」ともいう)がそれぞれ第1層目メタルで配線されている。この電源線4,6の配線方向は、他の種類の回路機能(インバータ,ラッチ,フリップ・フロップ等)を有する半導体スタンダードセルと同様、物理レイアウト情報に基づいて一方向に決められ、その配線幅や端子引出し位置がルール化されている。
【0017】
電源電圧供給線4とGND線6との間の領域を、本発明では論理ゲート部と称し、この論理ゲート部8には、複数のトランジスタが配置され、これらが第1層目メタルや第2層目メタルで相互に結線されて、所望の論理ゲート(ここでは、ANDゲート)が構成されている。
【0018】
すなわち、論理ゲート部8内の電源供給線4に近い側には、n型不純物が導入されるp型トランジスタ領域10が配置され、逆にGND線6に近い側には、p型不純物が導入されるn型トランジスタ領域12が配置されている。
そして、p型トランジスタ領域10上には、第1層目メタルが延びてソース又はドレイン電極が構成され、その間隔内にゲートメタルを配して、これにより複数のpチャネル型トランジスタが配置されている。同様にして、n型トランジスタ領域12にも、複数のnチャネル型トランジスタが配置されている。
そして、電源線4,6の間隔中央付近には、当該ANDゲートの2つの入力端子14と出力端子16とが、横方向に並んで配置されている。この図では、これら入出力端子14,16は、2層目メタルを用いて構成されている。
【0019】
ここまでは、図9に示す従来型のスタンダードセルと同じ構成であるが、本発明のスタンダードセル2には、何れかの電源線(図1では、GND線6)にコンタクト18aを介して接続され、電源線4,6の配線方向と直交する方向に配線された電源橋架線18が、新たに設けられている。
この電源橋架線18は、電源線4,6とは異なる階層の配線層(例えば、2層目メタル)で構成され、本実施形態では、論理ゲート部8上を縦方向に貫いて配線されている。図2には、この電源橋架線18と、電源線4,6との接続関係を図1から抜き出して示している。
【0020】
本発明では、電源橋架線18の配線形態には、種々の変形が考えられる。
すなわち、図3に示すように、電源橋架線18を電源電圧供給線4にコンタクト18bを介して接続させてもよいし、図4に示すように、電源電圧供給線4とGND線6にそれぞれ接続する電源橋架線18を、2本設けてもよい。
また、図5に示すように、入出力端子12,14の配置に邪魔にならない程度に、電源橋架線18を幅広に形成してもよい。
さらに、特に図示しないが、電源橋架線18を更に上層側の配線層(例えば、第3層目メタル)を用いて構成することもでき、この場合、これを入出力端子14,16に重ねて配線しても構わない。
【0021】
つぎに、このような構成の半導体スタンダードセルを用いて行なう本発明の配置配線方法について、説明する。
図6は、本実施形態に係わるスタンダードセル方式の論理回路について、特に電源線の接続関係を示すブロックレイアウト図である。
本配置配線方法では、一方方向(図の横方向)に回路機能の種類が異なるセルを所定パターンで配置してセル列を構成し、このセル列を複数段(この図では、3段)配列させて論理回路全体が構成されている。図中、A〜Fの記号は、セルの回路機能が相違することを意味する。このような規則正しいセル配置の具体例としては、例えばCPU内の演算器を構成するデータパスブロックなどを挙げることができ、この場合、各ビットが各セル列に割り当てられる。
このセル列の方向は、図1における電源線4,6の配線方向と一致し、各セル列を構成した時点で、セル列内で電源線4,6それぞれが直列に接続される。
【0022】
本発明の配置配線方法では、各セル列内に上述した本発明の半導体スタンダードセルを適宜配置し、これにより各セル列間の電源線4,6の相互配線が、セル配置領域内で達成されている。
すなわち、この図示例では、先に説明した図2と同形態のスタンダードセル2と、図3と同形態のスタンダードセル20と、図4と同形態のスタンダードセル22とが、セル列途中に挿入されている。このため、3本の電源電圧供給線4は、スタンダードセル20,22を介して相互に接続され、3本のGND線6は、スタンダードセル2,22を介して相互に接続されている。
【0023】
以上から明らかなように、規則正しいセル配置の論理回路を設計するに際しては、電源橋架線18を具備する本発明の半導体スタンダードセル2,20,22,24をライブラリとして予め用意しておき、この電源相互接続用のセル2,20,22,24を、セル列内のどの位置に配置させかを決め、後は通常どおりセルの配置を行なうだけで、セル配置領域内で電源線4,6の相互結線を実現することができる。
【0024】
本発明の半導体スタンダードセル及びその配置配線方法によれば、図8に示す従来のスタンダードセルを用いた場合のように電源線4,6の相互結線のためのスペースをセル配置領域の周囲に特別に確保する必要がなく、その分だけ高集積化を図ることができる。
【0025】
また、セル列の途中で電源線4,6の相互結線を行なうことができることから、電源電圧の給電点やGNDの接続点をセル列の途中に適宜設けることができ、これにより耐ノイズ設計が容易となる。
すなわち、例えば図6の本実施形態は、電源電圧を供給したりGNDを共通化する縦方向のラインがそれぞれ2本づつ設けられているという点では、図8と同様であるが、これが図6の本実施形態ではセル配置領域内に設けられていることによって、図8に比較して、各セルに対し電源電圧(GND電位を含む)のかかり方が均一であり、その分、ノイズによって電源電圧レベルが変動するようなことがあっても、このレベル変動により論理回路の動作に対する影響が低減されている。
各セル列の配置パターンによっては、セル列間の電源橋架線18を可能な限り数多く配置できるため、更に優れた耐ノイズ性を達成することも可能であり、耐ノイズ性設計の自由度が大きい。
【0026】
以上のことは、各セルの設計時にノイズマージンを小さくしても問題ないことを意味し、従って、ノイズマージンを考慮してトランジスタサイズを大きくするといった対策も必要ないことから、この点でも高集積化に寄与できる。
【0027】
第2実施形態
上記した第1実施形態では、本発明を規則正しいセル配置の論理回路設計に適用し、この結果、図6に示す論理回路全体では、セル列間の電源橋架線18が単一ライン状に形成された。
これに対し、本第2実施形態は、セル配置が不規則な場合でも本発明が適用できることを示すものである。
【0028】
図7は、本第2実施形態に係わるブロックレイアウト図である。
このレイアウト例においても、論理ゲートC,Eについては、電源橋架線18の配置スペース確保容易等の理由により、第1実施形態と同様に、これを論理ゲート部8を貫いた電源橋架線18を具備する半導体スタンダードセル2,20,22で実現している。
【0029】
とくに、この第2実施形態に係わるレイアウト例では、第1実施形態と異なり、電源橋架線18がコンタクトから外側にのみ配線された半導体スタンダードセル30,32を更に有し、これと半導体スタンダードセル2,20との組み合わせて電源線4,6の相互接続が達成されている。
すなわち、半導体スタンダードセル30では、GND線6にコンタクトを介して接続された電源橋架線18が、セル外側(図の下方側)にのみ配線されている。加えて、半導体スタンダードセル32では、電源供給線4側にもコンタクトを介して電源橋架線18が接続され、これがセル外側(図の上方側)に配線されている。そして、これらセル外側にのみ配線された電源橋架線18は、隣接する半導体スタンダードセル2又は20の電源橋架線18に接続されている。
そして、この2つのセル間にまたがる電源橋架線18が、段違いに設けられていることにより、各3本の電源線4,6それぞれが、相互に接続されている。
【0030】
このように、セル配置が不規則な場合でも、本発明によって電源線4,6のセル配置領域内での相互接続が達成され、上述した第1実施形態と同様な効果が得られる。
なお、このような電源線4,6の相互接続は、相互接続を行なう部分でセルサイズが揃っていればよく、他の部分は図示のように各段でセルサイズが揃っている必要は、必ずしもない。
【0031】
以上説明してきたように、本発明の半導体集積回路及びその配置配線方法によれば、電源線と直交する方向に配線された電源橋架線を具備するスタンダードセルを有し、これを論理回路設計時に適宜、配置するだけで電源線をセル配置領域内で相互接続することができ、論理回路の配置配線が容易である。しかも、従来のようなセル列間の電源線の相互結線スペースをセル配置領域の周囲に設ける必要がなく、レイアウト密度を高めることができる。
【0032】
さらに、このセル配置領域内におけるセル列間の電源線の相互接続を、セル配置パターンに応じて可能な限り数多く行え、この接続点が多いほど電流を分流する効果があることから、各セルへの電源電圧(GND電位を含む)のかかり方を均一化できて耐ノイズ性に優れた論理回路設計が可能となる。また、この高耐ノイズ性を考慮した設計の自由度も高い。
【0033】
以上より、高集積化及び低電圧化の進展が著しい半導体ロジックICの分野において、高密度,高耐ノイズ性に優れた構造の半導体スタンダードセル及びその配置配線方法を、本発明により提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体スタンダードセルの一構成例を示すANDゲートのセル・パターン図である。
【図2】図1から電源線および電源橋架線を抜き出して示すパターン図である。
【図3】図2に対する第1の変形例である。
【図4】図2に対する第2の変形例である。
【図5】図2に対する第3の変形例である。
【図6】本発明の第1実施形態に係わるブロックレイアウト図である。
【図7】本発明の第2実施形態に係わるブロックレイアウト図である。
【図8】従来の問題点を説明するためのブロックレイアウト図である。
【図9】従来の半導体スタンダードセルの一構成例を示すANDゲートのセル・パターン図である。
【符号の説明】
2,20,22,24…電源橋架線が論理ゲート部内を配線されている半導体スタンダードセル,4…電源電圧供給線(電源線),6…GND線(電源線),8…論理ゲート部,10…p型トランジスタ領域,12…n型トランジスタ領域,14…入力端子,16…出力端子,18…電源橋架線,18a,18b…コンタクト(接続箇所),30,32…電源橋架線が電源線との接続箇所からセル外側に配線されている半導体スタンダードセル,A〜I…論理ゲートの種類。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor standard cell and a layout and wiring method thereof, and more particularly to a standard cell structure capable of interconnecting all power supply lines in a cell layout region and a layout method thereof.
[0002]
[Prior art]
The standard cell method as one of the LSI design methods has advantages in that the cell size can be reduced by effectively using wirings and gates, and high performance can be easily obtained, as compared with the gate array method.
This cell method has been used for logic circuits in which different types of cells such as control circuits are irregularly arranged according to the circuit configuration, but recently, the above advantages have attracted attention and regular cells such as arithmetic units. This standard cell system has come to be frequently used in the logic circuit of the arrangement.
[0003]
FIG. 8 is a block layout diagram showing the connection relationship of power supply lines in a conventional standard cell type logic circuit in which cells are regularly arranged.
In the conventional logic circuit shown in FIG. 8, cell columns having the same configuration are repeatedly arranged. That is, in this example, cells are arranged in the order of A, B, C, D, E, A, E, F, B, and A in the horizontal direction, and a cell column having the same configuration is here. Three stages are provided.
[0004]
Here, symbols A to F in the cell indicate the types of logic gates such as AND gates, inverters, latches, flip-flops, and the like. Each cell is composed of, for example, a CMOS.
FIG. 9 shows a cell pattern diagram of an AND gate as a configuration example of a conventional standard cell.
A power supply voltage supply line 42 and a GND line 44 (hereinafter collectively referred to as “power supply line”) are respectively wired on the upper and lower sides of the cell 40 with a first layer metal. The wiring directions of the power supply lines 42 and 44 are the same in other types of logic gates (inverters, latches, flip-flops, etc.).
[0005]
A plurality of transistors are arranged in a region between the power supply voltage supply line 42 and the GND line 44, and these transistors are connected to each other by a first layer metal or a second layer metal to form a desired logic gate (here. Then, an AND gate) is configured. Normally, a p-channel transistor is disposed on the side close to the power supply line 42, and an n-channel transistor is disposed on the side close to the GND line 44. An input terminal 46 and an output terminal 48 for connecting signal lines between cells are arranged near the center of the cell using, for example, a second layer metal.
[0006]
As shown in FIGS. 8 and 9, in the conventional standard cell 40, the power lines 42 and 44 are wired only in one direction, and the power lines 42 and 44 are connected in series between the cells arranged in that direction.
And when there are three cell rows as in this illustrated example, the power lines 42 and 44 connected in series are arranged in the vertical direction using the second metal layer 50, for example, outside the cell arrangement region. They are connected to each other.
[0007]
[Problems to be solved by the invention]
However, when the block layout is performed using the conventional standard cell 40, an area for connecting the power supply lines 42 and 44 to each other is required outside the cell arrangement area. From there existed as a useless area. Further, when the block layout becomes larger and the cell row becomes longer, the way in which the power supply voltage and the GND potential are applied is not uniform between the cells at both ends where the power supply lines 42 and 44 are connected to each other and the cell at the central portion. This sometimes deteriorates the noise resistance of the entire logic circuit. Therefore, when this conventional standard cell 40 is used, it is necessary to secure an operation margin of each standard cell by increasing the transistor size or the like, which also hinders high integration.
[0008]
The present invention has been made in view of such circumstances, and all power supply lines can be interconnected only by arranging standard cells, a peripheral region for interconnecting power supply lines is unnecessary, and noise resistance is excellent. An object of the present invention is to provide a semiconductor standard cell having a structure and a method for arranging and wiring the same.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art and achieve the above object, the semiconductor integrated circuit of the present invention has a standard cell-based logic circuit block, and all the standard cells in the logic circuit block are logically connected. A power line of a standard cell that includes a gate portion and a power supply line that supplies a power supply voltage to the logic gate portion, and some of the standard cells constituting the logic circuit block are adjacent to each other in a direction perpendicular to the power supply line. By providing a plurality of power supply bridge points that are made up of standard cells with power supply bridge lines that further include power supply bridge lines that mutually connect, and that at least two standard cells with power supply bridge lines are connected in a direction perpendicular to the power supply lines. All power supply lines for supplying the same voltage within the cell arrangement area of the logic circuit block are connected to each other. That.
[0011]
Also, placement and routing method for a semiconductor integrated circuit of the present invention, a logic gate, the placement and routing of the logic circuit blocks by arranging a plurality of standard cells vertically and horizontally and a power line for supplying a power supply voltage to the logic gate A method of arranging and wiring a semiconductor integrated circuit, wherein a standard cell with a power supply bridge line including a power supply bridge line connecting the power supply lines to each other in a standard cell perpendicular to the power supply line is defined as a logic circuit. A first step of determining in a block; a second step of arranging a standard cell having a logic gate portion and a power supply line and a standard cell with a power supply bridge having a power supply bridge line in a cell arrangement region of the logic circuit block; In the first step, all power supplies for supplying the same voltage within the cell arrangement region of the logic circuit block So you are connected to each other to set a plurality of power supply bridge portions which at least two successive in the direction orthogonal to the power bridge overhead lines with a standard cell to the power supply line.
[0012]
When the cells are arranged in the second step, the power supply bridge lines connecting the power supply lines to each other are wired in a direction orthogonal to the power supply lines in the cell arrangement region of the logic gate portion. Prior to this, in the first step, the arrangement position of the standard cell with the power supply bridge line is connected to all the power supply lines supplying the same voltage after the cell arrangement in the second step within the cell arrangement area. Decide to be.
Power Bridge in overhead lines with standard cell row is connected to the power supply bridge line in series, when the connection to each power line for supplying the same voltage, all the power supply line cell arrangement for supplying the same voltage Connected to each other within the region .
[0013]
Further, for example, in the case where the cells are irregularly arranged, for example, the use pattern of the power bridge line by combining different standard cells, connecting power lines to each other at least 2 cells adjacent orthogonal to the wiring direction of the power line Is done . Then, setting the number and location of such power bridge portion properly, all of the power supply line for supplying the same voltage in the cell placement area is Ru are connected to each other.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor standard cell and a placement and routing method thereof according to the present invention will be described in detail with reference to the drawings.
The present invention is applied to a semiconductor device in which a logic circuit is designed by a standard cell system.
Here, the “standard cell method” is a library of multiple types of logical circuit function blocks in which the types of block sizes, the terminal positions of power supply lines and signal lines, etc. are ruled based on physical layout information. This is a semiconductor circuit design method in which a desired logic circuit is constructed by preparing in advance and arranging and interconnecting these circuit function blocks based on a netlist (connection information). The “standard cell” refers to each circuit functional block used for standard cell circuit design.
[0015]
In general, in the standard cell method, circuit function blocks are arranged on the same plane, and the power supply lines of all circuit function blocks can be configured using the same wiring layer, and circuit function blocks are layered in layers. As a result, there is a building block system in which power supply lines can be configured using wiring layers of different levels even in the same type of circuit function block.
The semiconductor standard cell and its placement and routing method of the present invention can be applied to both the polycell system and the building block system.
[0016]
Hereinafter, a specific embodiment of the present invention will be described by taking a polycell system as an example.
First Embodiment FIG. 1 is a cell pattern diagram of an AND gate showing one configuration example of a semiconductor standard cell of the present invention.
In this semiconductor standard cell 2, a power supply voltage supply line 4 and a GND line 6 (hereinafter also collectively referred to as “power supply line”) are respectively wired in the first layer metal vertically in the cell. . The wiring direction of the power supply lines 4 and 6 is determined in one direction based on physical layout information as in the case of semiconductor standard cells having other types of circuit functions (inverters, latches, flip-flops, etc.). And the terminal lead-out position are ruled.
[0017]
A region between the power supply voltage supply line 4 and the GND line 6 is referred to as a logic gate portion in the present invention, and a plurality of transistors are arranged in the logic gate portion 8, and these are the first layer metal and second layer. A desired logic gate (in this case, an AND gate) is configured by being connected to each other by a layer metal.
[0018]
That is, a p-type transistor region 10 into which an n-type impurity is introduced is disposed on the side close to the power supply line 4 in the logic gate 8, and conversely, a p-type impurity is introduced on the side close to the GND line 6. An n-type transistor region 12 is disposed.
On the p-type transistor region 10, the first layer metal extends to form a source or drain electrode, and a gate metal is disposed within the interval, thereby arranging a plurality of p-channel transistors. Yes. Similarly, a plurality of n-channel transistors are also arranged in the n-type transistor region 12.
In the vicinity of the center of the interval between the power supply lines 4 and 6, two input terminals 14 and an output terminal 16 of the AND gate are arranged side by side in the horizontal direction. In this figure, these input / output terminals 14 and 16 are configured using a second-layer metal.
[0019]
Up to this point, the configuration is the same as that of the conventional standard cell shown in FIG. 9, but the standard cell 2 of the present invention is connected to one of the power lines (GND line 6 in FIG. 1) via a contact 18a. In addition, a power supply bridge 18 wired in a direction orthogonal to the wiring direction of the power supply lines 4 and 6 is newly provided.
The power supply bridge line 18 is composed of a wiring layer (for example, a second layer metal) having a layer different from that of the power supply lines 4 and 6. In this embodiment, the power supply bridge line 18 is wired through the logic gate portion 8 in the vertical direction. Yes. FIG. 2 shows the connection relationship between the power supply bridge line 18 and the power supply lines 4 and 6 extracted from FIG.
[0020]
In the present invention, various modifications can be considered in the wiring form of the power supply bridge 18.
That is, as shown in FIG. 3, the power supply bridge line 18 may be connected to the power supply voltage supply line 4 via the contact 18b, or as shown in FIG. 4, the power supply voltage supply line 4 and the GND line 6 are respectively connected. Two power supply bridges 18 to be connected may be provided.
Further, as shown in FIG. 5, the power supply bridge 18 may be formed wide enough not to interfere with the arrangement of the input / output terminals 12 and 14.
Further, although not shown in particular, the power supply bridge 18 can be configured by using an upper wiring layer (for example, a third layer metal). In this case, the power supply bridge 18 is overlapped with the input / output terminals 14 and 16. You may wire.
[0021]
Next, the placement and routing method of the present invention performed using the semiconductor standard cell having such a configuration will be described.
FIG. 6 is a block layout diagram showing the connection relationship of the power supply lines in particular for the standard cell type logic circuit according to this embodiment.
In this arrangement and wiring method, cells having different types of circuit functions are arranged in one direction (lateral direction in the figure) in a predetermined pattern to form a cell row, and this cell row is arranged in a plurality of stages (in this figure, three stages). Thus, the entire logic circuit is configured. In the figure, the symbols A to F mean that the circuit functions of the cells are different. As a specific example of such a regular cell arrangement, for example, a data path block constituting an arithmetic unit in the CPU can be cited, and in this case, each bit is assigned to each cell column.
The direction of this cell column coincides with the wiring direction of the power supply lines 4 and 6 in FIG. 1, and when each cell column is configured, the power supply lines 4 and 6 are connected in series in the cell column.
[0022]
In the arrangement and wiring method of the present invention, the above-described semiconductor standard cells of the present invention are appropriately arranged in each cell column, whereby mutual wiring of the power supply lines 4 and 6 between the cell columns is achieved in the cell arrangement region. ing.
In other words, in the illustrated example, the standard cell 2 having the same form as that shown in FIG. 2, the standard cell 20 having the same form as that shown in FIG. 3, and the standard cell 22 having the same form as that shown in FIG. Has been. Therefore, the three power supply voltage supply lines 4 are connected to each other through the standard cells 20 and 22, and the three GND lines 6 are connected to each other through the standard cells 2 and 22.
[0023]
As apparent from the above, when designing a logic circuit with regular cell arrangement, the semiconductor standard cells 2, 20, 22, and 24 of the present invention having the power supply bridge 18 are prepared in advance as a library, and this power supply is prepared. It is determined where the interconnection cells 2, 20, 22, 24 are arranged in the cell row, and after that, the cells are arranged as usual. Mutual connection can be realized.
[0024]
According to the semiconductor standard cell and the arrangement and wiring method of the present invention, the space for interconnecting the power lines 4 and 6 is specially provided around the cell arrangement region as in the case of using the conventional standard cell shown in FIG. Therefore, high integration can be achieved.
[0025]
In addition, since the power supply lines 4 and 6 can be interconnected in the middle of the cell row, a power supply voltage feeding point and a GND connection point can be appropriately provided in the middle of the cell row. It becomes easy.
That is, for example, this embodiment of FIG. 6 is the same as FIG. 8 in that two vertical lines for supplying a power supply voltage and sharing GND are provided in each case. In the present embodiment, the power supply voltage (including the GND potential) is applied to each cell more uniformly than that in FIG. 8 by being provided in the cell arrangement region. Even if the voltage level fluctuates, the influence on the operation of the logic circuit is reduced by this level fluctuation.
Depending on the arrangement pattern of each cell row, it is possible to arrange as many power supply bridges 18 as possible between the cell rows, so that even better noise resistance can be achieved, and the degree of freedom in noise resistance design is great. .
[0026]
The above means that there is no problem even if the noise margin is reduced when designing each cell, and therefore there is no need to take measures such as increasing the transistor size in consideration of the noise margin. Can contribute to
[0027]
Second Embodiment In the first embodiment described above, the present invention is applied to a logic circuit design having a regular cell arrangement. As a result, in the entire logic circuit shown in FIG. Was formed in a single line.
On the other hand, the second embodiment shows that the present invention can be applied even when the cell arrangement is irregular.
[0028]
FIG. 7 is a block layout diagram according to the second embodiment.
Also in this layout example, for the logic gates C and E, the power bridge 18 extending through the logic gate 8 is used for the logic gates C and E in the same manner as in the first embodiment for the reason of ensuring the arrangement space of the power bridge 18. The semiconductor standard cells 2, 20, and 22 are provided.
[0029]
In particular, in the layout example according to the second embodiment, unlike the first embodiment, the power supply bridge line 18 further includes semiconductor standard cells 30 and 32 wired only outward from the contacts. , 20 in combination with the power lines 4 and 6 is achieved.
That is, in the semiconductor standard cell 30, the power supply bridge line 18 connected to the GND line 6 via a contact is wired only on the cell outer side (lower side in the figure). In addition, in the semiconductor standard cell 32, the power supply bridge line 18 is also connected to the power supply line 4 side via a contact, and this is wired outside the cell (upper side in the figure). The power supply bridge 18 wired only outside these cells is connected to the power supply bridge 18 of the adjacent semiconductor standard cell 2 or 20.
Since the power supply bridge line 18 extending between the two cells is provided in a different manner, each of the three power supply lines 4 and 6 is connected to each other.
[0030]
As described above, even when the cell arrangement is irregular, the present invention achieves the interconnection of the power supply lines 4 and 6 within the cell arrangement region, and the same effect as the first embodiment described above can be obtained.
In addition, the interconnection of such power supply lines 4 and 6 only needs to have the same cell size in the portion where the interconnection is performed, and the other portions need to have the same cell size in each stage as shown in the figure. Not necessarily.
[0031]
As described above, according to the semiconductor integrated circuit and the placement and routing method of the present invention have a standard cell having a power bridge overhead line wired in a direction orthogonal to the power line, which logic circuit design Sometimes, the power supply lines can be interconnected within the cell placement region by simply placing them appropriately, and the placement and wiring of the logic circuit is easy. Moreover, it is not necessary to provide a space for interconnecting the power supply lines between the cell columns as in the conventional case, and the layout density can be increased.
[0032]
Furthermore, the power supply lines can be interconnected as many as possible according to the cell arrangement pattern in the cell arrangement area, and the effect of diverting the current as the number of connection points increases. Therefore, it is possible to make the application of the power supply voltage (including the GND potential) uniform, and to design a logic circuit excellent in noise resistance. In addition, the degree of freedom in design considering this high noise resistance is high.
[0033]
As described above, the present invention provides a semiconductor standard cell having a structure excellent in high density and high noise resistance and a method for arranging and wiring the same in the field of semiconductor logic IC in which progress of high integration and low voltage is remarkable. it can.
[Brief description of the drawings]
FIG. 1 is a cell pattern diagram of an AND gate showing one configuration example of a semiconductor standard cell of the present invention.
FIG. 2 is a pattern diagram showing a power supply line and a power supply bridge line extracted from FIG.
FIG. 3 is a first modification to FIG.
FIG. 4 is a second modification to FIG.
FIG. 5 is a third modification to FIG.
FIG. 6 is a block layout diagram according to the first embodiment of the present invention.
FIG. 7 is a block layout diagram according to the second embodiment of the present invention.
FIG. 8 is a block layout diagram for explaining a conventional problem.
FIG. 9 is a cell pattern diagram of an AND gate showing one configuration example of a conventional semiconductor standard cell.
[Explanation of symbols]
2, 20, 22, 24... Semiconductor standard cells in which power supply bridge lines are wired in the logic gate section, 4... Power supply voltage supply line (power supply line), 6... GND line (power supply line), 8. DESCRIPTION OF SYMBOLS 10 ... p-type transistor area | region, 12 ... n-type transistor area | region, 14 ... Input terminal, 16 ... Output terminal, 18 ... Power supply bridge line, 18a, 18b ... Contact (connection location), 30,32 ... Power supply bridge line is a power supply line Semiconductor standard cells wired outside the cell from the connection point, A to I: types of logic gates.

Claims (4)

スタンダードセルベースの論理回路ブロックを有し、
論理回路ブロック内の全てのスタンダードセルが、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備え、
論理回路ブロックを構成するスタンダードセルのうち一部のスタンダードセルが、電源線に直交する方向に隣接するスタンダードセルの電源線を相互に接続する電源橋架線をさらに備える電源橋架線付きのスタンダードセルにより構成され、
電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも2つ連続させる電源橋架箇所を複数設けることによって、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されている
半導体集積回路
Has a standard cell-based logic circuit block,
All of the standard cells in the logic circuit block includes a logic gate, and a power supply line for supplying a power supply voltage to the logical gate section,
Among the standard cells that make up the logic circuit block, some of the standard cells are equipped with power supply bridge lines that further connect power supply lines of the standard cells adjacent to each other in the direction orthogonal to the power supply lines. Configured,
All power lines for supplying the same voltage within the cell placement area of the logic circuit block are provided by providing a plurality of power bridge positions where at least two standard cells with power bridge lines are connected in a direction orthogonal to the power lines. Semiconductor integrated circuits that are connected to each other.
前記電源線は、前記論理ゲート部を挟んで互いに平行に配線された第1の電源線と第2の電源線とから構成され、
前記電源橋架線は、第1の電源線と第2の電源線との何れかに接続され、論理ゲート部内を電源線と直交する方向に配線されている
請求項1に記載の半導体集積回路
The power supply line is composed of a first power supply line and a second power supply line wired in parallel with each other across the logic gate portion,
The semiconductor integrated circuit according to claim 1, wherein the power supply bridge line is connected to one of the first power supply line and the second power supply line, and is wired in a direction orthogonal to the power supply line in the logic gate portion.
前記電源線は、前記論理ゲート部を挟んで互いに平行に配線された第1の電源線と第2の電源線とから構成され、
前記論理回路ブロック内の幾つかの電源橋架線付きのスタンダードセルにおいて、電源橋架線が、第1の電源線と第2の電源線との何れかに接続され、当該電源線との接続箇所からセル外側に向かって配線され、
他の電源電源橋架線付きのスタンダードセルにおいて、電源橋架線が、第1の電源線と第2の電源線との何れかに接続され、論理ゲート部内を電源線と直交する方向に配線されている
請求項1に記載の半導体集積回路
The power supply line is composed of a first power supply line and a second power supply line wired in parallel with each other across the logic gate portion ,
In a standard cell with several power supply bridge lines in the logic circuit block, the power supply bridge line is connected to either the first power supply line or the second power supply line, and from the connection point with the power supply line Wired to the outside of the cell,
In another standard cell with a power supply bridge, the power supply bridge is connected to either the first power supply line or the second power supply line, and the logic gate portion is wired in a direction orthogonal to the power supply line. the semiconductor integrated circuit according to claim 1, there.
論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備えるスタンダードセルを縦横に複数個並べることによって論理回路ブロックの配置配線を行う半導体集積回路の配置配線方法であって、
電源線と直交する方向で隣接するスタンダードセルで電源線を相互に接続する電源橋架線を備える電源橋架線付きのスタンダードセルの配置位置を、論理回路ブロック内で決定する第1ステップと、
論理ゲート部と電源線を備えるスタンダードセル、さらに電源橋架線を備える電源橋架線付きのスタンダードセルを、論理回路ブロックのセル配置領域内に配置する第2ステップとを有し、
前記第1ステップでは、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されるように、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも2つ連続させる電源橋架箇所を複数設定する
半導体集積回路の配置配線方法。
A semiconductor integrated circuit arrangement and wiring method for arranging and wiring a logic circuit block by arranging a plurality of standard cells vertically and horizontally including a logic gate portion and a power supply line for supplying a power supply voltage to the logic gate portion ,
A first step of determining within the logic circuit block the arrangement position of the standard cell with the power supply bridge line including the power supply bridge line connecting the power supply lines to each other in the standard cells orthogonal to the power supply line;
A second step of arranging a standard cell having a logic gate part and a power supply line, and a standard cell with a power supply bridge having a power supply bridge line in a cell arrangement region of the logic circuit block;
In the first step, the standard cells with power supply bridges are arranged in a direction perpendicular to the power supply lines so that all power supply lines for supplying the same voltage within the cell arrangement region of the logic circuit block are connected to each other. A method of arranging and wiring a semiconductor integrated circuit , wherein a plurality of power supply bridge locations that are continuous at least two are set .
JP19235896A 1996-07-22 1996-07-22 Semiconductor integrated circuit and placement and routing method thereof Expired - Fee Related JP3644138B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19235896A JP3644138B2 (en) 1996-07-22 1996-07-22 Semiconductor integrated circuit and placement and routing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19235896A JP3644138B2 (en) 1996-07-22 1996-07-22 Semiconductor integrated circuit and placement and routing method thereof

Publications (2)

Publication Number Publication Date
JPH1041393A JPH1041393A (en) 1998-02-13
JP3644138B2 true JP3644138B2 (en) 2005-04-27

Family

ID=16289958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19235896A Expired - Fee Related JP3644138B2 (en) 1996-07-22 1996-07-22 Semiconductor integrated circuit and placement and routing method thereof

Country Status (1)

Country Link
JP (1) JP3644138B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4497791B2 (en) * 2002-05-09 2010-07-07 株式会社ルネサステクノロジ Semiconductor integrated circuit
JP4837870B2 (en) 2002-11-05 2011-12-14 株式会社リコー Layout design method for semiconductor integrated circuit
KR100667597B1 (en) 2005-02-07 2007-01-11 삼성전자주식회사 Power line placement structure for macro cell and structure for joining macro cell to power mesh
JP4882455B2 (en) * 2006-03-31 2012-02-22 富士通セミコンダクター株式会社 Unit cell of semiconductor integrated circuit, wiring method using unit cell, and wiring program
JP4335933B2 (en) 2007-03-22 2009-09-30 Necエレクトロニクス株式会社 Semiconductor integrated circuit and semiconductor integrated circuit design program
JP2012209296A (en) 2011-03-29 2012-10-25 Elpida Memory Inc Semiconductor integrated circuit device
CN102918643A (en) * 2011-04-06 2013-02-06 松下电器产业株式会社 Semiconductor integrated circuit device

Also Published As

Publication number Publication date
JPH1041393A (en) 1998-02-13

Similar Documents

Publication Publication Date Title
US6765245B2 (en) Gate array core cell for VLSI ASIC devices
US6838713B1 (en) Dual-height cell with variable width power rail architecture
US5493135A (en) Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density
JP3621354B2 (en) Wiring method and structure of semiconductor integrated circuit
KR900000202B1 (en) Manufacturing of semiconductor integrated circuit device
US20060027835A1 (en) Semiconductor integrated circuit device
JPH10335612A (en) High density gate array cell structure and its manufacture
US7081778B2 (en) Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal
US5378941A (en) Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device
JP4492736B2 (en) Semiconductor integrated circuit
JPS59163837A (en) Semiconductor integrated circuit
JP3644138B2 (en) Semiconductor integrated circuit and placement and routing method thereof
JPH0241908B2 (en)
JP3115787B2 (en) Polycell integrated circuit
JP3180612B2 (en) Semiconductor integrated circuit
KR960011866B1 (en) Semiconductor integrated circuit device and cell layout wiring method
US20030049891A1 (en) Utilization of MACRO power routing area for buffer insertion
JPS60110137A (en) Semiconductor device
JPH08213577A (en) Semiconductor integrated circuit device
JPH01152642A (en) Semiconductor integrated circuit
JP2679034B2 (en) Semiconductor integrated device
JPS59132144A (en) Manufacture of semiconductor integrated circuit device
JPH07169838A (en) Semiconductor integrated circuit device
JPH07153926A (en) Semiconductor integrated circuit device
JPS6329544A (en) Semiconductr integrated circuit device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050124

LAPS Cancellation because of no payment of annual fees