JPH07273627A - 高インピーダンスフェーズ間に電流吸収が制限されるパワー出力段 - Google Patents

高インピーダンスフェーズ間に電流吸収が制限されるパワー出力段

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JPH07273627A
JPH07273627A JP7097975A JP9797595A JPH07273627A JP H07273627 A JPH07273627 A JP H07273627A JP 7097975 A JP7097975 A JP 7097975A JP 9797595 A JP9797595 A JP 9797595A JP H07273627 A JPH07273627 A JP H07273627A
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JP7097975A
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Luca Bertolini
ルカ・ベルトリーニ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
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    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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Abstract

(57)【要約】 【目的】 逆並列接続の１対のツェナーダイオードを使
用する回路では、出力ノードで電流吸収が起こることが
ある。この電流吸収は回路の正確性を損なうため、これ
を回避できるパワー段を提供する。 【構成】 パワー段の出力ノードＶｏを第２の電界効果
トランジスターＭ２からデカップリングするためのバイ
ポーラトランジスターＱ１を設置する。ツェナーダイオ
ードＤ１及びＤ２が電流Ｉｄを吸収する際のこの電流が
トランジスターＱ１から供給され、該トランジスターは
それを高電圧ノードＶｂから吸収する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にパワーＦＥＴを
制御するための回路に関し、より詳細には準相補対称の
パワー段、つまりソース接地コンフィギュレーションの
第１トランジスター及びドレーン接地コンフィギュレー
ションの第２のトランジスターを含む混合タイプの負荷
を駆動するための段に関する。
【０００２】
【従来技術及びその問題点】ハーフブリッジパワー段
は、ブラシレスモーター、ステッパーモーターを駆動す
るため及び高電圧の論理シグナルを伝送するために一般
的に使用される。製造技術が許す場合、出力用の電界効
果トランジスター、例えばＶＤＭＯＳ（縦型二重拡散Ｍ
ＯＳトランジスター）やＬＤＭＯＳ（横型二重拡散ＭＯ
Ｓトランジスター）を利用することが好ましく、これは
これらが同等の電流容量のバイポーラートランジスター
よりも重要な利点を提供するからである。典型的なハー
フブリッジ段では、該段の２個のトランジスターが２個
のパワーサプライノード間に直列接続され、かつそれら
のゲートターミナルにカップリングされた好適なコント
ロール回路により交互に導電状態へ駆動される。
【０００３】出力トランジスター（つまりＰＭＯＳ及び
ＮＭＯＳ）の相補対の使用が可能であるが、ＰＭＯＳト
ランジスター用としてより大きなエリアを必要とするた
め（周知の通り、ＰＭＯＳトランジスターでは、内部オ
ン抵抗Ｒｏｎと必要とするエリア間の比は同等のＮＭＯ
Ｓトランジスターの比の２倍以上である）、この解決法
は殆ど使用されない。エリアを最小にする必要性は両方
ともＮ−チャンネルである１対の出力トランジスターの
使用を有利にし、その出力ノードにドレーン接地コンフ
ィギュレーションの第２のトランジスター（段）が接続
されたソース接地コンフィギュレーションの第１のトラ
ンジスター（又は段）を含む準相補対称であるパワー段
を形成する。
【０００４】周知な通り、ドレーン接地段（又はトラン
ジスター）はドレーンの共通ポテンシャル（ＶＤＤ）よ
り高いゲート駆動ポテンシャル（Ｖｂ）を必要とし、こ
れにより好適なターンオンを確保する。このような上昇
した駆動電圧Ｖｂは一般に、電圧倍増回路により集積回
路内で発生する。更にハーフブリッジパワー段により駆
動される負荷は、殆どの場合リアクティブ負荷であり、
しばしば「混合」特性を有する。例えば電気モーターの
場合、スタート時に負荷は容量性負荷のように機能する
が、速度が管理され調節されると（つまり無効電流が再
循環されるようなフェーズでは）、負荷はインダクター
のような挙動を示す。電圧慣性負荷（容量性負荷）が存
在する場合は、ソース／ゲートブレーグダウン電圧が過
度になる（特にドレーン接地トランジスターを過度に駆
動されたゲートを見ると）ことを生じさせることのある
不可避的な電圧スパイクからトランジスターを保護する
ことが必要である。
【０００５】この保護機能は、そのゲートの高電圧Ｖｂ
により過駆動されるトランジスターのゲートとソース間
に接続された少なくとも１対のバック−トゥー−バック
・ツェナーダイオードにより一般に取り扱われる。この
問題は他のパワートランジスターでは存在しない。これ
はこの他のトランジスターのソースが常に共通ポテンシ
ャル（通常グラウンドポテンシャル）に維持されるから
である。２枚の図面１Ａ及び１Ｂは、ＦＥＴ対Ｍ１及び
Ｍ２を含むハーフブリッジパワー段の典型的な回路コン
フィギュレーションを示している。上方のトランジスタ
ーＭ２は、そのドレーン電圧ＶＤＤより高いゲート電圧
Ｖｂにより過駆動になる。トランジスターＭ２の駆動
は、１対のシグナルＳＷＤ及びＳＷＳにより指令され、
これらのシグナルはそれぞれの電流発振器Ｉｓ及びＩｄ
によりトランジスターＭ２のゲートノードを充電しかつ
放電させるためにそれぞれ接続されている。
【０００６】図１Ａは容量性負荷の場合を示している。
この動作領域では、電圧慣性負荷（容量性負荷ＣＬ）の
存在下でトランジスターＭ２がターンオンする場合、ツ
ェナーダイオードＤ１及びＤ２がトランジスターＭ２の
ゲート−ソース電圧ＶGSを制限する。ツェナー保護ダイ
オードＤ１及びＤ２がターンオンしている場合、それら
はそれぞれ電流Ｉｓを順及び逆バイアスで運ぶ。図１Ｂ
に示すような誘導負荷の場合、ツェナー保護ダイオード
Ｚ１及びＺ２はトランジスターＭ２（例示したフェーズ
ではオフである）の最大ゲート−ソース電圧ＶGSを（逆
方向で）制限し、一方トランジスターＭ１は遷移をオン
状態からオフ状態にする。例えば電気モーターの速度調
節の間に見られるようなこれらの条件では、誘導負荷を
通り（インダクタンスＬｌに蓄えられるエネルギーの放
電電流）かつＦＥＴ Ｍ２の集積構造に固有の再循環ダ
イオードＤ３を通って流れる電流Ｉｏの効果に起因し
て、出力電圧Ｖｏは、Ｖｏ＝ＶDD＋ＶD3で与えられる値
に上昇し、この値はサプライ電圧ＶDDより大きい値であ
る。
【０００７】ツェナーダイオードＤ１及びＤ２は従って
ターンオンし、それぞれ順及び逆のバイアス電流方向で
電流Ｉｄを運ぶ。これらの条件下では、Ｉｄに等しい電
流ＩＩｏが出力ノードＶｏで吸収される。パワー段の出
力ノードを通るこの電流吸収は、出力電圧ＶｏがＶｏt
＝ＶD2＋Ｖｚにより与えられるスレッショルド値を越え
るときに開始され、ここでＶD2は順方向バイアスツェナ
ーダイオードＤ２を通る降下であり、Ｖｚはダイオード
Ｄ１のツェナー電圧である。従ってスレッショルド値Ｖ
ｏt は、出力電圧Ｖｏの最大値より必然的に小さくな
る。
【０００８】この電流ＩＩｏは（ドレーン接地コンフィ
ギュレーションのトランジスターの保護用のツェナーダ
イオードの存在に起因して）、高出力インピーダンス条
件下で吸収され、負荷を流れる電流の不正確性を導入す
ることになる。確かに循環フェーズ（Ｍ２はオフ）の
間、そして出力ノードの電圧がスレッショルド値を越え
るとき（Ｖｏ＞ＶD2＋Ｖｚ）、回路は保護ダイオードＤ
１及びＤ２を通して負荷から電流Ｉｄを吸収する。この
電流吸収はインダクタンスの放電用の時間定数を変化さ
せ、従って多くの用途で受け入れられない不正確性を導
入する。他の欠点は、集積回路のテストの間、出力ノー
ドで吸収された電流の存在がソース接地接続のトランジ
スターＭ１の高電圧での完全性の立証の妨害となること
があるという事実である。確かに、保護ダイオードＤ１
及びＤ２を通る電流の吸収は、トランジスターＭ１の基
板中への起こり得る漏洩電流に起因する吸収の決定を妨
害する。
【０００９】
【発明の目的】従って本発明の主目的は、出力の高イン
ピーダンス条件下で電流吸収が減少したソース接地ＦＥ
Ｔ及びドレーン接地ＦＥＴを含む準相補対称のパワー段
を提供することである。
【００１０】
【発明の構成】この目的は、上方の（ドレーン接地）ト
ランジスターの駆動ノードを前記段の出力ノードから実
質的にデカップリングすることにより効果的に達成さ
れ、前記デカップリングは、高出力インピーダンスの間
及び出力ノードの電圧の慣性スイングが前記段の出力ノ
ードと上方の（ドレーン接地）トランジスターのコント
ロールノード間に接続されたツェナー保護ダイオードの
ターンオンを生じさせるスレッショルド値を上回ったと
きに、コントロールノードを放電する電流発振器Ｉｄが
前記段の出力に接続された負荷から電流を吸収すること
を防止する。
【００１１】前記段の出力ノードに接続されたベースを
有するバイポーラトランジスターを使用することにより
効果的なデカップリングが実現され、上方のドレーン接
地トランジスターの駆動ノードの放電電流発振器から引
かれる電流を効果的に与え、高電圧過駆動サプライノー
ドでそれを吸収する。実際には、負荷から吸収される電
流は、デカップリングトランジスターの電流ゲインによ
り与えられる関係にある放電電流発振器からの電流の一
部であることが分る。従ってデカップリングトランジス
ターは高ゲインのトランジスターにより実現でき、ある
いはその代わりにダーリントン段により実現できる。
【００１２】この過駆動電圧は通常、それも又制限され
た電流吸収能を有する同位相の整流器（チャージポン
プ）を通して又は電圧マルチプライヤーを通してキャパ
シターを充電することにより達成されるため、過駆動電
圧のノードから放電電流発振器により引かれた電流を吸
収することは欠点であると考えられる。そのため、吸収
の間、過駆動トランジスターをオフにし、これにより一
時的に高電圧からの過駆動を必要としないようにするこ
とを考えることができる。本発明の代替態様によると、
この可能な不利な側面さえも、電流を過駆動ノードＶｂ
から吸収することに代えてサプライノードＶＤＤから必
要な電流を吸収する回路を提供することにより、解消で
きる。この代替解決法は過駆動ノードＶｂが多段出力段
を駆動する場合に特に有用である。
【００１３】本発明のこの代替態様によると、バイポー
ラトランジスターに代えて電界効果トランジスターを使
用することによりデカップリングが得られる。これはサ
プライラインＶＤＤから直接電流を吸収することを可能
にし、過駆動ノードＶｂを過負荷にしない。バイポーラ
トランジスターに代えてＦＥＴを使用することにより、
サプライラインＶＤＤに接続された場合に、バイポーラ
トランジスターの飽和の問題を回避できる。更に飽和条
件が予見できる場合に、バイポーラトランジスターの電
流ゲインの大幅な減少（前記段の出力ノードの効果的な
デカップリングを行なう能力の損失を生じさせる）も回
避できる。一般に飽和に関連するこの問題点は、ＦＥＴ
用の飽和は純粋に抵抗タイプのトランジスターの挙動が
続くため、デカップリング用にＦＥＴトランジスターを
使用する場合には存在しない。
【００１４】本発明の異なった特徴及び利点が、本発明
の重要な態様を例示する添付図面を参照しながら引き続
いて行なう説明により更に明らかになるであろう。図１
Ａ及び１Ｂは、パワー段の簡略化したダイアグラムであ
り、特に上述した通り、それぞれ容量性負荷及び誘導負
荷の場合にドレーン接地コンフィギュレーションの上方
のトランジスターの駆動及び過電圧からの保護システム
を示すものである。図２は本発明により修正されたパワ
ー段のダイアグラムである。
【００１５】図３はデカップリング用のダーリントンコ
ンフィギュレーションのトランジスター対を含む本発明
の代替態様を示す。図４は高電圧駆動ノードのローディ
ングを効果的に回避するための本発明の他の代替態様を
示す。図５Ａ及び５Ｂはそれぞれ、図２による本発明の
態様の集積回路構造の平面及び断面図である。
【００１６】図２を参照すると、出力が高インピーダン
ス条件に入ったときに（Ｍ１及びＭ２がオフ）付加的な
バイポーラトランジスターＱ１は、パワー段の出力ノー
ドを発振器Ｉｄからデカップリングする機能を満足す
る。この条件では、出力ノードの電圧が制限値を越える
と（Ｖｏ＞ＶＤＤ＋ＶＤ３）、ツェナーダイオードＤ１
及びＤ２がターンオンし、トランジスターＭ２のゲート
ノードの放電電流発振器から駆動される電流Ｉｄを受け
取る。この電流はデカップリングトランジスターＱ１か
ら供給され、該トランジスターはそれを高電圧ノードＶ
ｂから吸収する。ところで負荷からの電流吸収は（図１
Ｂに関して述べたスキームによる）従って、ＩＩｏ＝Ｉ
ｄ／βQ1で与えられる。
【００１７】この吸収は、十分な電流ゲインを有するデ
カップリングトランジスターＱ１を与えることにより必
要なだけ減少できることは明らかである。その代わりに
図３に示した通り、カスケード接続のトランジスター対
Ｑ１ａ及びＱ１ｂにより形成されたダーリントン段を使
用することができ、この場合の負荷から吸収される電流
は、ＩＩｏ＝Ｉｄ／（βQ1）2 で与えられる。これらの
両態様では（図２及び図３）、ツェナーダイオードＤ２
の（又は後者の場合はＤ２ａ及びＤ２ｂの）存在により
逆バイアスが起こったときに、デカップリングトランジ
スターＱ１の（又はデカップリングトランジスターＱ１
ａ及びＱ１ｂの）ベース−エミッタ接合が保護される。
【００１８】ダーリントン段を使用する図３の態様によ
ると、２個のダイオードＤ２Ａ及びＤ２Ｂは各々が、効
果的にトランジスターＭ２のゲート−ソース接合を保護
するために必要なツェナー電圧の半分に等しいツェナー
電圧を有すべきである。一般にダイオードＤ１Ａ及びＤ
１Ｂは、Ｄ１Ａ及びＤ１Ｂ（又はＤ２Ａ及びＤ２Ｂ）の
ツェナー電圧の合計に等しいツェナー電圧を有する単一
のツェナーダイオードにより二者択一的に置換できる。
上述した通り、それが問題になるような場合に図４に示
した本発明の代替態様を使用することにより、高電圧ノ
ードＶｂからの電流浪費を回避できる。
【００１９】この代替態様によると、出力ノードの高イ
ンピーダンス条件下（Ｍ１及びＭ２はオフ）で出力ノー
ドの電圧がこの場合にＶgsM3＜Ｖｚ＋Ｖｂｅ（出力トラ
ンジスターＭ２を駆動するためのノードの放電電流発振
器から与えられる電流値Ｉｄにおいて）で与えられるス
レッショルド値を越える場合に、ＦＥＴトランジスター
Ｍ３が前記段の出力ノードを発振器Ｉｄからデカップリ
ングするために使用される。この条件はトランジスター
Ｍ３のチャンネルサイズを適宜選択することにより容易
に確立できる。ダイオードＤ４は、デカップリングトラ
ンジスターＭ３と直列に追加され、固有ダイオードＤ５
（これはデカップリングトランジスターＭ３の構造に固
有である）がターンオンすることを防止し、一方これが
高電圧ラインＶｂをサプライ電圧ラインＶＤＤに短絡さ
せるため、トランジスターＭ２がターンオンする。
【００２０】この代替解決法は高電圧ラインＶｂをオー
バーロードすることを回避し、トランジスターＩｄから
引かれる電流をサプライノードＶＤＤから直接吸収する
ことを可能にする。集積回路では、バイポーラデカップ
リングトランジスターＱ１のＶebO （コレクタがオーブ
ンとなったエミッタ−ベース接合のブレーグダウン電
圧）未満のブレーグダウン電圧Ｖｚを有するツェナーダ
イオードが利用可能なときに本発明は特に有用である。
更にこのようなツェナーダイオードが利用できない全て
の状況下で図３及び４に関連して述べた代替解決法が、
（図３の解決法の場合）条件Ｖｚ＜ＶebO が常に満足さ
れるため、起こり得る実施の困難性を解決する。図４の
解決法の場合、明らかに逆バイアス接合の保護の必要は
ない。この場合、ＭＯＳトランジスターＭ３を好適なデ
ィメンジョンとしてＶｚ＜ＶgsD3の関係を保持し不適切
なターンオンを回避することにより、配置の機能性は確
保される。
【００２１】本発明を例示する実施のサンプルは、10か
ら18ボルトの範囲の特定されたサプライ電圧ＶＤＤで使
用され、幅／長さのディメンジョン（ミクロン）が2000
0/4と40000/4 の間の比を有する２個のＮ−チャンネル
ＬＤＭＯＳトランジスターを含んで成るハーフブリッジ
パワー段である。この例では、ドレーン接地コンフィギ
ュレーションとして接続された上方のトランジスター
は、約25ボルトの高電圧Ｖｂで過駆動される。このよう
な出力段では、上方のトランジスターの駆動ノードを放
電するための発振器は、約１ｍＡの放電電流Ｉｄを供給
するような形態を有する。本発明によると、ＮＰＮデカ
ップリングトランジスターＱ１（図２）及びダーリント
ン対を形成するカスケード型の２個のＮＰＮトランジス
ター（図３）は比較的小さいサイズを有し、プロセスの
最小ディメンジョンと実質的に等価である。もしデカッ
プリングＦＥＴ（Ｍ３）が装着され、かつ高電圧ノード
（図４）に負荷を印加しないとしてもなお、前記トラン
ジスターは比較的小さいディメンジョンを有している。
上述した特性を有する出力段の場合、デカップリングＦ
ＥＴは例えば20/4から50/4ミクロンまでの間のディメン
ジョンを有する。
【００２２】本発明による回路は極度に簡略化されかつ
エリア要求に関して非常に経済的であることが判る。図
２に示した集積回路で行なわれる解決法の場合、ＮＰＮ
デカップリングトランジスター用及びツェナー保護ダイ
オードＤ２用の能率的な集積構造が図５Ａ及び５Ｂに概
略的に例示されている。該集積構造はタイプＮＰＮのバ
イポーラトランジスターのそれと実質的に同じであり、
ベース−エミッタ接合は深いＰ+ インプラントの使用に
より保護され、前記インプラントはエミッタのＮ+ ゾー
ンとともに「埋設ツェナー」として知られるツェナー構
造の形成を可能にする。
【００２３】ＮＰＮトランジスターのコレクタターミナ
ルはエピタキシャル層Ｎepi により表される。例えばＰ
−ポディ領域は１平方当たり1000オームの抵抗を有し、
Ｐ+領域は１平方当たり100 オームのシース抵抗を有
し、Ｎ+ 領域は１平方当たり40オームの抵抗を有し、そ
してエピタキシャル層Ｎepi は１平方当たり2100オーム
のシース抵抗を有する。一般にこのタイプの複合構造
は、素子（Ｑ１及びＤ２）の活性エリアの反転、回転及
び移行等の種々の手段で修正できる。本発明により得ら
れる他の利点は、ドレーン接地トランジスターＭ２の駆
動回路の形成を非常に簡単にできることである。特に放
電電流発振器Ｉｄは増加したピーク値を有するように設
計でき、これにより本発明の配置により得られるデカッ
プリングに起因する出力ノードから吸収される電流を望
ましくないほど増加させることなく、トランジスターＭ
２の迅速なターンオフを確保できる。
【図面の簡単な説明】
【図１】図１Ａ及び１Ｂは、パワー段の簡略化したダイ
アグラムである。
【図２】本発明により修正されたパワー段のダイアグラ
ムである。
【図３】デカップリング用のダーリントンコンフィギュ
レーションのトランジスター対を含む本発明の代替態様
を示す。
【図４】高電圧駆動ノードのローディングを効果的に回
避するための本発明の他の代替態様を示す。
【図５】図５Ａ及び５Ｂはそれぞれ、図２による本発明
の態様の集積回路構造の平面及び断面図である。
【符号の説明】
Ｍ１、Ｍ２・・・電界効果トランジスター Ｑ１・・・
バイポーラトランジスター Ｄ１、Ｄ２・・・ツェナー
ダイオード Ｉｄ・・・電流発振器 Ｖｄ・・・高電圧
サプライノード
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０３Ｋ 17/08 Ｃ 9184−5Ｊ 17/615 Ｈ０１Ｌ 29/78 ３０１ Ｋ 9184−5Ｊ Ｈ０３Ｋ 17/60 Ｂ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ソース接地コンフィギュレーションの第
    １の電界効果トランジスター、ドレーン接地コンフィギ
    ュレーションの第２の電界効果トランジスター及び該第
    ２の電界効果トランジスターのソース及びゲート間に接
    続されてそのゲート−ソース電圧を制限する少なくとも
    １対の逆並列のツェナー制限ダイオードを含んで成り、
    該第１及び第２の電界効果トランジスターがパワー段の
    出力ノードに接続されかつそれらのそれぞれのゲートタ
    ーミナルにカップリングされた第１及び第２のコントロ
    ール回路により交互に導電状態に駆動され、ドレーン接
    地コンフィギュレーションで接続された前記第２の電界
    効果トランジスターがそのドレーンの共通電圧より高い
    駆動電圧で駆動されるパワー段において、 更に前記第１及び第２の電界効果トランジスターがター
    ンオフしかつ前記逆並列ツェナー制限ダイオード対がタ
    ーンオンしたときに、前記パワー段の前記出力ノードに
    接続された負荷から引かれる電流を制限する回路を含ん
    で成ることを特徴とするパワー段。
  2. 【請求項２】 負荷から引かれる電流を制限する前記回
    路に、パワー段の前記出力ノードによりコントロールさ
    れ、かつ前記第２の電界効果トランジスターの前記ゲー
    トターミナルから引かれかつ前記第２のトランジスター
    をターンオフする電流発振器により吸収される電流を供
    給するように形成されかつ接続された第３のトランジス
    ターが設置されている請求項１に記載のパワー段。
  3. 【請求項３】 前記第３のトランジスターが、パワー段
    の前記出力ノードに接続されたベース、前記ツェナー制
    限ダイオード対の中間接続ノードに接続されたエミッ
    タ、及び前記高駆動ポテンシャルに接続されたコレクタ
    を有するバイポーラＮＰＮトランジスターである請求項
    ２に記載のパワー段。
  4. 【請求項４】 負荷から引かれる電流を制限する前記回
    路に、前記高駆動電圧に共通接続されたそれぞれのコレ
    クタを有するダーリントンコンフィギュレーションで接
    続された第１及び第２のＮＰＮバイポーラトランジスタ
    ーが設置され、かつ前記第１のＮＰＮトランジスターが
    パワー段の前記出力ノードによりコントロールされ、更
    にパワー段の前記出力ノードに接続された前記逆並列ツ
    ェナー制限ダイオード対の少なくとも一方が、各々が前
    記第１の電界効果トランジスターのゲート−ソース接合
    用に必要な保護電圧の半分に等しいツェナー電圧を有し
    かつそれぞれ前記第１及び第２のＮＰＮバイポーラトラ
    ンジスターのエミッタ及びベース間に接続された相互に
    直列接続された第１及び第２のツェナーダイオードによ
    り置換されている請求項１に記載のパワー段。
  5. 【請求項５】 前記第３のトランジスターが、前記第２
    の電界効果トランジスターの前記ゲートターミナルに接
    続されたソース、及び直接バイアスされたダイオードを
    通して前記第２の電界効果トランジスターのドレーンの
    前記共通ポテンシャルに接続されているドレーンを有す
    る電界効果トランジスターである請求項２に記載のパワ
    ー段。
  6. 【請求項６】 前記第３のバイポーラＮＰＮトランジス
    ター及びパワー段の前記出力ノードに接続された前記逆
    並列ツェナー制限ダイオード対の一方が、前記ツェナー
    ダイオードが、前記第３のバイポーラＮＰＮトランジス
    ターのコレクタ領域を構成するエピタキシャル層のエミ
    ッタ拡散部及びベース拡散部を含むポディ領域内に埋設
    ツェナーとして実現されているハイブリッド集積構造と
    して形成されている請求項３に記載の集積パワー段。
JP7097975A 1994-03-29 1995-03-29 高インピーダンスフェーズ間に電流吸収が制限されるパワー出力段 Pending JPH07273627A (ja)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2751489B1 (fr) * 1996-07-16 1998-10-16 Sgs Thomson Microelectronics Microdisjoncteur statique autoblocable
JP3443591B2 (ja) * 1996-09-24 2003-09-02 ローム株式会社 コイル負荷駆動回路
US6163120A (en) * 1996-12-17 2000-12-19 Stmicroelectronics, Inc. Simple back emf reconstruction in pulse width modulation (PWM) mode
US5909135A (en) * 1996-12-19 1999-06-01 Texas Instruments Incorporated High-side MOSFET gate protection shunt circuit
FR2762727B1 (fr) * 1997-04-24 1999-07-16 Sgs Thomson Microelectronics Circuit integre avec etage de sortie haute tension
EP0887932A1 (en) * 1997-06-24 1998-12-30 STMicroelectronics S.r.l. Control of the body voltage of a high voltage LDMOS
US6570435B1 (en) * 1999-11-18 2003-05-27 Texas Instruments Incorporated Integrated circuit with current limited charge pump and method
KR100354907B1 (ko) * 2000-04-26 2002-09-30 페어차일드코리아반도체 주식회사 구동신호 입력단자 분리형 스위칭 소자와 그 구동회로
WO2003019780A1 (en) * 2001-08-28 2003-03-06 Koninklijke Philips Electronics N.V. Half-bridge circuit
EP1443649B1 (en) * 2003-01-31 2008-08-13 STMicroelectronics S.r.l. Emitter switching configuration and corresponding integrated structure
TWI220332B (en) * 2003-06-26 2004-08-11 Delta Electronics Inc Driving circuit for switches of direct current fan motor
CN100367659C (zh) * 2003-07-04 2008-02-06 台达电子工业股份有限公司 直流风扇马达的开关驱动电路
GB2404507B (en) * 2003-07-31 2006-06-21 Zetex Plc A high side switching circuit
US7551007B2 (en) * 2005-02-11 2009-06-23 Fairchild Semiconductor Corporation Partial switch gate driver
US7863877B2 (en) * 2006-12-11 2011-01-04 International Rectifier Corporation Monolithically integrated III-nitride power converter
US20120293894A1 (en) * 2011-05-20 2012-11-22 Ningbo Chima Winch Co., Ltd. Supervision and protection for an electric capstan
US8742803B2 (en) * 2012-09-26 2014-06-03 Broadcom Corporation Output driver using low voltage transistors
US11447108B1 (en) * 2017-10-30 2022-09-20 Creed Monarch, Inc. Braking control system and method to sysnchronize the operation of the braking of a towed vehicle

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2234642A (en) * 1989-07-19 1991-02-06 Philips Nv Protection for a switched bridge circuit
US5204562A (en) * 1991-11-29 1993-04-20 Motorola, Inc. Turn off delay reduction circuit and method
EP0559996B1 (en) * 1992-03-12 1997-09-10 STMicroelectronics S.r.l. Drive circuit, particularly for power MOS half-bridges

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