JPH07273328A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07273328A JPH07273328A JP6063496A JP6349694A JPH07273328A JP H07273328 A JPH07273328 A JP H07273328A JP 6063496 A JP6063496 A JP 6063496A JP 6349694 A JP6349694 A JP 6349694A JP H07273328 A JPH07273328 A JP H07273328A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【目的】 ポリシリコンダイオードを形成するに際し、
ゲート前工程に制約されず、且つ製造工程が短縮できて
製品の低コスト化を図れ、レイアウト上の制約を低減す
ることが可能な半導体装置を提供することである。 【構成】 半導体基板上に絶縁膜を介して環状に形成さ
れ、高濃度第１導電型不純物拡散領域及び低濃度第２導
電型不純物拡散領域の少なくとも２種類の環状の不純物
拡散領域からなる横型のポリシリコンダイオードと、該
ポリシリコンダイオードの外周端及び内周端と分離して
前記半導体基板内に形成され、金属配線を介して電気的
に接続される第１の基板内不純物拡散領域とを備えた半
導体装置において、前記ポリシリコンダイオードの内周
端及び外周端から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型の
第２の基板内不純物拡散領域を形成したものである。
ゲート前工程に制約されず、且つ製造工程が短縮できて
製品の低コスト化を図れ、レイアウト上の制約を低減す
ることが可能な半導体装置を提供することである。 【構成】 半導体基板上に絶縁膜を介して環状に形成さ
れ、高濃度第１導電型不純物拡散領域及び低濃度第２導
電型不純物拡散領域の少なくとも２種類の環状の不純物
拡散領域からなる横型のポリシリコンダイオードと、該
ポリシリコンダイオードの外周端及び内周端と分離して
前記半導体基板内に形成され、金属配線を介して電気的
に接続される第１の基板内不純物拡散領域とを備えた半
導体装置において、前記ポリシリコンダイオードの内周
端及び外周端から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型の
第２の基板内不純物拡散領域を形成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、縦型絶縁ゲートトラン
ジスタ等のゲート保護ダイオードとしてポリシリコンダ
イオードを用いる半導体装置およびその製造方法に関す
る。
ジスタ等のゲート保護ダイオードとしてポリシリコンダ
イオードを用いる半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、例えば縦型絶縁ゲートトランジス
タにおいては、異常電圧に対するゲート酸化膜保護の目
的からゲート保護ダイオードを備えることが重要となっ
てきている。
タにおいては、異常電圧に対するゲート酸化膜保護の目
的からゲート保護ダイオードを備えることが重要となっ
てきている。
【０００３】従来、この種の縦型絶縁ゲートトランジス
タに、ゲート保護ダイオードを形成するには、トランジ
スタ構造と分離して構成する必要があり、そして、縦型
絶縁ゲートトランジスタでは、ゲート電極としてポリシ
リコンを使用するため、シリコン酸化膜などの絶縁膜上
のポリシリコンを加工して、ゲート保護ダイオードを形
成し、表面電極の金属で配線するのが一般的である。
タに、ゲート保護ダイオードを形成するには、トランジ
スタ構造と分離して構成する必要があり、そして、縦型
絶縁ゲートトランジスタでは、ゲート電極としてポリシ
リコンを使用するため、シリコン酸化膜などの絶縁膜上
のポリシリコンを加工して、ゲート保護ダイオードを形
成し、表面電極の金属で配線するのが一般的である。
【０００４】こうしたゲート保護ダイオードは、絶縁膜
上に形成されたダイオードを用いるため、完全な素子分
離が得られること、ゲートボンディングパッド領域内に
形成することができ、専用の領域を必要としないといっ
た利点がある。以下、この種のゲート保護ダイオードを
有する半導体装置の構成等について説明する。
上に形成されたダイオードを用いるため、完全な素子分
離が得られること、ゲートボンディングパッド領域内に
形成することができ、専用の領域を必要としないといっ
た利点がある。以下、この種のゲート保護ダイオードを
有する半導体装置の構成等について説明する。
【０００５】図８は、従来の縦型絶縁ゲートトランジス
タに形成された１段のポリシリコンダイオードの構成を
示す図であり、同図（ａ）はポリシリコンダイオードの
平面図、及び同図（ｂ）はそのＡ−Ａ´断面図である。
タに形成された１段のポリシリコンダイオードの構成を
示す図であり、同図（ａ）はポリシリコンダイオードの
平面図、及び同図（ｂ）はそのＡ−Ａ´断面図である。
【０００６】同図（ａ）に示すように、チップ内のゲー
トボンディングパッド１０１の領域に環状のポリシリコ
ンダイオード１１８が形成されている。このポリシリコ
ンダイオード１１８をゲート保護ダイオードとする縦型
絶縁ゲートトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）
を有する半導体装置は、同図（ｂ）に示すように、Ｎ型
半導体基板１１１の内部にＰ型拡散領域１１２が形成さ
れ、さらにこれとは分離してチャネル部ベース領域であ
るＰ型拡散領域１１３が形成されている。
トボンディングパッド１０１の領域に環状のポリシリコ
ンダイオード１１８が形成されている。このポリシリコ
ンダイオード１１８をゲート保護ダイオードとする縦型
絶縁ゲートトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）
を有する半導体装置は、同図（ｂ）に示すように、Ｎ型
半導体基板１１１の内部にＰ型拡散領域１１２が形成さ
れ、さらにこれとは分離してチャネル部ベース領域であ
るＰ型拡散領域１１３が形成されている。
【０００７】また、Ｐ型拡散領域１１２，１１３内の基
板主面側には、Ｐ+ 拡散領域１１４，１１５がそれぞれ
形成され、加えてＰ型拡散領域１１５内の基板主面側に
Ｎ+型拡散領域１１６が形成されている。そして、Ｐ型
拡散領域１１２上には、絶縁膜１１７を介して環状の横
型ポリシリコンダイオード１１８が形成されている。
板主面側には、Ｐ+ 拡散領域１１４，１１５がそれぞれ
形成され、加えてＰ型拡散領域１１５内の基板主面側に
Ｎ+型拡散領域１１６が形成されている。そして、Ｐ型
拡散領域１１２上には、絶縁膜１１７を介して環状の横
型ポリシリコンダイオード１１８が形成されている。
【０００８】ポリシリコンダイオード１１８は、図９に
示すように、その外周端から内周端へ亘って環状のＮ+
型拡散領域１１８ａ、Ｐ型拡散領域１１８ｂ及びＮ+ 型
拡散領域１１８ｃが順次形成されている。なお、図９に
示すポリシリコンダイオード１１８は、図８のポリシリ
コンダイオード１１８の領域１０１ａに対応した平面図
である。
示すように、その外周端から内周端へ亘って環状のＮ+
型拡散領域１１８ａ、Ｐ型拡散領域１１８ｂ及びＮ+ 型
拡散領域１１８ｃが順次形成されている。なお、図９に
示すポリシリコンダイオード１１８は、図８のポリシリ
コンダイオード１１８の領域１０１ａに対応した平面図
である。
【０００９】さらに、Ｐ型拡散領域１１２と１１３の間
の基板１１１上には、ゲート絶縁膜１１９を介してポリ
シリコンゲート電極１２０が形成されている。そして、
ポリシリコンゲート電極１２０及びポリシリコンダイオ
ード１１８は、絶縁層１２１により被覆され、その絶縁
層１１２上には、ソースＡｌ配線１２２及びゲートＡｌ
配線１２３が形成されている。
の基板１１１上には、ゲート絶縁膜１１９を介してポリ
シリコンゲート電極１２０が形成されている。そして、
ポリシリコンゲート電極１２０及びポリシリコンダイオ
ード１１８は、絶縁層１２１により被覆され、その絶縁
層１１２上には、ソースＡｌ配線１２２及びゲートＡｌ
配線１２３が形成されている。
【００１０】ソースＡｌ配線１２２は、コンタクトホー
ルを介してＰ+ 拡散領域１１４とＰ+ 拡散領域１１５及
びＮ+ 型拡散領域１１６とに接続されると共に、ポリシ
リコンダイオード１１８の外周部のＮ+ 型拡散領域１１
８ａに接続されている。
ルを介してＰ+ 拡散領域１１４とＰ+ 拡散領域１１５及
びＮ+ 型拡散領域１１６とに接続されると共に、ポリシ
リコンダイオード１１８の外周部のＮ+ 型拡散領域１１
８ａに接続されている。
【００１１】また、ゲートＡｌ配線１２３は、ポリシリ
コンダイオード１１８の内周部Ｎ+型拡散領域１１８ｃ
に接続されている。さらに図示はしないが、ゲートＡｌ
配線１２２の一部領域がポリシリコンゲート電極１２０
に接続され、その延長部がゲートボンディングパット１
０１に接続されている。
コンダイオード１１８の内周部Ｎ+型拡散領域１１８ｃ
に接続されている。さらに図示はしないが、ゲートＡｌ
配線１２２の一部領域がポリシリコンゲート電極１２０
に接続され、その延長部がゲートボンディングパット１
０１に接続されている。
【００１２】このように、裏面にドレイン、表面にゲー
ト及びソースを持つ縦型ＭＯＳＦＥＴのゲート・ソース
間に、ポリシリコンダイオード１１８が接続された構成
となっている。
ト及びソースを持つ縦型ＭＯＳＦＥＴのゲート・ソース
間に、ポリシリコンダイオード１１８が接続された構成
となっている。
【００１３】上記構成のポリシリコンダイオード１１８
によれば、ゲートボンディングパッド１０１に異常電圧
が印加した場合に対しては、ゲートの破壊電圧よりも十
分低い電圧で電流を流してこれをクランプし、異常電圧
からＦＥＴのゲート酸化膜１１９を保護する。
によれば、ゲートボンディングパッド１０１に異常電圧
が印加した場合に対しては、ゲートの破壊電圧よりも十
分低い電圧で電流を流してこれをクランプし、異常電圧
からＦＥＴのゲート酸化膜１１９を保護する。
【００１４】次に、図８（ｂ）に示す半導体装置の製造
方法を図１０〜図１２を用いて説明する。
方法を図１０〜図１２を用いて説明する。
【００１５】まず、基板１１１の表面上に酸化膜１１ａ
を形成した後（図１０（ａ））、その酸化膜１１１ａを
Ｐ型拡散領域１１２用にパターン化し、これをマスクと
して基板１１１へＰ型拡散を行い、Ｐ型拡散領域１１２
を形成する（図１０（ｂ））。
を形成した後（図１０（ａ））、その酸化膜１１１ａを
Ｐ型拡散領域１１２用にパターン化し、これをマスクと
して基板１１１へＰ型拡散を行い、Ｐ型拡散領域１１２
を形成する（図１０（ｂ））。
【００１６】さらに、Ｐ型拡散領域１１２の表面上に酸
化膜１１７を形成し（図１０（ｃ））、この酸化膜１１
７を残してゲート酸化用領域に形成されている酸化膜１
１１ａをエッチング除去する（図１０（ｄ））。
化膜１１７を形成し（図１０（ｃ））、この酸化膜１１
７を残してゲート酸化用領域に形成されている酸化膜１
１１ａをエッチング除去する（図１０（ｄ））。
【００１７】その後、この状態のウエーハ上にゲート酸
化膜１１９を介してポリシリコン層１１８Ａを積層し
（図１１の（ｅ））、このポリシリコン層１１８Ａをパ
ターン化して、酸化膜１１７上に環状のポリシリコンダ
イオード用のポリシリコン層１１８を、またゲート酸化
膜１１９上にポリシリコンゲート電極１２０を形成する
（図１１の（ｆ））。
化膜１１９を介してポリシリコン層１１８Ａを積層し
（図１１の（ｅ））、このポリシリコン層１１８Ａをパ
ターン化して、酸化膜１１７上に環状のポリシリコンダ
イオード用のポリシリコン層１１８を、またゲート酸化
膜１１９上にポリシリコンゲート電極１２０を形成する
（図１１の（ｆ））。
【００１８】さらに、これらのポリシリコン層をマスク
としてＰ型拡散を行い、基板１内部にソース用Ｐ型拡散
領域１１３を形成すると共に、ポリシリコン層１１８を
Ｐ型拡散化する（図１１の（ｆ））。
としてＰ型拡散を行い、基板１内部にソース用Ｐ型拡散
領域１１３を形成すると共に、ポリシリコン層１１８を
Ｐ型拡散化する（図１１の（ｆ））。
【００１９】続いて、Ｐ型拡散領域１１２，１１３の内
部にそれぞれＰ+ 拡散を行ってＰ+拡散領域１１４，１
１５を形成する（図１１の（ｇ））。さらに、フォトレ
ジストをマスクして、Ｎ+ 拡散を行い、Ｐ+ 拡散領域１
１５の内部にＮ+ 型拡散領域１１６を、またポリシリコ
ン層１１８内にＮ+ 型拡散領域１１８ａ，１１８ｃをそ
れぞれ形成する（図１２の（ｈ））。これによって、ポ
リシリコン層１１８は、Ｎ+ 型拡散領域１１８ａ、Ｐ型
拡散領域１１８ｂ及びＮ+ 型拡散領域１１８ｃを有する
ポリシリコンダイオード１１８として形成される。
部にそれぞれＰ+ 拡散を行ってＰ+拡散領域１１４，１
１５を形成する（図１１の（ｇ））。さらに、フォトレ
ジストをマスクして、Ｎ+ 拡散を行い、Ｐ+ 拡散領域１
１５の内部にＮ+ 型拡散領域１１６を、またポリシリコ
ン層１１８内にＮ+ 型拡散領域１１８ａ，１１８ｃをそ
れぞれ形成する（図１２の（ｈ））。これによって、ポ
リシリコン層１１８は、Ｎ+ 型拡散領域１１８ａ、Ｐ型
拡散領域１１８ｂ及びＮ+ 型拡散領域１１８ｃを有する
ポリシリコンダイオード１１８として形成される。
【００２０】その後、この状態のウェーハに対して絶縁
層１２２を堆積し、ソースＡｌ配線１３及びゲートＡｌ
配線１４を図１１の（ｉ）のように形成すれば、図８
（ｂ）に示す半導体装置が得られる。
層１２２を堆積し、ソースＡｌ配線１３及びゲートＡｌ
配線１４を図１１の（ｉ）のように形成すれば、図８
（ｂ）に示す半導体装置が得られる。
【００２１】図１３は、従来の２段双方向型のポリシリ
コンダイオードの構成例を示す断面図であり、図８
（ｂ）と共通の要素には同一の符号が付されている。
コンダイオードの構成例を示す断面図であり、図８
（ｂ）と共通の要素には同一の符号が付されている。
【００２２】この半導体装置の２段双方向型のポリシリ
コンダイオード１４１は、図１４に示すように外周部か
ら内周部に亘り、Ｎ+ 型拡散領域１４１ａ、Ｐ型拡散領
域１４１ｂ、Ｎ+ 型拡散領域１４１ｃ、Ｐ型拡散領域１
４１ｄ、及びＮ+ 型拡散領域１４１ｅ順次形成されてい
る。この２段双方向型のポリシリコンダイオードの等化
回路を図１５に示す。
コンダイオード１４１は、図１４に示すように外周部か
ら内周部に亘り、Ｎ+ 型拡散領域１４１ａ、Ｐ型拡散領
域１４１ｂ、Ｎ+ 型拡散領域１４１ｃ、Ｐ型拡散領域１
４１ｄ、及びＮ+ 型拡散領域１４１ｅ順次形成されてい
る。この２段双方向型のポリシリコンダイオードの等化
回路を図１５に示す。
【００２３】図１６は、従来の２段双方向型のポリシリ
コンダイオードの他の構成例を示す断面図であり、この
半導体装置は、ポリシリコンダイオード１４１直下にお
ける基板１１１内のＰ型拡散領域１１２を設けないタイ
プである。
コンダイオードの他の構成例を示す断面図であり、この
半導体装置は、ポリシリコンダイオード１４１直下にお
ける基板１１１内のＰ型拡散領域１１２を設けないタイ
プである。
【００２４】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体装置では、ポリシリコンダイオード直下の酸
化膜１１７やＰ型拡散領域１１２など、ポリシリコンダ
イオード以外の構成要因によって、素子プロセス自体に
制約をもたらしているという問題があった。
成の半導体装置では、ポリシリコンダイオード直下の酸
化膜１１７やＰ型拡散領域１１２など、ポリシリコンダ
イオード以外の構成要因によって、素子プロセス自体に
制約をもたらしているという問題があった。
【００２５】より具体的に説明すると、図８（ｂ）及び
図１３に示すポリシリコンダイオードは、その直下に形
成されたＰ型拡散領域１２２がソースＡｌ配線１２２へ
接続されている。このため、ドレイン・ソース間に電圧
が印加されても、空乏層がＰ型拡散領域１１２底部全面
を覆い、絶縁層として機能し、ポリシリコンダイオード
直下の酸化膜１１７及びポリシリコンダイオード自体に
何の悪影響もない。
図１３に示すポリシリコンダイオードは、その直下に形
成されたＰ型拡散領域１２２がソースＡｌ配線１２２へ
接続されている。このため、ドレイン・ソース間に電圧
が印加されても、空乏層がＰ型拡散領域１１２底部全面
を覆い、絶縁層として機能し、ポリシリコンダイオード
直下の酸化膜１１７及びポリシリコンダイオード自体に
何の悪影響もない。
【００２６】しかし、図１６に示すように、ポリシリコ
ンダイオード１４１直下にＰ型拡散領域１１２が存在し
ないタイプでは、ポリシリコンダイオード直下の絶縁膜
１１７をドレイン・ソース間の電圧に耐え得る厚さに設
定する必要がある。これをゲート酸化膜１１９で代用す
ることはできない。
ンダイオード１４１直下にＰ型拡散領域１１２が存在し
ないタイプでは、ポリシリコンダイオード直下の絶縁膜
１１７をドレイン・ソース間の電圧に耐え得る厚さに設
定する必要がある。これをゲート酸化膜１１９で代用す
ることはできない。
【００２７】ポリシリコンゲート電極とポリシリコンダ
イオードは、ゲート酸化直後に堆積したポリシリコン層
を加工形成するものである。ポリシリコン自体には薄い
ゲート酸化膜を保護する役割もあり、ゲート酸化とポリ
シリコン堆積の両工程を合わせてゲート工程ととらえる
ことができる。
イオードは、ゲート酸化直後に堆積したポリシリコン層
を加工形成するものである。ポリシリコン自体には薄い
ゲート酸化膜を保護する役割もあり、ゲート酸化とポリ
シリコン堆積の両工程を合わせてゲート工程ととらえる
ことができる。
【００２８】従って、従来のポリシリコンダイオードの
構造では、ゲート工程前にゲート酸化膜１１９より厚い
酸化膜１１７の形成なり、Ｐ型拡散領域１１２の形成な
りの工程が最低限必要となる。このことは、ゲート工程
以前のプロセスが限定され、プロセス簡略化の妨げとな
る。
構造では、ゲート工程前にゲート酸化膜１１９より厚い
酸化膜１１７の形成なり、Ｐ型拡散領域１１２の形成な
りの工程が最低限必要となる。このことは、ゲート工程
以前のプロセスが限定され、プロセス簡略化の妨げとな
る。
【００２９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ポリシリコン
ダイオードを形成するに際し、ゲート前工程に制約され
ない新しい構造の半導体装置を提供することである。ま
たその他の目的は、製造工程が短縮されて製品の低コス
ト化を図ることが可能な半導体装置を提供することであ
る。また、その他の目的は、レイアウト上の制約を低減
することが可能な半導体装置を提供することである。
するためになされたもので、その目的は、ポリシリコン
ダイオードを形成するに際し、ゲート前工程に制約され
ない新しい構造の半導体装置を提供することである。ま
たその他の目的は、製造工程が短縮されて製品の低コス
ト化を図ることが可能な半導体装置を提供することであ
る。また、その他の目的は、レイアウト上の制約を低減
することが可能な半導体装置を提供することである。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、半導体基板上に絶縁膜を介し
て環状に形成され、高濃度第１導電型不純物拡散領域及
び低濃度第２導電型不純物拡散領域の少なくとも２種類
の環状の不純物拡散領域からなる横型のポリシリコンダ
イオードと、該ポリシリコンダイオードの外周端及び内
周端と分離して前記半導体基板内に形成され、金属配線
を介して電気的に接続される第１の基板内不純物拡散領
域とを備えた半導体装置において、前記ポリシリコンダ
イオードの内周端及び外周端から前記半導体基板への不
純物拡散により、該半導体基板の内部に該半導体基板と
は逆導電型の第２の基板内不純物拡散領域を形成したこ
とにある。
に、第１の発明の特徴は、半導体基板上に絶縁膜を介し
て環状に形成され、高濃度第１導電型不純物拡散領域及
び低濃度第２導電型不純物拡散領域の少なくとも２種類
の環状の不純物拡散領域からなる横型のポリシリコンダ
イオードと、該ポリシリコンダイオードの外周端及び内
周端と分離して前記半導体基板内に形成され、金属配線
を介して電気的に接続される第１の基板内不純物拡散領
域とを備えた半導体装置において、前記ポリシリコンダ
イオードの内周端及び外周端から前記半導体基板への不
純物拡散により、該半導体基板の内部に該半導体基板と
は逆導電型の第２の基板内不純物拡散領域を形成したこ
とにある。
【００３１】上記目的を達成するために、第２の発明の
特徴は、半導体基板上に絶縁膜を介して環状に形成さ
れ、高濃度第１導電型不純物拡散領域及び低濃度第２導
電型不純物拡散領域の少なくとも２種類の環状の不純物
拡散領域からなる横型のポリシリコンダイオードと、該
ポリシリコンダイオードの外周端及び内周端と分離して
前記半導体基板内に形成され、金属配線を介して電気的
に接続される第１の基板内不純物拡散領域とを備えた半
導体装置において、前記ポリシリコンダイオードの内周
端及び外周端から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型で
形成された第２の基板内不純物拡散領域と、前記高濃度
第１導電型不純物拡散領域に設けられた複数の開孔部
と、前記各開孔部から前記半導体基板への不純物拡散に
より、該半導体基板の内部に該半導体基板とは逆導電型
で形成された第３の基板内不純物拡散領域とを備え、前
記第３の基板内不純物拡散領域は、前記第１の基板内不
純物拡散領域と共に表面金属配線を介して電気的に接続
したことにある。
特徴は、半導体基板上に絶縁膜を介して環状に形成さ
れ、高濃度第１導電型不純物拡散領域及び低濃度第２導
電型不純物拡散領域の少なくとも２種類の環状の不純物
拡散領域からなる横型のポリシリコンダイオードと、該
ポリシリコンダイオードの外周端及び内周端と分離して
前記半導体基板内に形成され、金属配線を介して電気的
に接続される第１の基板内不純物拡散領域とを備えた半
導体装置において、前記ポリシリコンダイオードの内周
端及び外周端から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型で
形成された第２の基板内不純物拡散領域と、前記高濃度
第１導電型不純物拡散領域に設けられた複数の開孔部
と、前記各開孔部から前記半導体基板への不純物拡散に
より、該半導体基板の内部に該半導体基板とは逆導電型
で形成された第３の基板内不純物拡散領域とを備え、前
記第３の基板内不純物拡散領域は、前記第１の基板内不
純物拡散領域と共に表面金属配線を介して電気的に接続
したことにある。
【００３２】上述の第１又は第２の発明において、前記
ポリシリコンダイオードにおける外周端部及び内周端部
の前記不純物拡散領域は、所定間隔の切欠き構造を有し
ているものとすることが望ましい。
ポリシリコンダイオードにおける外周端部及び内周端部
の前記不純物拡散領域は、所定間隔の切欠き構造を有し
ているものとすることが望ましい。
【００３３】
【作用】上述の如き構成によれば、第１の発明は、ポリ
シリコンダイオードの内周端及び外周端から半導体基板
への不純物拡散により、該半導体基板の内部に第２の基
板内不純物拡散領域を形成したので、ポリシリコンダイ
オードの下地の絶縁膜を例えばゲート酸化膜で代用する
ことができるようになる。これにより、従来のようにゲ
ート工程前に、前記絶縁膜を厚く形成したり、ポリシリ
コンダイオード直下の半導体基板に不純物拡散領域を形
成したりする必要がなくなる。
シリコンダイオードの内周端及び外周端から半導体基板
への不純物拡散により、該半導体基板の内部に第２の基
板内不純物拡散領域を形成したので、ポリシリコンダイ
オードの下地の絶縁膜を例えばゲート酸化膜で代用する
ことができるようになる。これにより、従来のようにゲ
ート工程前に、前記絶縁膜を厚く形成したり、ポリシリ
コンダイオード直下の半導体基板に不純物拡散領域を形
成したりする必要がなくなる。
【００３４】また、第２の発明では、第１の発明に加え
て、各開孔部から半導体基板への不純物拡散により、該
半導体基板の内部に第３の基板内不純物拡散領域を形成
し、これを第１の基板内不純物拡散領域と共に表面金属
配線を介して電気的に接続したので、例えばポリシリコ
ンダイオードを多段構成としたような場合であっても、
金属配線と半導体基板との間の電圧印加時に、少なくと
も第１及び第３の基板内不純物拡散領域により半導体基
板の空乏化が始まり、半導体基板の内部にポリシリコン
ダイオード直下の絶縁膜を覆うように厚い空乏層が切れ
目なく連続して生成される。
て、各開孔部から半導体基板への不純物拡散により、該
半導体基板の内部に第３の基板内不純物拡散領域を形成
し、これを第１の基板内不純物拡散領域と共に表面金属
配線を介して電気的に接続したので、例えばポリシリコ
ンダイオードを多段構成としたような場合であっても、
金属配線と半導体基板との間の電圧印加時に、少なくと
も第１及び第３の基板内不純物拡散領域により半導体基
板の空乏化が始まり、半導体基板の内部にポリシリコン
ダイオード直下の絶縁膜を覆うように厚い空乏層が切れ
目なく連続して生成される。
【００３５】また、前記ポリシリコンダイオードにおけ
る外周端部及び内周端部の前記不純物拡散領域を所定間
隔の切欠き構造とすることにより、より一層厚い連続的
な空乏層の生成が可能となる。
る外周端部及び内周端部の前記不純物拡散領域を所定間
隔の切欠き構造とすることにより、より一層厚い連続的
な空乏層の生成が可能となる。
【００３６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係る半導体装置の
構成を示す断面図である。
する。図１は、本発明の第１実施例に係る半導体装置の
構成を示す断面図である。
【００３７】本実施例の半導体装置は、図８（ａ）のＡ
−Ａ´断面に対応してゲートボンディングパット領域に
形成されるものであり、１段のポリシリコンダイオード
を縦型絶縁ゲートトランジスタ（Ｎチャネル型ＭＯＳＦ
ＥＴ）のゲート保護ダイオードとして構成するものであ
る。
−Ａ´断面に対応してゲートボンディングパット領域に
形成されるものであり、１段のポリシリコンダイオード
を縦型絶縁ゲートトランジスタ（Ｎチャネル型ＭＯＳＦ
ＥＴ）のゲート保護ダイオードとして構成するものであ
る。
【００３８】すなわち、この半導体装置は、Ｎ型半導体
基板１を有し、該基板１の主面上には、ゲート酸化膜２
を介して環状の横型ポリシリコンダイオード３とポリシ
リコンゲート電極４とが形成されている。ポリシリコン
ダイオード３は、図２に示すように、その外周端から内
周端へ亘って順次形成された環状のＮ+ 型拡散領域（高
濃度第１導電型不純物拡散領域）３ａ、Ｐ型拡散領域
（低濃度第２導電型不純物拡散領域）３ｂ及びＮ+ 型拡
散領域３ｃから構成されている。
基板１を有し、該基板１の主面上には、ゲート酸化膜２
を介して環状の横型ポリシリコンダイオード３とポリシ
リコンゲート電極４とが形成されている。ポリシリコン
ダイオード３は、図２に示すように、その外周端から内
周端へ亘って順次形成された環状のＮ+ 型拡散領域（高
濃度第１導電型不純物拡散領域）３ａ、Ｐ型拡散領域
（低濃度第２導電型不純物拡散領域）３ｂ及びＮ+ 型拡
散領域３ｃから構成されている。
【００３９】そして、その外周部及び内周部のＮ+ 型拡
散領域３ａ，３ｃは、外側に向かって一定の間隔の切欠
き部３ａ´，３ｃ´を有する切欠き構造を成している。
なお、図２に示すポリシリコンダイオード３は、前述し
た図８のポリシリコンダイオード１１８の領域１０１ａ
に対応した平面図である。
散領域３ａ，３ｃは、外側に向かって一定の間隔の切欠
き部３ａ´，３ｃ´を有する切欠き構造を成している。
なお、図２に示すポリシリコンダイオード３は、前述し
た図８のポリシリコンダイオード１１８の領域１０１ａ
に対応した平面図である。
【００４０】一方、基板１内には、ポリシリコンダイオ
ード３の内周端及び外周端から基板１への不純物拡散に
より、図２に示す切欠き部３ａ´，３ｃ´にまで迫り出
すような形でＰ型拡散領域（第２の基板内不純物拡散領
域）５，６が形成されている。
ード３の内周端及び外周端から基板１への不純物拡散に
より、図２に示す切欠き部３ａ´，３ｃ´にまで迫り出
すような形でＰ型拡散領域（第２の基板内不純物拡散領
域）５，６が形成されている。
【００４１】さらに、基板１内には、このＰ型拡散領域
５，６とは分離してチャネル部ベース領域であるＰ型拡
散領域（第１の基板内不純物拡散領域）７が形成されて
いる。そして、Ｐ型拡散領域５，６，７内の基板主面側
には、Ｐ+ 拡散領域８，９，１０がそれぞれ形成され、
加えてＰ型拡散領域１０内の基板主面側にＮ+ 型拡散領
域１１が形成されている。なお、Ｐ型拡散領域７とＮ+
型拡散領域１１は、ゲート酸化膜２によりポリシリコン
ゲート電極４より絶縁されている。
５，６とは分離してチャネル部ベース領域であるＰ型拡
散領域（第１の基板内不純物拡散領域）７が形成されて
いる。そして、Ｐ型拡散領域５，６，７内の基板主面側
には、Ｐ+ 拡散領域８，９，１０がそれぞれ形成され、
加えてＰ型拡散領域１０内の基板主面側にＮ+ 型拡散領
域１１が形成されている。なお、Ｐ型拡散領域７とＮ+
型拡散領域１１は、ゲート酸化膜２によりポリシリコン
ゲート電極４より絶縁されている。
【００４２】さらに、ポリシリコンゲート電極４及びポ
リシリコンダイオード３は、ＰＳＧ（Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁層１２により
被覆され、その絶縁層１２上には、ソースＡｌ配線１３
及びゲートＡｌ配線１４が形成されている。
リシリコンダイオード３は、ＰＳＧ（Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁層１２により
被覆され、その絶縁層１２上には、ソースＡｌ配線１３
及びゲートＡｌ配線１４が形成されている。
【００４３】そして、ソースＡｌ配線１３が、コンタク
トホールを介してＰ+ 拡散領域８とＰ+ 拡散領域１０及
びＮ+ 型拡散領域１１とに接続されると共に、ポリシリ
コンダイオード３の外周部のＮ+ 型拡散領域３ａに接続
されている。
トホールを介してＰ+ 拡散領域８とＰ+ 拡散領域１０及
びＮ+ 型拡散領域１１とに接続されると共に、ポリシリ
コンダイオード３の外周部のＮ+ 型拡散領域３ａに接続
されている。
【００４４】また、ゲートＡｌ配線１４は、ポリシリコ
ンダイオード３の内周部Ｎ+ 型拡散領域３ｃに接続され
ている。さらに図示はしないが、ゲートＡｌ配線１４の
一部領域がポリシリコンゲート電極４に接続され、その
延長部がゲートボンディングパットに接続されている。
ンダイオード３の内周部Ｎ+ 型拡散領域３ｃに接続され
ている。さらに図示はしないが、ゲートＡｌ配線１４の
一部領域がポリシリコンゲート電極４に接続され、その
延長部がゲートボンディングパットに接続されている。
【００４５】このように、裏面にドレイン、表面にゲー
ト及びソースを持つ縦型絶縁ゲートトランジスタのゲー
ト・ソース間に、ポリシリコンダイオード３がＡｌ配線
１３，１４によって接続された構成となっている。
ト及びソースを持つ縦型絶縁ゲートトランジスタのゲー
ト・ソース間に、ポリシリコンダイオード３がＡｌ配線
１３，１４によって接続された構成となっている。
【００４６】このように構成される半導体装置におい
て、Ｎ型基板（ドレイン）１とソースＡｌ配線１３との
間に逆バイアスを加えると、Ｐ型拡散領域５，７からＮ
型基板１へ空乏化が始まり、図１に示すようにゲート酸
化膜２直下の基板１を覆うように連続した厚い空乏層２
０が生成される。
て、Ｎ型基板（ドレイン）１とソースＡｌ配線１３との
間に逆バイアスを加えると、Ｐ型拡散領域５，７からＮ
型基板１へ空乏化が始まり、図１に示すようにゲート酸
化膜２直下の基板１を覆うように連続した厚い空乏層２
０が生成される。
【００４７】この空乏層２０は、キャリアの存在しない
層であるため、絶縁層と同等に機能する。従って、薄い
ゲート酸化膜２を等価的に厚い絶縁膜としてとらえるこ
とができ、ドレイン・ソース間に電圧が印加された時の
ポリシリコンダイオード３直下のゲート酸化膜２の破壊
を的確に防止することができる。
層であるため、絶縁層と同等に機能する。従って、薄い
ゲート酸化膜２を等価的に厚い絶縁膜としてとらえるこ
とができ、ドレイン・ソース間に電圧が印加された時の
ポリシリコンダイオード３直下のゲート酸化膜２の破壊
を的確に防止することができる。
【００４８】さらに、本実施例によれば、Ｐ型拡散領域
５，６が、ポリシリコンダイオード３の外周部及び内周
部の切欠き部３ａ´，３ｃ´まで迫り出すように形成さ
れているので、厚い空乏層２０が切れ目なく連続して生
成されやすくなり、ゲート酸化膜２を十分に保護するこ
とができる。
５，６が、ポリシリコンダイオード３の外周部及び内周
部の切欠き部３ａ´，３ｃ´まで迫り出すように形成さ
れているので、厚い空乏層２０が切れ目なく連続して生
成されやすくなり、ゲート酸化膜２を十分に保護するこ
とができる。
【００４９】次に、図１に示す半導体装置の製造方法を
図３及び図４を用いて説明する。
図３及び図４を用いて説明する。
【００５０】まず、Ｎ型基板１上にゲート酸化膜２を介
してポリシリコン層３Ａを積層する（図３の（ａ））。
その後、このポリシリコン層３Ａをリソグラフィ技術を
用いてパターン化して、ゲート酸化膜２上に環状ポリシ
リコン層３とポリシリコンゲート４を形成する。さら
に、これらのポリシリコン層をマスクとしてＰ型拡散を
行い、基板１内部にＰ型拡散領域５，６，７を形成する
と共に、ポリシリコン層３をＰ型拡散化する（図３の
（ｂ））。
してポリシリコン層３Ａを積層する（図３の（ａ））。
その後、このポリシリコン層３Ａをリソグラフィ技術を
用いてパターン化して、ゲート酸化膜２上に環状ポリシ
リコン層３とポリシリコンゲート４を形成する。さら
に、これらのポリシリコン層をマスクとしてＰ型拡散を
行い、基板１内部にＰ型拡散領域５，６，７を形成する
と共に、ポリシリコン層３をＰ型拡散化する（図３の
（ｂ））。
【００５１】続いて、フォトレジストをマスクとしてＰ
型拡散領域５，６，７の内部にそれぞれ浅いＰ+ 拡散を
行ってＰ+ 拡散領域８，９，１０を形成する（図３の
（ｃ））。さらに、フォトレジストをマスクして、ＦＥ
Ｔのソースとポリシリコン層３のカソードとなるＮ+ 拡
散を行い、Ｐ+ 拡散領域１０内部にＮ+ 型拡散領域１１
を、またポリシリコンダイオード３内にＮ+ 型拡散領域
３ａ，３ｃをそれぞれ形成する（図４の（ｄ））。これ
によって、ポリシリコン層３は、Ｎ+ 型拡散領域３ａ、
Ｐ型拡散領域３ｂ及びＮ+ 型拡散領域３ｃを有するポリ
シリコンダイオード３として形成される。
型拡散領域５，６，７の内部にそれぞれ浅いＰ+ 拡散を
行ってＰ+ 拡散領域８，９，１０を形成する（図３の
（ｃ））。さらに、フォトレジストをマスクして、ＦＥ
Ｔのソースとポリシリコン層３のカソードとなるＮ+ 拡
散を行い、Ｐ+ 拡散領域１０内部にＮ+ 型拡散領域１１
を、またポリシリコンダイオード３内にＮ+ 型拡散領域
３ａ，３ｃをそれぞれ形成する（図４の（ｄ））。これ
によって、ポリシリコン層３は、Ｎ+ 型拡散領域３ａ、
Ｐ型拡散領域３ｂ及びＮ+ 型拡散領域３ｃを有するポリ
シリコンダイオード３として形成される。
【００５２】その後、この状態のウェーハに対してＰＳ
Ｇなどの絶縁層１２を堆積し、Ｐ型拡散領域７上の絶縁
層１２と、ポリシリコンダイオード３のＮ+ 型拡散領域
３ａ，３ｃ上の絶縁層１２とにコンタクトホールを形成
する。そして、Ａｌを真空蒸着してソースＡｌ配線１３
及びゲートＡｌ配線１４を形成すれば、図１に示す半導
体装置が得られる（図４の（ｅ））。
Ｇなどの絶縁層１２を堆積し、Ｐ型拡散領域７上の絶縁
層１２と、ポリシリコンダイオード３のＮ+ 型拡散領域
３ａ，３ｃ上の絶縁層１２とにコンタクトホールを形成
する。そして、Ａｌを真空蒸着してソースＡｌ配線１３
及びゲートＡｌ配線１４を形成すれば、図１に示す半導
体装置が得られる（図４の（ｅ））。
【００５３】このように本実施例によれば、ゲート酸化
膜２の表面上のポリシリコン層を用いてポリシリコンダ
イオード３を形成したので、従来の必要であったポリシ
リコンダイオード直下の厚い酸化膜やＰ型拡散層を不要
とすることができ、ゲート工程前のプロセスの自由度が
広がる。これにより、これまでとは違ったプロセス構築
が可能となる。例えば、単純に必要のなくなった厚い酸
化膜やＰ型拡散層の工程（図１０（ａ）〜（ｄ））を削
除することができる。このようなプロセスを用いれば、
工程が短縮され、製品の低コスト化が実現される。
膜２の表面上のポリシリコン層を用いてポリシリコンダ
イオード３を形成したので、従来の必要であったポリシ
リコンダイオード直下の厚い酸化膜やＰ型拡散層を不要
とすることができ、ゲート工程前のプロセスの自由度が
広がる。これにより、これまでとは違ったプロセス構築
が可能となる。例えば、単純に必要のなくなった厚い酸
化膜やＰ型拡散層の工程（図１０（ａ）〜（ｄ））を削
除することができる。このようなプロセスを用いれば、
工程が短縮され、製品の低コスト化が実現される。
【００５４】また、従来はゲートボンディングパット領
域に形成するしかなかったポリシリコンダイオードを場
所を選ばずに形成することが可能となる。これは、パタ
ーンの設計においてレイアウト上の制約を低減する効果
をもたらすものである。
域に形成するしかなかったポリシリコンダイオードを場
所を選ばずに形成することが可能となる。これは、パタ
ーンの設計においてレイアウト上の制約を低減する効果
をもたらすものである。
【００５５】図５は、本発明の第２実施例に係る半導体
装置におけるポリシリコンダイオードの構成を示す平面
図であり、前述した図８のポリシリコンダイオード１１
８の領域１０１ａに対応したものである。
装置におけるポリシリコンダイオードの構成を示す平面
図であり、前述した図８のポリシリコンダイオード１１
８の領域１０１ａに対応したものである。
【００５６】本実施例の半導体装置は、ポリシリコンダ
イオードを２段の双方向型に構成してものである。すな
わち、図５に示すようにポリシリコンダイオード３１の
外周部から内周部に亘り、Ｎ+ 型拡散領域３１ａ、Ｐ型
拡散領域３１ｂ、Ｎ+ 型拡散領域３１ｃ、Ｐ型拡散領域
３１ｄ、及びＮ+ 型拡散領域３１ｅ順次形成され、その
うち、Ｎ+ 型拡散領域３１ｃには、一定間隔で開孔部３
２が複数個設けられている。
イオードを２段の双方向型に構成してものである。すな
わち、図５に示すようにポリシリコンダイオード３１の
外周部から内周部に亘り、Ｎ+ 型拡散領域３１ａ、Ｐ型
拡散領域３１ｂ、Ｎ+ 型拡散領域３１ｃ、Ｐ型拡散領域
３１ｄ、及びＮ+ 型拡散領域３１ｅ順次形成され、その
うち、Ｎ+ 型拡散領域３１ｃには、一定間隔で開孔部３
２が複数個設けられている。
【００５７】さらに、外周部及び内周部のＮ+ 型拡散領
域３１ａ，３１ｅは、外側に向かって一定の間隔の切欠
き部３１ａ´，３１ｅ´を有する切欠き構造を成してい
る。
域３１ａ，３１ｅは、外側に向かって一定の間隔の切欠
き部３１ａ´，３１ｅ´を有する切欠き構造を成してい
る。
【００５８】ここで、切欠き構造を有するＮ+ 型拡散領
域３１ａ，３１ｅの幅Ｘと、その切欠き部３１ａ´，３
１ｅ´の最深端から開孔部３２までの距離Ｙと、各開孔
部３２間の間隔Ｚとは、ＦＥＴのゲート長Ｌｇ（図１参
照）程度に設定する。即ち、例えば５０Ｖ〜１００Ｖの
ドレイン・ソース耐圧製品のゲート長Ｌｇは５〜１５μ
ｍ程度であり、従ってこの製品に適用する寸法ｘ，ｙ，
ｚであるなら、５〜１５μｍ程度に設定する。
域３１ａ，３１ｅの幅Ｘと、その切欠き部３１ａ´，３
１ｅ´の最深端から開孔部３２までの距離Ｙと、各開孔
部３２間の間隔Ｚとは、ＦＥＴのゲート長Ｌｇ（図１参
照）程度に設定する。即ち、例えば５０Ｖ〜１００Ｖの
ドレイン・ソース耐圧製品のゲート長Ｌｇは５〜１５μ
ｍ程度であり、従ってこの製品に適用する寸法ｘ，ｙ，
ｚであるなら、５〜１５μｍ程度に設定する。
【００５９】図６（ａ），（ｂ）は、本実施例の半導体
装置におけるポリシリコンダイオードの構成を示す断面
図であり、同図（ａ）は図５のＢ−Ｂ´断面、同図
（ｂ）は図５のＣ−Ｃ´断面を表している。
装置におけるポリシリコンダイオードの構成を示す断面
図であり、同図（ａ）は図５のＢ−Ｂ´断面、同図
（ｂ）は図５のＣ−Ｃ´断面を表している。
【００６０】この半導体装置のＮ型半導体基板４１主面
上には、ゲート酸化膜４２を介して環状の横型ポリシリ
コンダイオード３１が形成されている。さらに、基板４
１の内部には、ポリシリコンダイオード３１の内周端及
び外周端から基板４１へのＰ型拡散により、図５に示す
切欠き部３１ａ´，３１ｅ´にまで迫り出すような形で
Ｐ型拡散領域４３，４４が形成され、同時に、各開孔部
３２からのＰ型拡散により、Ｐ型拡散領域（第３の基板
内不純物拡散領域）４５が形成されている。
上には、ゲート酸化膜４２を介して環状の横型ポリシリ
コンダイオード３１が形成されている。さらに、基板４
１の内部には、ポリシリコンダイオード３１の内周端及
び外周端から基板４１へのＰ型拡散により、図５に示す
切欠き部３１ａ´，３１ｅ´にまで迫り出すような形で
Ｐ型拡散領域４３，４４が形成され、同時に、各開孔部
３２からのＰ型拡散により、Ｐ型拡散領域（第３の基板
内不純物拡散領域）４５が形成されている。
【００６１】ポリシリコンダイオード３１は、ＰＳＧ等
の絶縁層４６により被覆され、その絶縁層４６上には、
ソースＡｌ配線４７及びゲートＡｌ配線４８が形成され
ている。ソースＡｌ配線４７は、コンタクトホールを介
してＰ型拡散領域４３に接続されると共に、前記各開孔
部３２を介してＰ型拡散領域４５に接続され（図６
（ａ））、さらにコンタクトホールを介してポリシリコ
ンダイオード３１のＮ+ 型拡散領域３１ａに接続されて
いる（図６（ｂ））。また、図示はしないが、ソースＡ
ｌ配線４７は、基板４１内部のＦＥＴソース領域に接続
されている（図１参照）。
の絶縁層４６により被覆され、その絶縁層４６上には、
ソースＡｌ配線４７及びゲートＡｌ配線４８が形成され
ている。ソースＡｌ配線４７は、コンタクトホールを介
してＰ型拡散領域４３に接続されると共に、前記各開孔
部３２を介してＰ型拡散領域４５に接続され（図６
（ａ））、さらにコンタクトホールを介してポリシリコ
ンダイオード３１のＮ+ 型拡散領域３１ａに接続されて
いる（図６（ｂ））。また、図示はしないが、ソースＡ
ｌ配線４７は、基板４１内部のＦＥＴソース領域に接続
されている（図１参照）。
【００６２】一方、ゲートＡｌ配線４８は、コンタクト
ホールを介してポリシリコンダイオード３の内周部のＮ
+ 型拡散領域３１ｅに接続されている。さらに、図示は
しないが、ゲートＡｌ配線４８の一部領域がポリシリコ
ンゲート電極に接続され、その延長部がゲートボンディ
ングパットに接続されている。
ホールを介してポリシリコンダイオード３の内周部のＮ
+ 型拡散領域３１ｅに接続されている。さらに、図示は
しないが、ゲートＡｌ配線４８の一部領域がポリシリコ
ンゲート電極に接続され、その延長部がゲートボンディ
ングパットに接続されている。
【００６３】このように、裏面にドレイン、表面にゲー
ト及びソースを持つ縦型絶縁ゲートトランジスタのゲー
ト・ソース間に、２段双方向のポリシリコンダイオード
３１がＡｌ配線４７，４８によって接続された構成とな
っている。
ト及びソースを持つ縦型絶縁ゲートトランジスタのゲー
ト・ソース間に、２段双方向のポリシリコンダイオード
３１がＡｌ配線４７，４８によって接続された構成とな
っている。
【００６４】本実施例の半導体装置において、Ｎ型基板
４１とソースＡｌ配線４７との間に逆バイアスを加える
と、Ｐ型拡散領域４３，４５からＮ型基板４１へ空乏化
が始まり、図６（ａ），（ｂ）に示すようにゲート酸化
膜４２直下の基板４１を覆うように連続した厚い空乏層
５０が生成される。
４１とソースＡｌ配線４７との間に逆バイアスを加える
と、Ｐ型拡散領域４３，４５からＮ型基板４１へ空乏化
が始まり、図６（ａ），（ｂ）に示すようにゲート酸化
膜４２直下の基板４１を覆うように連続した厚い空乏層
５０が生成される。
【００６５】このように本実施例は、２段双方向のポリ
シリコンダイオードを構成する例を示したが、この場
合、上記第１実施例の１段構成のポリシリコンダイオー
ドに比べてポリシリコンダイオードの外周端から内周端
までの距離が大きくなり、連続的な厚い空乏層の生成が
容易でなくなる。この点を考慮して、本実施例ではＰ型
拡散領域４５を開孔部３２を介してソースＡｌ配線に接
続したので、Ｐ型拡散領域４５からもＮ型基板４１へ空
乏化が始まり、ゲート酸化膜４２直下に連続した厚い空
乏層５０を生成することができる。
シリコンダイオードを構成する例を示したが、この場
合、上記第１実施例の１段構成のポリシリコンダイオー
ドに比べてポリシリコンダイオードの外周端から内周端
までの距離が大きくなり、連続的な厚い空乏層の生成が
容易でなくなる。この点を考慮して、本実施例ではＰ型
拡散領域４５を開孔部３２を介してソースＡｌ配線に接
続したので、Ｐ型拡散領域４５からもＮ型基板４１へ空
乏化が始まり、ゲート酸化膜４２直下に連続した厚い空
乏層５０を生成することができる。
【００６６】従って、上記第１実施例と同様に、ドレイ
ン・ソース間に電圧が印加された時のポリシリコンダイ
オード３１直下のゲート酸化膜４２の破壊を的確に防止
することができる。
ン・ソース間に電圧が印加された時のポリシリコンダイ
オード３１直下のゲート酸化膜４２の破壊を的確に防止
することができる。
【００６７】また、本実施例の半導体装置の製造方法
は、開孔部３２が設けられる点が異なるだけで上記第１
実施例と同様にして行われる。
は、開孔部３２が設けられる点が異なるだけで上記第１
実施例と同様にして行われる。
【００６８】なお、本発明は上記実施例に限定されず種
々の変形が可能である。その変形例としては次のような
ものがある。
々の変形が可能である。その変形例としては次のような
ものがある。
【００６９】（１）上記実施例では、１段及び２段構成
のポリシリコンダイオードを説明したが、３段以上の多
段構成のポリシリコンダイオードにも容易に対応するこ
とができる。３段の場合は、図７に示すように外周部か
ら内周部に亘り、順次、Ｎ+型拡散領域６１ａ、Ｐ型拡
散領域６１ｂ、Ｎ+ 型拡散領域６１ｃ、Ｐ型拡散領域６
１ｄ、Ｎ+ 型拡散領域６１ｅ、Ｐ型拡散領域６１ｆ、及
びＮ+ 型拡散領域６１ｇを形成し、そのうち、Ｎ+ 型拡
散領域６１ｃ，６１ｅには、一定間隔で複数の開孔部６
２，６３をそれぞれ設ける。
のポリシリコンダイオードを説明したが、３段以上の多
段構成のポリシリコンダイオードにも容易に対応するこ
とができる。３段の場合は、図７に示すように外周部か
ら内周部に亘り、順次、Ｎ+型拡散領域６１ａ、Ｐ型拡
散領域６１ｂ、Ｎ+ 型拡散領域６１ｃ、Ｐ型拡散領域６
１ｄ、Ｎ+ 型拡散領域６１ｅ、Ｐ型拡散領域６１ｆ、及
びＮ+ 型拡散領域６１ｇを形成し、そのうち、Ｎ+ 型拡
散領域６１ｃ，６１ｅには、一定間隔で複数の開孔部６
２，６３をそれぞれ設ける。
【００７０】（２）ポリシリコンダイオードの構成とし
て、上記実施例ではＮ+ 型拡散領域とＰ型拡散領域との
組み合わせであったが、Ｐ+ 型拡散領域とＮ型拡散領域
との組み合わせであってもよい。
て、上記実施例ではＮ+ 型拡散領域とＰ型拡散領域との
組み合わせであったが、Ｐ+ 型拡散領域とＮ型拡散領域
との組み合わせであってもよい。
【００７１】（３）上記第２実施例において、図５に示
す寸法Ｘ，Ｙ，Ｚは、ＦＥＴのゲート長Ｌｇ程度に設定
したが、これは同一でなくともよく、また、ポリシリコ
ンダイオード３１直下のゲート酸化膜４２に対するシー
ルド（保護）効果が得られる寸法内で変更することは当
然可能である。
す寸法Ｘ，Ｙ，Ｚは、ＦＥＴのゲート長Ｌｇ程度に設定
したが、これは同一でなくともよく、また、ポリシリコ
ンダイオード３１直下のゲート酸化膜４２に対するシー
ルド（保護）効果が得られる寸法内で変更することは当
然可能である。
【００７２】（４）上記実施例では、ＮチャネルＭＯＳ
ＦＥＴを用いて説明したが、ＰチャネルＭＯＳＦＥＴや
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であっ
ても適用可能である。
ＦＥＴを用いて説明したが、ＰチャネルＭＯＳＦＥＴや
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であっ
ても適用可能である。
【００７３】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、ポリシリコンダイオードの内周端及び外周端か
ら半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型の第２の基板内不純物拡
散領域を形成したので、ゲート工程前にポリシリコンダ
イオード直下の絶縁膜や不純物拡散領域を形成する必要
がなくなる。これにより、ゲート工程前のプロセスの自
由度が広がり、これまでとは違ったプロセス構築が可能
となる。さらに、ポリシリコンダイオードを場所を選ば
ずに形成することが可能となり、パターンの設計におい
てレイアウト上の制約の低減化を促進できる。
よれば、ポリシリコンダイオードの内周端及び外周端か
ら半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型の第２の基板内不純物拡
散領域を形成したので、ゲート工程前にポリシリコンダ
イオード直下の絶縁膜や不純物拡散領域を形成する必要
がなくなる。これにより、ゲート工程前のプロセスの自
由度が広がり、これまでとは違ったプロセス構築が可能
となる。さらに、ポリシリコンダイオードを場所を選ば
ずに形成することが可能となり、パターンの設計におい
てレイアウト上の制約の低減化を促進できる。
【００７４】また、第２の発明では、第１の発明に加え
て、高濃度第１導電型不純物拡散領域に設けられた複数
の開孔部と、前記各開孔部から前記半導体基板への不純
物拡散により、該半導体基板の内部に該半導体基板とは
逆導電型で形成された第３の基板内不純物拡散領域とを
備え、前記第３の基板内不純物拡散領域は、第１の基板
内不純物拡散領域と共に表面金属配線を介して電気的に
接続したので、上記第１の発明の効果に加えて、ポリシ
リコンダイオード直下の絶縁膜を覆うように厚い空乏層
が切れ目なく連続して生成させることが可能となる。こ
れにより、金属配線と半導体基板との間の電圧印加時
に、ポリシリコンダイオード直下の絶縁膜の破壊を的確
に防止することができる。
て、高濃度第１導電型不純物拡散領域に設けられた複数
の開孔部と、前記各開孔部から前記半導体基板への不純
物拡散により、該半導体基板の内部に該半導体基板とは
逆導電型で形成された第３の基板内不純物拡散領域とを
備え、前記第３の基板内不純物拡散領域は、第１の基板
内不純物拡散領域と共に表面金属配線を介して電気的に
接続したので、上記第１の発明の効果に加えて、ポリシ
リコンダイオード直下の絶縁膜を覆うように厚い空乏層
が切れ目なく連続して生成させることが可能となる。こ
れにより、金属配線と半導体基板との間の電圧印加時
に、ポリシリコンダイオード直下の絶縁膜の破壊を的確
に防止することができる。
【００７５】また、前記ポリシリコンダイオードにおけ
る外周端部及び内周端部の前記不純物拡散領域を所定間
隔の切欠き構造とすることにより、より一層連続的な厚
い空乏層の生成が可能となる。
る外周端部及び内周端部の前記不純物拡散領域を所定間
隔の切欠き構造とすることにより、より一層連続的な厚
い空乏層の生成が可能となる。
【図１】本発明の第１実施例に係る半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】第１実施例のポリシリコンダイオード３の平面
図である。
図である。
【図３】第１実施例の半導体装置の製造方法を示す工程
図（その１）である。
図（その１）である。
【図４】第１実施例の半導体装置の製造方法を示す工程
図（その２）である。
図（その２）である。
【図５】本発明の第２実施例に係る半導体装置における
ポリシリコンダイオードの構成を示す平面図である。
ポリシリコンダイオードの構成を示す平面図である。
【図６】第２本実施例の半導体装置におけるポリシリコ
ンダイオードの構成を示す断面図である。
ンダイオードの構成を示す断面図である。
【図７】本発明の変形例を示す図である。
【図８】従来の１段のポリシリコンダイオードの構成を
示す図である。
示す図である。
【図９】図８のポリシリコンダイオード１１８の平面図
である。
である。
【図１０】従来の半導体装置の製造方法を示す工程図
（その１）である。
（その１）である。
【図１１】従来の半導体装置の製造方法を示す工程図
（その２）である。
（その２）である。
【図１２】従来の半導体装置の製造方法を示す工程図
（その３）である。
（その３）である。
【図１３】従来の２段双方向型のポリシリコンダイオー
ドの構成例を示す断面図である。
ドの構成例を示す断面図である。
【図１４】図１３のポリシリコンダイオードの平面図で
ある。
ある。
【図１５】２段双方向型のポリシリコンダイオードの等
化回路を示す回路図である。
化回路を示す回路図である。
【図１６】従来の２段双方向型のポリシリコンダイオー
ドの他の構成例を示す断面図である。
ドの他の構成例を示す断面図である。
１ Ｎ型半導体基板 ２ ゲート酸化膜 ３ ポリシリコンダイオード ３ａ，３ｃ Ｎ+ 型拡散領域 ３ｂ Ｐ型拡散領域 ３ａ´，３ｃ´ 切欠き部 ４ ポリシリコンゲート電極 ５，６，７ Ｐ型拡散領域 １３ ソースＡｌ配線 ３２ 開孔部
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を介して環状に形
成され、高濃度第１導電型不純物拡散領域及び低濃度第
２導電型不純物拡散領域の少なくとも２種類の環状の不
純物拡散領域からなる横型のポリシリコンダイオード
と、該ポリシリコンダイオードの外周端及び内周端と分
離して前記半導体基板内に形成され、金属配線を介して
電気的に接続される第１の基板内不純物拡散領域とを備
えた半導体装置において、 前記ポリシリコンダイオードの内周端及び外周端から前
記半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型の第２の基板内不純物拡
散領域を形成したことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を介して環状に形
成され、高濃度第１導電型不純物拡散領域及び低濃度第
２導電型不純物拡散領域の少なくとも２種類の環状の不
純物拡散領域からなる横型のポリシリコンダイオード
と、該ポリシリコンダイオードの外周端及び内周端と分
離して前記半導体基板内に形成され、金属配線を介して
電気的に接続される第１の基板内不純物拡散領域とを備
えた半導体装置において、 前記ポリシリコンダイオードの内周端及び外周端から前
記半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型で形成された第２の基板
内不純物拡散領域と、 前記高濃度第１導電型不純物拡散領域に設けられた複数
の開孔部と、 前記各開孔部から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型で
形成された第３の基板内不純物拡散領域とを備え、 前記第３の基板内不純物拡散領域は、前記第１の基板内
不純物拡散領域と共に表面金属配線を介して電気的に接
続したことを特徴とする半導体装置。 - 【請求項３】 前記ポリシリコンダイオードにおける外
周端部及び内周端部の前記不純物拡散領域は、所定間隔
の切欠き構造を有していることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 高濃度第１導電型不純物拡散領域及び低
濃度第２導電型不純物拡散領域の少なくとも２種類の環
状の不純物拡散領域からなる横型のポリシリコンダイオ
ードを半導体基板上に絶縁膜を介して環状に形成するス
テップと、金属配線を介して電気的に接続される第１の
基板内不純物拡散領域を該ポリシリコンダイオードの外
周端及び内周端と分離して前記半導体基板内に形成する
ステップとを備えた半導体装置の製造方法において、 前記ポリシリコンダイオードの内周端及び外周端から前
記半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型の第２の基板内不純物拡
散領域を形成するステップを有することを特徴とする半
導体装置の製造方法。 - 【請求項５】 高濃度第１導電型不純物拡散領域及び低
濃度第２導電型不純物拡散領域の少なくとも２種類の環
状の不純物拡散領域からなる横型のポリシリコンダイオ
ードを半導体基板上に絶縁膜を介して環状に形成するス
テップと、金属配線を介して電気的に接続される第１の
基板内不純物拡散領域を該ポリシリコンダイオードの外
周端及び内周端と分離して前記半導体基板内に形成する
ステップとを備えた半導体装置の製造方法において、 前記ポリシリコンダイオードの内周端及び外周端から前
記半導体基板への不純物拡散により、該半導体基板の内
部に該半導体基板とは逆導電型の第２の基板内不純物拡
散領域を形成するステップと、 前記高濃度第１導電型不純物拡散領域に複数の開孔部を
形成するステップと、 前記各開孔部から前記半導体基板への不純物拡散によ
り、該半導体基板の内部に該半導体基板とは逆導電型の
第３の基板内不純物拡散領域を形成するステップと、 前記第３の基板内不純物拡散領域を、前記第１の基板内
不純物拡散領域と共に表面金属配線を介して電気的に接
続するステップとを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06349694A JP3432577B2 (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06349694A JP3432577B2 (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273328A true JPH07273328A (ja) | 1995-10-20 |
| JP3432577B2 JP3432577B2 (ja) | 2003-08-04 |
Family
ID=13230918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06349694A Expired - Fee Related JP3432577B2 (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432577B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017055029A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
| JP2020155481A (ja) * | 2019-03-18 | 2020-09-24 | 富士電機株式会社 | 半導体集積回路 |
-
1994
- 1994-03-31 JP JP06349694A patent/JP3432577B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017055029A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
| JP2020155481A (ja) * | 2019-03-18 | 2020-09-24 | 富士電機株式会社 | 半導体集積回路 |
| US11133228B2 (en) | 2019-03-18 | 2021-09-28 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3432577B2 (ja) | 2003-08-04 |
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