JPH07264043A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07264043A JPH07264043A JP4811794A JP4811794A JPH07264043A JP H07264043 A JPH07264043 A JP H07264043A JP 4811794 A JP4811794 A JP 4811794A JP 4811794 A JP4811794 A JP 4811794A JP H07264043 A JPH07264043 A JP H07264043A
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Abstract
(57)【要約】
【目的】抵抗要素の値を切り替えることができ、例え
ば、信頼性重視の場合と速度重視の場合の双方に適切な
調節量を与えることができる利便性の高い回路技術の提
供。 【構成】出力回路の前段に設けられたＣＭＯＳインバー
タゲートと、該ＣＭＯＳインバータゲートの出力ノード
と該インバータゲートのｐチャネルＭＯＳトランジスタ
との間に介装された抵抗要素と、を有する半導体集積回
路装置において、前記抵抗要素を、複数の抵抗要素から
成る並列抵抗網で構成し、且つ、該複数の抵抗要素を選
択し又は組み合わせるためのスイッチ手段を備える。
ば、信頼性重視の場合と速度重視の場合の双方に適切な
調節量を与えることができる利便性の高い回路技術の提
供。 【構成】出力回路の前段に設けられたＣＭＯＳインバー
タゲートと、該ＣＭＯＳインバータゲートの出力ノード
と該インバータゲートのｐチャネルＭＯＳトランジスタ
との間に介装された抵抗要素と、を有する半導体集積回
路装置において、前記抵抗要素を、複数の抵抗要素から
成る並列抵抗網で構成し、且つ、該複数の抵抗要素を選
択し又は組み合わせるためのスイッチ手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、高速でしかも高い負荷駆動能力を有する半
導体集積回路装置に関する。近時、半導体集積回路装置
の高速動作要求に伴って、負荷駆動能力が一段と高くな
る傾向にある。このため、出力信号の遷移時間が非常に
短くなってきているが、この出力信号は、接地電位と電
源電圧ＶCC（通常は＋５Ｖ）の間をスイッチングするも
のであるから、出力の論理レベルが変化するときの電流
変化率が相当に大きく、この変化率（ｄi ／ｄt ）によ
って、チップと基板間のインダクタンスに電圧が誘起さ
れ、その結果、チップの接地電位が変動して、いわゆる
グランド・バウンスと呼ばれる同時スイッチング雑音が
発生する。
関し、特に、高速でしかも高い負荷駆動能力を有する半
導体集積回路装置に関する。近時、半導体集積回路装置
の高速動作要求に伴って、負荷駆動能力が一段と高くな
る傾向にある。このため、出力信号の遷移時間が非常に
短くなってきているが、この出力信号は、接地電位と電
源電圧ＶCC（通常は＋５Ｖ）の間をスイッチングするも
のであるから、出力の論理レベルが変化するときの電流
変化率が相当に大きく、この変化率（ｄi ／ｄt ）によ
って、チップと基板間のインダクタンスに電圧が誘起さ
れ、その結果、チップの接地電位が変動して、いわゆる
グランド・バウンスと呼ばれる同時スイッチング雑音が
発生する。
【０００２】この雑音は、様々な問題を引き起こす。典
型的な例としては、スイッチングしていない出力端子の
電圧が被駆動側のデバイスのしきい値を越えてしまうこ
とがある。この場合、被負荷側のデバイスは、実際に発
生していない論理レベルで誤動作する。厄介なことに、
こうした誤動作を見つけることはほとんど不可能に近
い。誤動作は再現性がなく断続的に発生するため、オシ
ロスコープやロジック・アナライザでは観測できないか
らである。
型的な例としては、スイッチングしていない出力端子の
電圧が被駆動側のデバイスのしきい値を越えてしまうこ
とがある。この場合、被負荷側のデバイスは、実際に発
生していない論理レベルで誤動作する。厄介なことに、
こうした誤動作を見つけることはほとんど不可能に近
い。誤動作は再現性がなく断続的に発生するため、オシ
ロスコープやロジック・アナライザでは観測できないか
らである。
【０００３】
【従来の技術】図５は上記雑音を抑制するのに有効な従
来技術を示す図である。この図において、ＣL は概念的
に示す負荷容量（被駆動側デバイスの入力容量や配線容
量等の合成容量）、１は出力端子（又は出力パッド）、
２は出力回路、３は雑音抑制回路である。なお、本明細
書中において、特に説明のないトランジスタは全てエン
ハンスメント型（ノーマリィ・オフ型）である。
来技術を示す図である。この図において、ＣL は概念的
に示す負荷容量（被駆動側デバイスの入力容量や配線容
量等の合成容量）、１は出力端子（又は出力パッド）、
２は出力回路、３は雑音抑制回路である。なお、本明細
書中において、特に説明のないトランジスタは全てエン
ハンスメント型（ノーマリィ・オフ型）である。
【０００４】出力回路２は、電源電圧ＶCCと接地電位の
間にｐチャネル型ＭＯＳトランジスタ（以下「ｐＭＯ
Ｓ」と略す）２ａとｎチャネル型ＭＯＳトランジスタ
（以下「ｎＭＯＳ」と略す）２ｂとをプッシュプル接続
し、その接続点を出力端子１につないで構成している。
雑音抑制回路３は、入出力の信号位相を揃えるために、
２段のＣＭＯＳインバータゲート（以下「インバータゲ
ート」）４、５を直列に接続して構成している。前段の
インバータゲート４は、電源電圧ＶCCと接地電位の間に
ｐＭＯＳ４ａ及びｎＭＯＳ４ｂを接続した一般的な構成
であるが、後段のインバータゲート５は、同じく、電源
電圧ＶCCと接地電位の間にｐＭＯＳ５ａ及びｎＭＯＳ５
ｂを接続するものの、両トランジスタ（５ａ、５ｂ）の
間にデプリーション型（ノーマリィ・オン型）のｎＭＯ
Ｓ５ｃを介装する点で、前段のインバータゲート４とは
異なっている。ｎＭＯＳ５ｃは、ゲート−ソース間を共
通化して常に一定のゲート−ソース間電圧ＶGSを与える
ようになっている。したがって、このｎＭＯＳ５ｃはＶ
GSに応じた一定の大きさのチャネル抵抗Ｒ5cを有する抵
抗要素として機能する。
間にｐチャネル型ＭＯＳトランジスタ（以下「ｐＭＯ
Ｓ」と略す）２ａとｎチャネル型ＭＯＳトランジスタ
（以下「ｎＭＯＳ」と略す）２ｂとをプッシュプル接続
し、その接続点を出力端子１につないで構成している。
雑音抑制回路３は、入出力の信号位相を揃えるために、
２段のＣＭＯＳインバータゲート（以下「インバータゲ
ート」）４、５を直列に接続して構成している。前段の
インバータゲート４は、電源電圧ＶCCと接地電位の間に
ｐＭＯＳ４ａ及びｎＭＯＳ４ｂを接続した一般的な構成
であるが、後段のインバータゲート５は、同じく、電源
電圧ＶCCと接地電位の間にｐＭＯＳ５ａ及びｎＭＯＳ５
ｂを接続するものの、両トランジスタ（５ａ、５ｂ）の
間にデプリーション型（ノーマリィ・オン型）のｎＭＯ
Ｓ５ｃを介装する点で、前段のインバータゲート４とは
異なっている。ｎＭＯＳ５ｃは、ゲート−ソース間を共
通化して常に一定のゲート−ソース間電圧ＶGSを与える
ようになっている。したがって、このｎＭＯＳ５ｃはＶ
GSに応じた一定の大きさのチャネル抵抗Ｒ5cを有する抵
抗要素として機能する。
【０００５】このような構成において、雑音抑制回路３
に入力する信号Ｓａが、例えば、ローレベルからハイレ
ベルへと遷移した場合は、前段のインバータゲート４の
出力の信号Ｓｂが逆相（ハイレベルからローレベル）に
変化し、この信号Ｓｂの変化に応答して、後段のインバ
ータゲート５の出力の信号Ｓｃが前記信号Ｓａと同相に
変化する。
に入力する信号Ｓａが、例えば、ローレベルからハイレ
ベルへと遷移した場合は、前段のインバータゲート４の
出力の信号Ｓｂが逆相（ハイレベルからローレベル）に
変化し、この信号Ｓｂの変化に応答して、後段のインバ
ータゲート５の出力の信号Ｓｃが前記信号Ｓａと同相に
変化する。
【０００６】すなわち、前段のインバータゲート４のｎ
ＭＯＳ４ｂがオンし、さらに、後段のインバータゲート
５のｐＭＯＳ５ａがオンする結果、信号Ｓｃが信号Ｓａ
と同相のローレベルからハイレベルへと遷移する。そし
て、この信号Ｓｃの電位に応答して、出力回路２のｎＭ
ＯＳ２ｂがオンし、出力端子１を介して負荷容量ＣLの
電荷が接地電位に向けて放電される。
ＭＯＳ４ｂがオンし、さらに、後段のインバータゲート
５のｐＭＯＳ５ａがオンする結果、信号Ｓｃが信号Ｓａ
と同相のローレベルからハイレベルへと遷移する。そし
て、この信号Ｓｃの電位に応答して、出力回路２のｎＭ
ＯＳ２ｂがオンし、出力端子１を介して負荷容量ＣLの
電荷が接地電位に向けて放電される。
【０００７】ここで、出力回路２から取り出される信号
Ｓｄの遷移時間は、雑音抑制回路３の前段のインバータ
ゲート４から取り出される信号Ｓｂの遷移時間よりも長
い。図６は信号Ｓｂ、Ｓｃ及びＳｄの遷移時間の関係を
示す図である。なお、図では、便宜的にインバータゲー
ト等の遅延時間をゼロとしている。図６において、信号
Ｓｂの遷移時間をｔ1 とすると、信号Ｓｃの遷移時間は
ｔ 1 よりも長いｔ2 、信号Ｓｄの遷移時間はｔ2 よりも
長いｔ3 である。すなわち、ｔ1 ＜ｔ2 ＜ｔ3 の関係に
ある。
Ｓｄの遷移時間は、雑音抑制回路３の前段のインバータ
ゲート４から取り出される信号Ｓｂの遷移時間よりも長
い。図６は信号Ｓｂ、Ｓｃ及びＳｄの遷移時間の関係を
示す図である。なお、図では、便宜的にインバータゲー
ト等の遅延時間をゼロとしている。図６において、信号
Ｓｂの遷移時間をｔ1 とすると、信号Ｓｃの遷移時間は
ｔ 1 よりも長いｔ2 、信号Ｓｄの遷移時間はｔ2 よりも
長いｔ3 である。すなわち、ｔ1 ＜ｔ2 ＜ｔ3 の関係に
ある。
【０００８】ｔ1 ＜ｔ2 の関係は、後段のインバータゲ
ート５に設けられたデプリーション型のｎＭＯＳ５ｃの
働きによるもので、オン状態にあるｐＭＯＳ５ａのチャ
ネル抵抗に、ｎＭＯＳ５ｃのチャネル抵抗Ｒ5cが加算さ
れるからで、後段のインバータゲート５の駆動能力が実
質的に下げられるからである。また、ｔ2 ＜ｔ3 の関係
は、信号Ｓｃの穏やかな電位変化に応答して、出力回路
２のｎＭＯＳ２ｂがゆっくりとオンするからである。
ート５に設けられたデプリーション型のｎＭＯＳ５ｃの
働きによるもので、オン状態にあるｐＭＯＳ５ａのチャ
ネル抵抗に、ｎＭＯＳ５ｃのチャネル抵抗Ｒ5cが加算さ
れるからで、後段のインバータゲート５の駆動能力が実
質的に下げられるからである。また、ｔ2 ＜ｔ3 の関係
は、信号Ｓｃの穏やかな電位変化に応答して、出力回路
２のｎＭＯＳ２ｂがゆっくりとオンするからである。
【０００９】したがって、かかる従来技術によれば、負
荷容量ＣL の放電電流の変化率（ｄ i ／ｄt ）を小さく
でき、チップと基板間のインダクタンスに誘起される電
圧を下げて、同時スイッチング雑音を抑制できる。
荷容量ＣL の放電電流の変化率（ｄ i ／ｄt ）を小さく
でき、チップと基板間のインダクタンスに誘起される電
圧を下げて、同時スイッチング雑音を抑制できる。
【００１０】
【発明が解決しようとする課題】ところで、かかる従来
技術は、出力信号の遷移時間を長めに調節することによ
り、同時スイッチング雑音の抑制を図るものであるが、
その調節量は、抵抗要素の値（ｎＭＯＳ５ｃのチャネル
抵抗Ｒ5c）で一律に決まってしまうから、例えば、信頼
性重視の場合（遷移時間をできるだけ長くして雑音を確
実に抑えたい場合）と、速度重視の場合（完璧な雑音抑
制は望まないができるだけ少ない遷移時間にしたい場
合）の双方に、適切な調節量を与えることができないと
いった問題点があった。 ［目的］そこで、本発明は、このような問題点に鑑みて
なされたもので、抵抗要素の値を切り替えることがで
き、例えば、信頼性重視の場合と速度重視の場合の双方
に、適切な調節量を与えることができる利便性の高い回
路技術の提供を目的とする。
技術は、出力信号の遷移時間を長めに調節することによ
り、同時スイッチング雑音の抑制を図るものであるが、
その調節量は、抵抗要素の値（ｎＭＯＳ５ｃのチャネル
抵抗Ｒ5c）で一律に決まってしまうから、例えば、信頼
性重視の場合（遷移時間をできるだけ長くして雑音を確
実に抑えたい場合）と、速度重視の場合（完璧な雑音抑
制は望まないができるだけ少ない遷移時間にしたい場
合）の双方に、適切な調節量を与えることができないと
いった問題点があった。 ［目的］そこで、本発明は、このような問題点に鑑みて
なされたもので、抵抗要素の値を切り替えることがで
き、例えば、信頼性重視の場合と速度重視の場合の双方
に、適切な調節量を与えることができる利便性の高い回
路技術の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、出力回路の前段に設けられたＣＭＯＳイ
ンバータゲートと、該ＣＭＯＳインバータゲートの出力
ノードと該インバータゲートのｐチャネルＭＯＳトラン
ジスタとの間に介装された抵抗要素と、を有する半導体
集積回路装置において、前記抵抗要素を、複数の抵抗要
素から成る並列抵抗網で構成し、且つ、該複数の抵抗要
素を選択し又は組み合わせるためのスイッチ手段を備え
たことを特徴とする。
成するために、出力回路の前段に設けられたＣＭＯＳイ
ンバータゲートと、該ＣＭＯＳインバータゲートの出力
ノードと該インバータゲートのｐチャネルＭＯＳトラン
ジスタとの間に介装された抵抗要素と、を有する半導体
集積回路装置において、前記抵抗要素を、複数の抵抗要
素から成る並列抵抗網で構成し、且つ、該複数の抵抗要
素を選択し又は組み合わせるためのスイッチ手段を備え
たことを特徴とする。
【００１２】又は、前記出力回路のしきい値を浅めに設
定したことを特徴とする。
定したことを特徴とする。
【００１３】
【作用】本発明では、スイッチ手段によって並列抵抗網
の抵抗値が適宜に切り替えられ、出力信号の遷移時間が
多段に調節される。したがって、信頼性重視の場合には
大きめの抵抗値で確実な雑音抑制を図ることができる一
方、速度重視の場合には小さめの抵抗値で遷移時間を短
くすることができる。
の抵抗値が適宜に切り替えられ、出力信号の遷移時間が
多段に調節される。したがって、信頼性重視の場合には
大きめの抵抗値で確実な雑音抑制を図ることができる一
方、速度重視の場合には小さめの抵抗値で遷移時間を短
くすることができる。
【００１４】また、併せて、出力回路のしきい値を浅め
に設定すれば、抵抗値を大きめに設定した場合（信頼性
重視の場合）の速度向上を図ることができるので好まし
い。
に設定すれば、抵抗値を大きめに設定した場合（信頼性
重視の場合）の速度向上を図ることができるので好まし
い。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体集積回路装置の
一実施例を示す図である。なお、従来技術と共通の回路
要素には、同一の符号を付してある。まず、構成を説明
する。図１において、３０は雑音抑制回路であり、この
雑音抑制回路３０は、図５の雑音抑制回路３を改良した
ものである。
する。図１〜図４は本発明に係る半導体集積回路装置の
一実施例を示す図である。なお、従来技術と共通の回路
要素には、同一の符号を付してある。まず、構成を説明
する。図１において、３０は雑音抑制回路であり、この
雑音抑制回路３０は、図５の雑音抑制回路３を改良した
ものである。
【００１６】本実施例の雑音抑制回路３０は、従来技術
の後段のインバータゲート５に対応するＣＭＯＳインバ
ータゲート（以下「インバータゲート」）５０を備えて
いる。インバータゲート５０は、電源電圧ＶCCと接地電
位の間にｐＭＯＳ５ａ及びｎＭＯＳ５ｂを接続するもの
であるが、両トランジスタ（５ａ、５ｂ）の間にデプリ
ーション型のｎＭＯＳ５１を介装する点で一般的なイン
バータゲートとは異なり、さらに、このｎＭＯＳ５１と
並列に、デプリーション型のｎＭＯＳ５２と、エンハン
スメント型のｐＭＯＳ５３（スイッチ手段）からなる直
列回路を接続する点で、従来技術のインバータゲート５
とも異なっている。
の後段のインバータゲート５に対応するＣＭＯＳインバ
ータゲート（以下「インバータゲート」）５０を備えて
いる。インバータゲート５０は、電源電圧ＶCCと接地電
位の間にｐＭＯＳ５ａ及びｎＭＯＳ５ｂを接続するもの
であるが、両トランジスタ（５ａ、５ｂ）の間にデプリ
ーション型のｎＭＯＳ５１を介装する点で一般的なイン
バータゲートとは異なり、さらに、このｎＭＯＳ５１と
並列に、デプリーション型のｎＭＯＳ５２と、エンハン
スメント型のｐＭＯＳ５３（スイッチ手段）からなる直
列回路を接続する点で、従来技術のインバータゲート５
とも異なっている。
【００１７】ｐＭＯＳ５３のゲートには所定の選択信号
ＳＥＬが与えられており、ｐＭＯＳ５３は、（１）信号
ＳＥＬがハイレベルのときにオフとなって、ｎＭＯＳ５
２をｎＭＯＳ５１とｎＭＯＳ５２からなる並列抵抗網５
４から切り離し、並列抵抗網５４の合成抵抗値Ｒｏを、 Ｒｏ＝Ｒ51 …… に設定し（Ｒ51はｎＭＯＳ５１のチャネル抵抗）、
（２）信号ＳＥＬがローレベルのときにオンとなって、
ｎＭＯＳ５２をｎＭＯＳ５１に並列接続し、並列抵抗網
５４の合成抵抗値Ｒｏを、 Ｒｏ＝１／｛（１／Ｒ51）＋（１／Ｒ52）｝ …… に設定する（Ｒ52はｎＭＯＳ５２のチャネル抵抗）。
ＳＥＬが与えられており、ｐＭＯＳ５３は、（１）信号
ＳＥＬがハイレベルのときにオフとなって、ｎＭＯＳ５
２をｎＭＯＳ５１とｎＭＯＳ５２からなる並列抵抗網５
４から切り離し、並列抵抗網５４の合成抵抗値Ｒｏを、 Ｒｏ＝Ｒ51 …… に設定し（Ｒ51はｎＭＯＳ５１のチャネル抵抗）、
（２）信号ＳＥＬがローレベルのときにオンとなって、
ｎＭＯＳ５２をｎＭＯＳ５１に並列接続し、並列抵抗網
５４の合成抵抗値Ｒｏを、 Ｒｏ＝１／｛（１／Ｒ51）＋（１／Ｒ52）｝ …… に設定する（Ｒ52はｎＭＯＳ５２のチャネル抵抗）。
【００１８】したがって、以上の構成によれば、選択信
号ＳＥＬをハイレベルにしたときには、並列抵抗網５４
の合成抵抗値ＲｏがｎＭＯＳ５１のチャネル抵抗値Ｒ51
で与えられ、又は、選択信号ＳＥＬをローレベルにした
ときには、並列抵抗網５４の合成抵抗値ＲｏがｎＭＯＳ
５１のチャネル抵抗値Ｒ51とｎＭＯＳ５２のチャネル抵
抗値Ｒ52の並列値で与えられるから、信号Ｓｂがハイレ
ベルからローレベルへと遷移したとき（インバータゲー
ト５０のｐＭＯＳ５ａがオンしたとき）の信号Ｓｃの遷
移時間を２段階に切り替えることができる。
号ＳＥＬをハイレベルにしたときには、並列抵抗網５４
の合成抵抗値ＲｏがｎＭＯＳ５１のチャネル抵抗値Ｒ51
で与えられ、又は、選択信号ＳＥＬをローレベルにした
ときには、並列抵抗網５４の合成抵抗値ＲｏがｎＭＯＳ
５１のチャネル抵抗値Ｒ51とｎＭＯＳ５２のチャネル抵
抗値Ｒ52の並列値で与えられるから、信号Ｓｂがハイレ
ベルからローレベルへと遷移したとき（インバータゲー
ト５０のｐＭＯＳ５ａがオンしたとき）の信号Ｓｃの遷
移時間を２段階に切り替えることができる。
【００１９】すなわち、選択信号ＳＥＬをハイレベル
（ｐＭＯＳ５３をオフ）にして合成抵抗値Ｒｏを大きく
（上式参照）すれば、信号Ｓｃの遷移時間が長くなる
から、確実な雑音抑制を図ることができ、一方、選択信
号ＳＥＬをローレベル（ｐＭＯＳ５３をオン）にして合
成抵抗値Ｒｏを小さく（上式参照）すれば、信号Ｓｃ
の遷移時間が短くなるから、高速化を図ることができ
る。
（ｐＭＯＳ５３をオフ）にして合成抵抗値Ｒｏを大きく
（上式参照）すれば、信号Ｓｃの遷移時間が長くなる
から、確実な雑音抑制を図ることができ、一方、選択信
号ＳＥＬをローレベル（ｐＭＯＳ５３をオン）にして合
成抵抗値Ｒｏを小さく（上式参照）すれば、信号Ｓｃ
の遷移時間が短くなるから、高速化を図ることができ
る。
【００２０】その結果、例えば、信頼性重視の場合と速
度重視の場合の双方に適切な遷移時間の調節量を与える
ことができ、利便性の高い回路技術を提供できるという
格別な作用効果を奏することができる。なお、実施例で
は、２個のｎＭＯＳ５１、５２で並列抵抗網５４を構成
しているが、これに限るものではなく、２個以上の複数
のデプリーション型ｎＭＯＳで構成してもよい。１個の
ｎＭＯＳ（図１のｎＭＯＳ５１に相当）を除く他のｎＭ
ＯＳに、それぞれスイッチ手段としてのｐＭＯＳ又はｎ
ＭＯＳ（図１のｐＭＯＳ５３に相当）を設け、これらの
スイッチ手段を単独で若しくは組み合わせてオンオフす
るようにしてもよい。
度重視の場合の双方に適切な遷移時間の調節量を与える
ことができ、利便性の高い回路技術を提供できるという
格別な作用効果を奏することができる。なお、実施例で
は、２個のｎＭＯＳ５１、５２で並列抵抗網５４を構成
しているが、これに限るものではなく、２個以上の複数
のデプリーション型ｎＭＯＳで構成してもよい。１個の
ｎＭＯＳ（図１のｎＭＯＳ５１に相当）を除く他のｎＭ
ＯＳに、それぞれスイッチ手段としてのｐＭＯＳ又はｎ
ＭＯＳ（図１のｐＭＯＳ５３に相当）を設け、これらの
スイッチ手段を単独で若しくは組み合わせてオンオフす
るようにしてもよい。
【００２１】図２は、上記実施例に併用して好ましい回
路技術を示す図であり、２０ｂはｎＭＯＳである。この
ｎＭＯＳ２０ｂは、従来技術の出力回路２に設けられた
ｎＭＯＳ２ｂ（図５参照）に対応するものであるが、従
来技術のｎＭＯＳ２ｂが一般的なしきい値（例えば＋
０．６Ｖ）であるのに対し、図２のｎＭＯＳ２０ｂのし
きい値は一般的な値よりも浅めに設定されている点で相
違する。
路技術を示す図であり、２０ｂはｎＭＯＳである。この
ｎＭＯＳ２０ｂは、従来技術の出力回路２に設けられた
ｎＭＯＳ２ｂ（図５参照）に対応するものであるが、従
来技術のｎＭＯＳ２ｂが一般的なしきい値（例えば＋
０．６Ｖ）であるのに対し、図２のｎＭＯＳ２０ｂのし
きい値は一般的な値よりも浅めに設定されている点で相
違する。
【００２２】このような工夫によれば、信号Ｓｃがロー
レベルからハイレベルへと遷移するときのｎＭＯＳ２０
ｂのオンを早めることができるので、例えば、速度重視
の場合に効果があるのはもちろんのこと、信頼性重視の
場合の不都合、すなわち速度低下の問題を解決できるか
ら好ましい。なお、図２では、出力回路２のｎＭＯＳ２
０ｂのしきい値を浅めにしているが、このことは、要す
るに出力回路２それ自体のしきい値を浅めに設定したこ
とに他ならない。
レベルからハイレベルへと遷移するときのｎＭＯＳ２０
ｂのオンを早めることができるので、例えば、速度重視
の場合に効果があるのはもちろんのこと、信頼性重視の
場合の不都合、すなわち速度低下の問題を解決できるか
ら好ましい。なお、図２では、出力回路２のｎＭＯＳ２
０ｂのしきい値を浅めにしているが、このことは、要す
るに出力回路２それ自体のしきい値を浅めに設定したこ
とに他ならない。
【００２３】図３は本実施例を用いて好適な半導体集積
回路装置の一例であり、高速性と信頼性が共に要求され
る半導体メモリのブロック図である。この図において、
６０ 1 、６０2 、……、６０n はアドレス端子（又はア
ドレスパッド）、６１はアドレスデコーダ、６２はロウ
デコーダ、６３はコラムデコーダ、６４はセルアレイ、
６５はセレクトゲート、６６はセンスアンプ、６７は入
出力バッファ、６８1、６８2 、……、６８n は入出力
端子（又は入出力パッド）である。
回路装置の一例であり、高速性と信頼性が共に要求され
る半導体メモリのブロック図である。この図において、
６０ 1 、６０2 、……、６０n はアドレス端子（又はア
ドレスパッド）、６１はアドレスデコーダ、６２はロウ
デコーダ、６３はコラムデコーダ、６４はセルアレイ、
６５はセレクトゲート、６６はセンスアンプ、６７は入
出力バッファ、６８1、６８2 、……、６８n は入出力
端子（又は入出力パッド）である。
【００２４】図示の半導体メモリは、電気的に書き込み
が可能な読み出し専用のメモリ（ＥＰＲＯＭ）であり、
通常の読み出しモードの他に、書き込み時のデータチェ
ックを行うためのベリファイモードを備えている。両モ
ードとも、アドレス信号に従ってセルアレイ６４の番地
を特定し、その番地のデータをセンスアンプ６６で読み
出して入出力バッファから出力する点で同じであるが、
ベリファイモードでは、読み出しデータと書き込みデー
タとの照合をとる点で相違する。すなわち、通常の読み
出しモードでは、単に読み出すだけでよいから、高速性
が重視され、一方のベリファイモードでは高速性よりも
信頼性が重視される。
が可能な読み出し専用のメモリ（ＥＰＲＯＭ）であり、
通常の読み出しモードの他に、書き込み時のデータチェ
ックを行うためのベリファイモードを備えている。両モ
ードとも、アドレス信号に従ってセルアレイ６４の番地
を特定し、その番地のデータをセンスアンプ６６で読み
出して入出力バッファから出力する点で同じであるが、
ベリファイモードでは、読み出しデータと書き込みデー
タとの照合をとる点で相違する。すなわち、通常の読み
出しモードでは、単に読み出すだけでよいから、高速性
が重視され、一方のベリファイモードでは高速性よりも
信頼性が重視される。
【００２５】したがって、かかる半導体メモリに上記実
施例を用いると、それぞれのモードに適した出力信号の
遷移時間を与えることができる。図４は図３の要部詳細
図であり、雑音抑制回路３０は図１の構成と同じもの
（但し、前段のインバータゲート４を含む）で、この雑
音抑制回路３０と出力回路２は図３の入出力バッファ６
７の構成の一部をなす。また、出力端子１は図３の入出
力端子６８1 、６８2 、……、６８n の何れかに相当す
る。図４の特徴とするところは、読み出しモードとベリ
ファイモードでその電圧が変わるプログラム電源Ｖ
PP（読み出しモード時：ＶCC、ベリファイモード時：＞
ＶCC）の電圧変化を検出する高電検出回路７０の出力信
号Ｒ／Ｗを選択信号ＳＥＬに流用する点にある。
施例を用いると、それぞれのモードに適した出力信号の
遷移時間を与えることができる。図４は図３の要部詳細
図であり、雑音抑制回路３０は図１の構成と同じもの
（但し、前段のインバータゲート４を含む）で、この雑
音抑制回路３０と出力回路２は図３の入出力バッファ６
７の構成の一部をなす。また、出力端子１は図３の入出
力端子６８1 、６８2 、……、６８n の何れかに相当す
る。図４の特徴とするところは、読み出しモードとベリ
ファイモードでその電圧が変わるプログラム電源Ｖ
PP（読み出しモード時：ＶCC、ベリファイモード時：＞
ＶCC）の電圧変化を検出する高電検出回路７０の出力信
号Ｒ／Ｗを選択信号ＳＥＬに流用する点にある。
【００２６】すなわち、高電圧検出回路７０は、電源Ｖ
PPと接地電位の間に、負荷抵抗としてのｐＭＯＳ７１を
介して接続した初段のインバータゲート７２の入力に電
源電圧ＶCCを与え、この初段のインバータゲート７２の
出力を次段のインバータゲート７３及び終段のインバー
タゲート７４を介して、出力信号Ｒ／Ｗとして取り出す
ものである。
PPと接地電位の間に、負荷抵抗としてのｐＭＯＳ７１を
介して接続した初段のインバータゲート７２の入力に電
源電圧ＶCCを与え、この初段のインバータゲート７２の
出力を次段のインバータゲート７３及び終段のインバー
タゲート７４を介して、出力信号Ｒ／Ｗとして取り出す
ものである。
【００２７】読み出しモード時の出力信号Ｒ／Ｗは、同
モード時のプログラム電源ＶPPが電源電圧ＶCC相当のた
め、初段のインバータゲート７２の出力が接地電位とな
り、結局、ローレベルで取り出される。一方、ベリファ
イモード時の出力信号Ｒ／Ｗは、同モード時のプログラ
ム電源ＶPPが電源電圧ＶCCよりもはるかに高い電圧（例
えば＋１２Ｖ）のため、初段のインバータゲート７２の
出力が、電源電圧ＶCCよりもはるかに高い電圧となり、
結局、ハイレベルで取り出される。
モード時のプログラム電源ＶPPが電源電圧ＶCC相当のた
め、初段のインバータゲート７２の出力が接地電位とな
り、結局、ローレベルで取り出される。一方、ベリファ
イモード時の出力信号Ｒ／Ｗは、同モード時のプログラ
ム電源ＶPPが電源電圧ＶCCよりもはるかに高い電圧（例
えば＋１２Ｖ）のため、初段のインバータゲート７２の
出力が、電源電圧ＶCCよりもはるかに高い電圧となり、
結局、ハイレベルで取り出される。
【００２８】したがって、半導体メモリの既存の信号を
選択信号ＳＥＬに流用できるから、大幅な改修等を要す
ることなく、速度重視と信頼性重視の場合のそれぞれに
適した出力信号Ｓｄの遷移時間を与えることができる。
選択信号ＳＥＬに流用できるから、大幅な改修等を要す
ることなく、速度重視と信頼性重視の場合のそれぞれに
適した出力信号Ｓｄの遷移時間を与えることができる。
【００２９】
【発明の効果】本発明によれば、スイッチ手段によって
並列抵抗網の抵抗値を適宜に切り替えることができ、出
力信号の遷移時間を多段に調節できる。したがって、信
頼性重視の場合には大きめの抵抗値で確実な雑音抑制を
図ることができる一方、速度重視の場合には小さめの抵
抗値で遷移時間を短くすることができ、双方の場合に適
した遷移時間を与えることができる。
並列抵抗網の抵抗値を適宜に切り替えることができ、出
力信号の遷移時間を多段に調節できる。したがって、信
頼性重視の場合には大きめの抵抗値で確実な雑音抑制を
図ることができる一方、速度重視の場合には小さめの抵
抗値で遷移時間を短くすることができ、双方の場合に適
した遷移時間を与えることができる。
【００３０】また、併せて、出力回路のしきい値を浅め
に設定すれば、抵抗値を大きめに設定した場合（信頼性
重視の場合）の速度向上を図ることができるので好まし
い。
に設定すれば、抵抗値を大きめに設定した場合（信頼性
重視の場合）の速度向上を図ることができるので好まし
い。
【図１】一実施例の構成図である。
【図２】一実施例に併用して好ましい出力回路の構成図
である。
である。
【図３】一実施例を用いて好適な半導体メモリのブロッ
ク図である。
ク図である。
【図４】一実施例を適用した場合の半導体メモリの要部
構成図である。
構成図である。
【図５】従来例の構成図である。
【図６】従来例の信号遷移特性図である。
２：出力回路 ５０：ＣＭＯＳインバータゲート ５１、５２：ｎＭＯＳ（抵抗要素） ５３：ｐＭＯＳ（スイッチ手段） ５４：並列抵抗網
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ
Claims (2)
- 【請求項１】出力回路の前段に設けられたＣＭＯＳイン
バータゲートと、 該ＣＭＯＳインバータゲートの出力ノードと該インバー
タゲートのｐチャネルＭＯＳトランジスタとの間に介装
された抵抗要素と、を有する半導体集積回路装置におい
て、 前記抵抗要素を、複数の抵抗要素から成る並列抵抗網で
構成し、且つ、 該複数の抵抗要素を選択し又は組み合わせるためのスイ
ッチ手段を備えたことを特徴とする半導体集積回路装
置。 - 【請求項２】前記出力回路のしきい値を浅めに設定した
ことを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4811794A JPH07264043A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4811794A JPH07264043A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264043A true JPH07264043A (ja) | 1995-10-13 |
Family
ID=12794387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4811794A Pending JPH07264043A (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952872A (zh) * | 2015-05-13 | 2015-09-30 | 无锡昕智隆电子科技有限公司 | 一种单芯片集成电路 |
-
1994
- 1994-03-18 JP JP4811794A patent/JPH07264043A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952872A (zh) * | 2015-05-13 | 2015-09-30 | 无锡昕智隆电子科技有限公司 | 一种单芯片集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011023 |