JPH07264038A - 電圧クランプ回路 - Google Patents
電圧クランプ回路Info
- Publication number
- JPH07264038A JPH07264038A JP6053762A JP5376294A JPH07264038A JP H07264038 A JPH07264038 A JP H07264038A JP 6053762 A JP6053762 A JP 6053762A JP 5376294 A JP5376294 A JP 5376294A JP H07264038 A JPH07264038 A JP H07264038A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- input
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】本発明はＩＣテスタ等のドライバ回路に使用す
る電圧クランプ回路であって、構造的に単純でしかも高
速で正確な電圧クランプが可能な電圧クランプ回路を提
供するものである。 【構成】Ｎ型ＦＥＴ１１とＰ型ＦＥＴ１２を備え、前記
Ｎ型及びＰ型のＦＥＴのゲートを共通に接続して入力端
子１７とし、かつ前記Ｎ型ＦＥＴのソース及び基板と前
記Ｐ型ＦＥＴのソース及び基板を接続して出力端子１８
とし、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴの少なくともい
ずれか一方のドレイン側にクランプすべき電圧を供給す
る電圧源（１３、１４）を接続したことを特徴とした電
圧クランプ回路。
る電圧クランプ回路であって、構造的に単純でしかも高
速で正確な電圧クランプが可能な電圧クランプ回路を提
供するものである。 【構成】Ｎ型ＦＥＴ１１とＰ型ＦＥＴ１２を備え、前記
Ｎ型及びＰ型のＦＥＴのゲートを共通に接続して入力端
子１７とし、かつ前記Ｎ型ＦＥＴのソース及び基板と前
記Ｐ型ＦＥＴのソース及び基板を接続して出力端子１８
とし、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴの少なくともい
ずれか一方のドレイン側にクランプすべき電圧を供給す
る電圧源（１３、１４）を接続したことを特徴とした電
圧クランプ回路。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の電圧ク
ランプ回路に関し、詳しくは重負荷に対しても大電流を
高速で供給し得る高精度の電圧クランプが可能な電圧ク
ランプ回路に関する。
ランプ回路に関し、詳しくは重負荷に対しても大電流を
高速で供給し得る高精度の電圧クランプが可能な電圧ク
ランプ回路に関する。
【０００２】
【従来の技術】従来、一般に電子部品や電子機器等の測
定装置では重負荷に対し電圧印加する場合も多く、例え
ば図７に示すＩＣテスタ装置ではテスタの制御回路７１
からの出力をドライバ回路７２を介してＩＣ等の被測定
回路（ＤＵＴ）７３に設定電圧を供給している。ドライ
バ回路７２にはＤＵＴ７３のテスト入力数（ｎ）に応じ
た数のドライバ回路７２１、７２２ ・・・、７２ｎが設け
られている。各ドライバ回路には図５に示すような電流
クランプ（リミッタ）付きドライバ回路が用いられてい
た。
定装置では重負荷に対し電圧印加する場合も多く、例え
ば図７に示すＩＣテスタ装置ではテスタの制御回路７１
からの出力をドライバ回路７２を介してＩＣ等の被測定
回路（ＤＵＴ）７３に設定電圧を供給している。ドライ
バ回路７２にはＤＵＴ７３のテスト入力数（ｎ）に応じ
た数のドライバ回路７２１、７２２ ・・・、７２ｎが設け
られている。各ドライバ回路には図５に示すような電流
クランプ（リミッタ）付きドライバ回路が用いられてい
た。
【０００３】図５において入力電圧は入力端子３８ｂよ
り入力され、オペアンプ２１ｂ及び抵抗２２ｂ、２３ｂ
によるバッファ回路（ＮＵＬＬアンプ）２ｂと抵抗３６
を介して、オペアンプ３１ｂ及び抵抗３２ｂ、３３ｂ、
３５ｂからなる出力ドライバ用のバッファ回路３ｂに接
続され、その出力が出力端子３９ｂに接続される。電流
検出用抵抗３５ｂの両端は、一方は出力端子３９ｂに与
える影響を小さくするためのボルテージフォロアによる
バァファ回路４ｂを介し、他方はオペアンプ３１ｂの出
力から直接コンパレータ４２ｂの各入力に接続され、そ
の出力は所定の出力電流で出力クランプするためのクラ
ンプ回路５の入力５ａに接続され、クランプ回路５の出
力５ｂはドライバ回路３ｂの入力に接続される。バッフ
ァ回路３ｂの出力電流が電流検出用抵抗３５ｂ及びコン
パレータ回路４２ｂにより電圧として検出され、クラン
プ電圧として設定した所定の電圧になればバッファ回路
３ｂの入力電圧がクランプされ、出力電圧及び電流クラ
ンプが行われる。
り入力され、オペアンプ２１ｂ及び抵抗２２ｂ、２３ｂ
によるバッファ回路（ＮＵＬＬアンプ）２ｂと抵抗３６
を介して、オペアンプ３１ｂ及び抵抗３２ｂ、３３ｂ、
３５ｂからなる出力ドライバ用のバッファ回路３ｂに接
続され、その出力が出力端子３９ｂに接続される。電流
検出用抵抗３５ｂの両端は、一方は出力端子３９ｂに与
える影響を小さくするためのボルテージフォロアによる
バァファ回路４ｂを介し、他方はオペアンプ３１ｂの出
力から直接コンパレータ４２ｂの各入力に接続され、そ
の出力は所定の出力電流で出力クランプするためのクラ
ンプ回路５の入力５ａに接続され、クランプ回路５の出
力５ｂはドライバ回路３ｂの入力に接続される。バッフ
ァ回路３ｂの出力電流が電流検出用抵抗３５ｂ及びコン
パレータ回路４２ｂにより電圧として検出され、クラン
プ電圧として設定した所定の電圧になればバッファ回路
３ｂの入力電圧がクランプされ、出力電圧及び電流クラ
ンプが行われる。
【０００４】クランプ回路５は入力５ａからの入力電圧
をクランプすべき高電圧側のクランプ電圧５３（ＶＨ）
及びクランプすべき低電圧側のクランプ電圧５６（Ｖ
Ｌ）と比較するためのコンパレータ回路５１及び５４
と、コンパレータ回路５１及びコンパレータ回路５４の
出力の逆流を各々防止するダイオード５２及び５５から
なり、入力５ａからの入力電圧はコンパレータ回路５１
及び５４によりＶＨ及びＶＬと比較され、ＶＨよりも高
い電圧が入力された場合にはコンパレータ回路５１の出
力がダイオード５２を介して出力５ｂをＶＨの電圧にク
ランプし、ＶＬよりも低い電圧が入力された場合にはコ
ンパレータ回路５４の出力がダイオード５５を介して出
力５ｂをＶＬの電圧にクランプする。
をクランプすべき高電圧側のクランプ電圧５３（ＶＨ）
及びクランプすべき低電圧側のクランプ電圧５６（Ｖ
Ｌ）と比較するためのコンパレータ回路５１及び５４
と、コンパレータ回路５１及びコンパレータ回路５４の
出力の逆流を各々防止するダイオード５２及び５５から
なり、入力５ａからの入力電圧はコンパレータ回路５１
及び５４によりＶＨ及びＶＬと比較され、ＶＨよりも高
い電圧が入力された場合にはコンパレータ回路５１の出
力がダイオード５２を介して出力５ｂをＶＨの電圧にク
ランプし、ＶＬよりも低い電圧が入力された場合にはコ
ンパレータ回路５４の出力がダイオード５５を介して出
力５ｂをＶＬの電圧にクランプする。
【０００５】また、従来の他のクランプ回路例を図６に
示す。図６では入力バッファ回路２ｃと、オペアンプ３
１ｃ及び抵抗３２ｃ、３３ｃからなる出力バッファ回路
３ｃとの間にツェナーダイオード６３、６４からなるク
ランプ回路６が抵抗６２を介して設けられており、出力
バッファ回路３ｃの入力は（ツェナー電圧ＶＺ）＋（順
方向電圧ＶＦ）の和電圧にクランプされる。
示す。図６では入力バッファ回路２ｃと、オペアンプ３
１ｃ及び抵抗３２ｃ、３３ｃからなる出力バッファ回路
３ｃとの間にツェナーダイオード６３、６４からなるク
ランプ回路６が抵抗６２を介して設けられており、出力
バッファ回路３ｃの入力は（ツェナー電圧ＶＺ）＋（順
方向電圧ＶＦ）の和電圧にクランプされる。
【０００６】
【発明が解決しようとする課題】前記のようなクランプ
（リミッタ）回路は、負荷回路をオーバードライブとな
る大きな入力信号から保護したり、信号電圧を一定値以
上に振らせないようにするために使われていた。しかし
ながら、上記のような出力電圧のクランプ付きドライバ
回路では、図５の場合のクランプ電圧は比較的精度良く
設定できるが回路構成が複雑になり、図６の場合のクラ
ンプ電圧は構成は簡単であるがツェナー電圧によってク
ランプ電圧が決定されるためクランプ電圧を自由に設定
できなく、しかもクランプ電圧があまり正確でなくスピ
ードも遅いという問題があった。
（リミッタ）回路は、負荷回路をオーバードライブとな
る大きな入力信号から保護したり、信号電圧を一定値以
上に振らせないようにするために使われていた。しかし
ながら、上記のような出力電圧のクランプ付きドライバ
回路では、図５の場合のクランプ電圧は比較的精度良く
設定できるが回路構成が複雑になり、図６の場合のクラ
ンプ電圧は構成は簡単であるがツェナー電圧によってク
ランプ電圧が決定されるためクランプ電圧を自由に設定
できなく、しかもクランプ電圧があまり正確でなくスピ
ードも遅いという問題があった。
【０００７】そこで本発明はこれらの問題を解決し、構
造的に単純でしかも高速で正確な電圧クランプが可能な
ドライバ回路を提供することを目的とする。
造的に単純でしかも高速で正確な電圧クランプが可能な
ドライバ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記の問題を解決するた
めに本発明の請求項１の電圧クランプ回路は、Ｎ型ＦＥ
ＴとＰ型ＦＥＴを備え、前記Ｎ型及びＰ型のＦＥＴのゲ
ートを共通に接続して入力端子とし、かつ前記Ｎ型ＦＥ
Ｔのソース及び基板と前記Ｐ型ＦＥＴのソース及び基板
を接続して出力端子とし、前記Ｎ型ＦＥＴと前記Ｐ型Ｆ
ＥＴの少なくともいずれか一方のドレイン側にクランプ
すべき電圧を供給する電圧源を接続したことを特徴とす
る。
めに本発明の請求項１の電圧クランプ回路は、Ｎ型ＦＥ
ＴとＰ型ＦＥＴを備え、前記Ｎ型及びＰ型のＦＥＴのゲ
ートを共通に接続して入力端子とし、かつ前記Ｎ型ＦＥ
Ｔのソース及び基板と前記Ｐ型ＦＥＴのソース及び基板
を接続して出力端子とし、前記Ｎ型ＦＥＴと前記Ｐ型Ｆ
ＥＴの少なくともいずれか一方のドレイン側にクランプ
すべき電圧を供給する電圧源を接続したことを特徴とす
る。
【０００９】また、本発明の請求項２の電圧クランプ回
路は前記Ｎ型及びＰ型ＦＥＴの少なくとも一方のゲート
と前記入力端子との間に、入力電圧制御用の電圧源を接
続したことを特徴とする。
路は前記Ｎ型及びＰ型ＦＥＴの少なくとも一方のゲート
と前記入力端子との間に、入力電圧制御用の電圧源を接
続したことを特徴とする。
【００１０】
【作用】請求項１の発明によれば、ＦＥＴのドレイン側
に電圧源を設けソース側を出力にすることにより、構造
的に単純でしかも高速で正確な電圧クランプの設定が可
能になる。請求項２の発明によれば、ＦＥＴのゲートと
入力端子間に電圧源を設けることにより更にクランプ電
圧設定の自由度が高められる。
に電圧源を設けソース側を出力にすることにより、構造
的に単純でしかも高速で正確な電圧クランプの設定が可
能になる。請求項２の発明によれば、ＦＥＴのゲートと
入力端子間に電圧源を設けることにより更にクランプ電
圧設定の自由度が高められる。
【００１１】
【実施例】以下、本発明の実施例であるＩＣテスタ用ド
ライバ回路を図１〜図３を用いて説明する。図３のドラ
イバ回路は入力端子３８に接続する入力側バッファ回路
２と出力端子３９に接続する出力側バッファ回路３とバ
ッファ回路２、３間に設けた出力電圧クランプ回路１か
らなる。バッファ回路２はオペアンプ２１及び抵抗２
２、２３で構成された反転増幅器であり、バッファ回路
３はオペアンプ３１及び抵抗３２、３３で構成された反
転増幅器であり、各々のオペアンプの正電源、負電源を
ＶＤＤ、ＶＥＥとする。
ライバ回路を図１〜図３を用いて説明する。図３のドラ
イバ回路は入力端子３８に接続する入力側バッファ回路
２と出力端子３９に接続する出力側バッファ回路３とバ
ッファ回路２、３間に設けた出力電圧クランプ回路１か
らなる。バッファ回路２はオペアンプ２１及び抵抗２
２、２３で構成された反転増幅器であり、バッファ回路
３はオペアンプ３１及び抵抗３２、３３で構成された反
転増幅器であり、各々のオペアンプの正電源、負電源を
ＶＤＤ、ＶＥＥとする。
【００１２】電圧クランプ回路１はＮ型ＭＯＳＦＥＴ１
１とＰ型ＭＯＳＦＥＴ１２を備え、Ｎ型及びＰ型のＭＯ
ＳＦＥＴ１１、１２のゲートを共通に接続して入力端子
１７とし、かつＮ型ＭＯＳＦＥＴ１１のソース及び基板
とＰ型ＭＯＳＦＥＴ１２のソース及び基板をそれぞれ接
続して出力端子１８とするＭＯＳ回路で構成されてい
る。Ｎ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１２の各
ドレイン側にクランプすべき電圧を供給する電圧源１
３、１４をそれぞれ接続している。また、Ｎ型及びＰ型
ＭＯＳＦＥＴ１１、１２の各ゲートと入力端子１７の間
に、入力電圧制御用の電圧源１５、１６を接続してい
る。
１とＰ型ＭＯＳＦＥＴ１２を備え、Ｎ型及びＰ型のＭＯ
ＳＦＥＴ１１、１２のゲートを共通に接続して入力端子
１７とし、かつＮ型ＭＯＳＦＥＴ１１のソース及び基板
とＰ型ＭＯＳＦＥＴ１２のソース及び基板をそれぞれ接
続して出力端子１８とするＭＯＳ回路で構成されてい
る。Ｎ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１２の各
ドレイン側にクランプすべき電圧を供給する電圧源１
３、１４をそれぞれ接続している。また、Ｎ型及びＰ型
ＭＯＳＦＥＴ１１、１２の各ゲートと入力端子１７の間
に、入力電圧制御用の電圧源１５、１６を接続してい
る。
【００１３】次に、上記ドライバ回路における電圧クラ
ンプ動作を説明する。図１及び図２において、クランプ
すべき高電圧側の電圧源１３によるクランプ電圧ＶＨ及
びクランプすべき低電圧側の電圧源１４によるクランプ
電圧ＶＬと、バッファ回路２、３の動作電圧（ＶＤＤ及
びＶＥＥ）と、出力端子１８の出力電圧（ＶＯ）との関
係はＶＥＥ＋ＶＴＨＰ＜ＶＬ≦ＶＯ≦ＶＨ＜ＶＤＤ−Ｖ
ＴＨＮとなっており、更にＮ型及びＰ型ＭＯＳＦＥＴ１
１、１２のしきい値電圧を各々ＶＴＨＮ及びＶＴＨＰ、
入力電圧制御用の電圧源１５、１６を各々ＶＴＨ１及び
ＶＴＨ２、入力端子１７に入力される電圧をＶＩとすれ
ば、Ｎ型及びＰ型ＭＯＳＦＥＴ１１、１２が飽和するま
で（ＶＩ＋ＶＴＨ１−ＶＴＨＮ＜ＶＨ−ＶＯ，ＶＩ−Ｖ
ＴＨ２＋ＶＴＨＰ＜ＶＯ−ＶＬ）の間は入力電圧に応じ
て出力電圧も変化するバァファアンプとして動作し、Ｎ
型及びＰ型ＭＯＳＦＥＴ１１、１２が飽和（ＶＩ＋ＶＴ
Ｈ１−ＶＴＨＮ≧ＶＨ−ＶＯ，ＶＩ−ＶＴＨ２＋ＶＴＨ
Ｐ≧ＶＯ−ＶＬ）すれば、出力はＶＨまたはＶＬに低抵
抗で接続され電圧クランプされるので、図２に示すよう
な入出力特性を得ることができる。
ンプ動作を説明する。図１及び図２において、クランプ
すべき高電圧側の電圧源１３によるクランプ電圧ＶＨ及
びクランプすべき低電圧側の電圧源１４によるクランプ
電圧ＶＬと、バッファ回路２、３の動作電圧（ＶＤＤ及
びＶＥＥ）と、出力端子１８の出力電圧（ＶＯ）との関
係はＶＥＥ＋ＶＴＨＰ＜ＶＬ≦ＶＯ≦ＶＨ＜ＶＤＤ−Ｖ
ＴＨＮとなっており、更にＮ型及びＰ型ＭＯＳＦＥＴ１
１、１２のしきい値電圧を各々ＶＴＨＮ及びＶＴＨＰ、
入力電圧制御用の電圧源１５、１６を各々ＶＴＨ１及び
ＶＴＨ２、入力端子１７に入力される電圧をＶＩとすれ
ば、Ｎ型及びＰ型ＭＯＳＦＥＴ１１、１２が飽和するま
で（ＶＩ＋ＶＴＨ１−ＶＴＨＮ＜ＶＨ−ＶＯ，ＶＩ−Ｖ
ＴＨ２＋ＶＴＨＰ＜ＶＯ−ＶＬ）の間は入力電圧に応じ
て出力電圧も変化するバァファアンプとして動作し、Ｎ
型及びＰ型ＭＯＳＦＥＴ１１、１２が飽和（ＶＩ＋ＶＴ
Ｈ１−ＶＴＨＮ≧ＶＨ−ＶＯ，ＶＩ−ＶＴＨ２＋ＶＴＨ
Ｐ≧ＶＯ−ＶＬ）すれば、出力はＶＨまたはＶＬに低抵
抗で接続され電圧クランプされるので、図２に示すよう
な入出力特性を得ることができる。
【００１４】図２を更に説明する。実線はＶＴＨ１＝Ｖ
ＴＨ２＝０ＶでかつＶＨ及びＶＬ共に設定した場合の入
出力特性であり、ＶＨ＝ＶＤＤの場合にはＶＨからＶＤ
Ｄにつながる点線Ａのような入出力特性になり、ＶＬ＝
ＶＥＥの場合にはＶＬからＶＥＥにつながる点線Ｂのよ
うな入出力特性になる。ＶＴＨ１またはＶＴＨ２が電圧
を持っている場合には入出力特性が一点鎖線Ｃ１、Ｃ２
のようにシフトする。
ＴＨ２＝０ＶでかつＶＨ及びＶＬ共に設定した場合の入
出力特性であり、ＶＨ＝ＶＤＤの場合にはＶＨからＶＤ
Ｄにつながる点線Ａのような入出力特性になり、ＶＬ＝
ＶＥＥの場合にはＶＬからＶＥＥにつながる点線Ｂのよ
うな入出力特性になる。ＶＴＨ１またはＶＴＨ２が電圧
を持っている場合には入出力特性が一点鎖線Ｃ１、Ｃ２
のようにシフトする。
【００１５】本実施例に関する電圧クランプ回路１はＮ
型及びＰ型ＭＯＳＦＥＴからなる構成素子数の少ない簡
単な構成であり、しかも各々ＭＯＳＦＥＴのゲート・ソ
ース間電圧が大きくなるに従いソース・ドレイン電流が
増加するので、負荷の大きさによって電流の立ち上がり
・立ち下がり時間が変化することが抑えられ、出力の遷
移時間を短く抑えられるという特徴がある。従って、本
発明に関するクランプ回路を用いることによって、電圧
クランプ機能を持ったＩＣテスタ用のドライバ回路を従
来に比べ簡単に構成できる。また本発明の電圧クランプ
回路１は、出力バッファ回路に直接接続でき、その出力
が入力端子３８に影響を与えることがないので入力バッ
ファ回路２の省略も可能となり、その場合更に大幅な回
路削減が可能になる。
型及びＰ型ＭＯＳＦＥＴからなる構成素子数の少ない簡
単な構成であり、しかも各々ＭＯＳＦＥＴのゲート・ソ
ース間電圧が大きくなるに従いソース・ドレイン電流が
増加するので、負荷の大きさによって電流の立ち上がり
・立ち下がり時間が変化することが抑えられ、出力の遷
移時間を短く抑えられるという特徴がある。従って、本
発明に関するクランプ回路を用いることによって、電圧
クランプ機能を持ったＩＣテスタ用のドライバ回路を従
来に比べ簡単に構成できる。また本発明の電圧クランプ
回路１は、出力バッファ回路に直接接続でき、その出力
が入力端子３８に影響を与えることがないので入力バッ
ファ回路２の省略も可能となり、その場合更に大幅な回
路削減が可能になる。
【００１６】クランプ電圧ＶＨ及びＶＬは上記実施例で
は定電圧源を使用しているが可変電圧源を使用しても良
い。また、ＶＴＨ１及びＶＴＨ２は前記のように入力電
圧とクランプ電圧の間で電圧差を持たせる場合に適し、
ＶＴＨ１またはＶＴＨ２のみを設定したり、電圧差を持
たせる必要が無い場合にはＮ型及びＰ型ＭＯＳＦＥＴ
１、２のゲートを直接入力１７に接続しても良い。ま
た、電圧源としてダイオードの順方向電圧ＶＦを使用し
て構成しても良い。更に、上記実施例ではＮ型及びＰ型
ＭＯＳＦＥＴを使用しているが、接合型電界効果トラン
ジスタ（Ｊ ＦＥＴ）を使用しても良い。
は定電圧源を使用しているが可変電圧源を使用しても良
い。また、ＶＴＨ１及びＶＴＨ２は前記のように入力電
圧とクランプ電圧の間で電圧差を持たせる場合に適し、
ＶＴＨ１またはＶＴＨ２のみを設定したり、電圧差を持
たせる必要が無い場合にはＮ型及びＰ型ＭＯＳＦＥＴ
１、２のゲートを直接入力１７に接続しても良い。ま
た、電圧源としてダイオードの順方向電圧ＶＦを使用し
て構成しても良い。更に、上記実施例ではＮ型及びＰ型
ＭＯＳＦＥＴを使用しているが、接合型電界効果トラン
ジスタ（Ｊ ＦＥＴ）を使用しても良い。
【００１７】次に、本発明をテスタの出力回路に応用し
た場合の実施回路例を図４に示す。同図において、上記
実施例と同様の回路要素には同一の符号を付している。
図４のドライバ回路は入力端子３８ａ、３８ｂに接続す
る入力側バッファ回路２ａと出力端子３９ａに抵抗３５
を介して接続する出力側バッファ回路３ａとバッファ回
路２ａ、３ａ間に設けた本発明による電圧クランプ回路
１と出力電圧検出用のバッファ回路４と負帰還をかける
ためのバッファ回路６及びバッファ回路７とからなり、
バッファ回路６の出力は抵抗２５を介してオペアンプ２
１ａの入力に接続されると共に抵抗３４ａを介してオペ
アンプ３１ａの入力に接続され、バッファ回路７の出力
は抵抗２４を介してオペアンプ２１ａの入力に接続され
る。また、電圧クランプ回路１の出力１８及びオペアン
プ３１ａの出力はそれぞれ抵抗２３ａ及び抵抗２６を介
してオペアンプ２１ａの入力に負帰還され、バッファ回
路４の出力は抵抗４７ａを介してバッファ回路７の入力
になり、オペアンプ４６の反転入力端子には抵抗４７ｂ
を介して基準電圧源４９が接続される。バッファ回路２
ａはオペアンプ２１ａ及び抵抗２３ａ、２４、２５、２
６で構成された加算器、バッファ回路３ａはオペアンプ
３１ａ及び抵抗３２ａ、３３ａ、３４ａで構成された反
転増幅器、バッファ回路６はオペアンプ４２及び抵抗４
３、４４で構成された反転増幅器、バッファ回路７はオ
ペアンプ４６及び抵抗４７ａ、４７ｂ、４８で構成され
た反転増幅器、抵抗３５（Ｒｓ）は出力の電流検出用抵
抗である。
た場合の実施回路例を図４に示す。同図において、上記
実施例と同様の回路要素には同一の符号を付している。
図４のドライバ回路は入力端子３８ａ、３８ｂに接続す
る入力側バッファ回路２ａと出力端子３９ａに抵抗３５
を介して接続する出力側バッファ回路３ａとバッファ回
路２ａ、３ａ間に設けた本発明による電圧クランプ回路
１と出力電圧検出用のバッファ回路４と負帰還をかける
ためのバッファ回路６及びバッファ回路７とからなり、
バッファ回路６の出力は抵抗２５を介してオペアンプ２
１ａの入力に接続されると共に抵抗３４ａを介してオペ
アンプ３１ａの入力に接続され、バッファ回路７の出力
は抵抗２４を介してオペアンプ２１ａの入力に接続され
る。また、電圧クランプ回路１の出力１８及びオペアン
プ３１ａの出力はそれぞれ抵抗２３ａ及び抵抗２６を介
してオペアンプ２１ａの入力に負帰還され、バッファ回
路４の出力は抵抗４７ａを介してバッファ回路７の入力
になり、オペアンプ４６の反転入力端子には抵抗４７ｂ
を介して基準電圧源４９が接続される。バッファ回路２
ａはオペアンプ２１ａ及び抵抗２３ａ、２４、２５、２
６で構成された加算器、バッファ回路３ａはオペアンプ
３１ａ及び抵抗３２ａ、３３ａ、３４ａで構成された反
転増幅器、バッファ回路６はオペアンプ４２及び抵抗４
３、４４で構成された反転増幅器、バッファ回路７はオ
ペアンプ４６及び抵抗４７ａ、４７ｂ、４８で構成され
た反転増幅器、抵抗３５（Ｒｓ）は出力の電流検出用抵
抗である。
【００１８】本実施例では、抵抗３５を流れる電流がＶ
Ｈ／ＲｓまたはＶＬ／Ｒｓと等しくなったときクランプ
機能が働いて電圧クランプ回路１の出力１８がクランプ
される構成になっており、クランプ機能が動作している
時は出力電流はＶＨまたはＶＬと抵抗３５の値のみによ
り決定された出力電流になる電流制限機能を持つという
特徴がある。
Ｈ／ＲｓまたはＶＬ／Ｒｓと等しくなったときクランプ
機能が働いて電圧クランプ回路１の出力１８がクランプ
される構成になっており、クランプ機能が動作している
時は出力電流はＶＨまたはＶＬと抵抗３５の値のみによ
り決定された出力電流になる電流制限機能を持つという
特徴がある。
【００１９】
【発明の効果】以上のように本発明によれば、電圧クラ
ンプ回路の構成が従来回路に比べ大幅に簡略化され集積
化が容易になり、コスト削減が可能になるという効果を
有すると共に、高速動作が可能になるという効果を有す
る。
ンプ回路の構成が従来回路に比べ大幅に簡略化され集積
化が容易になり、コスト削減が可能になるという効果を
有すると共に、高速動作が可能になるという効果を有す
る。
【図１】本発明を実施した電圧クランプ回路の回路図で
ある。
ある。
【図２】図１の電圧クランプ回路の入出力特性図であ
る。
る。
【図３】本発明の実施例を示すテスタ用ドライバ回路の
回路図である。
回路図である。
【図４】本発明の別の実施例を示すテスタ用ドライバ回
路の回路図である。
路の回路図である。
【図５】従来の電圧クランプ回路を示す回路図である。
【図６】従来の別の電圧クランプ回路を示す回路図であ
る。
る。
【図７】ＩＣテスタ装置の回路構成を示すブロック図で
ある。
ある。
１ 電圧クランプ回路 １１
Ｎ型ＭＯＳＦＥＴ １２ Ｐ型ＭＯＳＦＥＴ １３、１４
電圧源 １５、１６ （入力電圧制御用）電圧源 １７
入力端子 １８ 出力端子
Ｎ型ＭＯＳＦＥＴ １２ Ｐ型ＭＯＳＦＥＴ １３、１４
電圧源 １５、１６ （入力電圧制御用）電圧源 １７
入力端子 １８ 出力端子
Claims (2)
- 【請求項１】 Ｎ型ＦＥＴとＰ型ＦＥＴを備え、前記Ｎ
型及びＰ型のＦＥＴのゲートを共通に接続して入力端子
とし、かつ前記Ｎ型ＦＥＴのソース及び基板と前記Ｐ型
ＦＥＴのソース及び基板を接続して出力端子とし、前記
Ｎ型ＦＥＴと前記Ｐ型ＦＥＴの少なくともいずれか一方
のドレイン側にクランプすべき電圧を供給する電圧源を
接続したことを特徴とする電圧クランプ回路。 - 【請求項２】 前記Ｎ型及びＰ型ＦＥＴの少なくとも一
方のゲートと前記入力端子との間に、入力電圧制御用の
電圧源を接続した請求項１に記載の電圧クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053762A JPH07264038A (ja) | 1994-03-24 | 1994-03-24 | 電圧クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053762A JPH07264038A (ja) | 1994-03-24 | 1994-03-24 | 電圧クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264038A true JPH07264038A (ja) | 1995-10-13 |
Family
ID=12951837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053762A Pending JPH07264038A (ja) | 1994-03-24 | 1994-03-24 | 電圧クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009247094A (ja) * | 2008-03-31 | 2009-10-22 | Nippon Soken Inc | 電圧クランプ回路 |
-
1994
- 1994-03-24 JP JP6053762A patent/JPH07264038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009247094A (ja) * | 2008-03-31 | 2009-10-22 | Nippon Soken Inc | 電圧クランプ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930007482B1 (ko) | 전류검출회로 | |
| US5004970A (en) | Device and a process for detecting current flow in a MOS transistor | |
| US5446396A (en) | Voltage comparator with hysteresis | |
| JPH08334534A (ja) | 電力用半導体構成要素の負荷電流検出用回路装置 | |
| US4763028A (en) | Circuit and method for semiconductor leakage current compensation | |
| JPH07106875A (ja) | 半導体集積回路 | |
| WO2007049597A1 (ja) | 電流検出回路 | |
| JPH0552880A (ja) | 電流検出回路 | |
| US7109785B2 (en) | Current source for generating a constant reference current | |
| US4068140A (en) | MOS source follower circuit | |
| US5485123A (en) | Circuit configuration for adjusting the quadrature-axis current component of a push-pull output stage | |
| JPH08307212A (ja) | スイッチキャパシタインタフェース回路 | |
| JPH07264038A (ja) | 電圧クランプ回路 | |
| JP3797186B2 (ja) | クランプ回路 | |
| US20020000844A1 (en) | Comparator and a control circuit for a power MOSFET | |
| JP3175493B2 (ja) | 電流検出回路 | |
| JPH07191065A (ja) | 集積コンパレータ回路 | |
| EP1050956A1 (en) | Detector circuit | |
| US6417702B1 (en) | Multi-mode current-to-voltage converter | |
| US20040041546A1 (en) | Voltage regulator | |
| JP2547104Y2 (ja) | 電流検出回路 | |
| JP2518320Y2 (ja) | 接合形ｆｅｔ入力バッファ | |
| JPH0445297Y2 (ja) | ||
| US6169430B1 (en) | CMOS imager column buffer gain compensation circuit | |
| US5103389A (en) | Frequency range of analog converter by means of external rectifier |