JPH0724835Y2 - Bus / slave device - Google Patents
Bus / slave deviceInfo
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- JPH0724835Y2 JPH0724835Y2 JP13873789U JP13873789U JPH0724835Y2 JP H0724835 Y2 JPH0724835 Y2 JP H0724835Y2 JP 13873789 U JP13873789 U JP 13873789U JP 13873789 U JP13873789 U JP 13873789U JP H0724835 Y2 JPH0724835 Y2 JP H0724835Y2
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、データ伝送バスにマスタ装置と複数のスレー
ブ装置が接続されて構成されるバス・スレーブ装置に関
し、更に詳しくは、装置の信頼性の向上に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a bus / slave device in which a master device and a plurality of slave devices are connected to a data transmission bus, and more specifically, reliability of the device. Regarding the improvement of.
〈従来の技術〉 複数のスレーブ装置で構成されるバス・スレーブ装置
は、各スレーブ装置の内部にそれぞれのスレーブ装置を
代表するアドレスを設定するアドレス設定部があって、
マスタ装置が送出したアドレス情報をバスを介して受信
したとき、設定されたアドレスと比較し、両者が一致し
たスレーブ装置がマスタ装置に応答して所定の動作を実
行するようになっている。<Prior Art> A bus / slave device composed of a plurality of slave devices has an address setting unit for setting an address representing each slave device inside each slave device,
When the address information sent by the master device is received via the bus, it is compared with the set address, and the slave device that matches the two addresses executes a predetermined operation in response to the master device.
第３図は、この種のバス・スレーブ装置の構成概念図で
ある。MSはマスタ装置、SB1〜SBnはデータバスBSを介し
て互いに接続されている複数のスレーブ装置である。各
スレーブ装置SB1〜SBnには、アドレス設定部ADR1〜ADRn
が設けられている。ここでアドレス設定部は、従来より
デップスイッチ，ロータリーコードスイッチなどのスイ
ッチ機構によって構成されている。FIG. 3 is a conceptual diagram of the configuration of this type of bus slave device. MS is a master device, and SB1 to SBn are a plurality of slave devices connected to each other via a data bus BS. Address setting units ADR1 to ADRn are provided for each slave device SB1 to SBn.
Is provided. Here, the address setting unit has conventionally been constituted by a switch mechanism such as a DIP switch and a rotary cord switch.
〈考案が解決しようとする課題〉 このように構成される装置において、スレーブ装置のア
ドレス設定部が故障すると、他のスレーブ装置宛てのア
クセスを誤って自局宛てのアクセスと判断し、誤動作を
行うという不具合が発生する。この様な不具合の発生を
防止するための対策として、スイッチの中にパリティビ
ットを設ける手法があるが、設定作業が頻雑であった
り、ロータリーコードスイッチの場合はパリティビット
を設けにくいこと、本来の目的である視認性が損なわれ
るといった問題点がある。<Problems to be Solved by the Invention> In the device configured as described above, if the address setting unit of the slave device fails, an access to another slave device is erroneously determined to be an access to its own station and a malfunction occurs The problem occurs. As a measure to prevent the occurrence of such a problem, there is a method of providing a parity bit in the switch.However, setting work is complicated and it is difficult to provide a parity bit in the case of a rotary code switch. However, there is a problem that the visibility, which is the purpose of, is impaired.
本考案は、この様な点に鑑みてなされたもので、アドレ
ス設定部に自己診断機能を設けることにより、アドレス
設定部の故障時に、他のスレーブ装置宛てへの通信を受
けて、誤動作することを防止し、信頼性を向上させるこ
とを目的とする。The present invention has been made in view of such a point, and by providing a self-diagnosis function in the address setting unit, when the address setting unit fails, it is possible to receive a communication to another slave device and malfunction. The purpose is to prevent and improve reliability.
〈課題を解決するための手段〉 前記した目的を達成する本考案は、 データ伝送バスに接続された複数のスレーブ装置を含ん
で構成されるバス・スレーブ装置であって、 メカニカルな機構で設定を実現するアドレス設定部と、 前記データ伝送バスを介してマスタ装置からのアクセス
により任意のデータが書き込み可能となっており、スレ
ーブ装置の電源投入後の初期化状態では、その内容がイ
ニシャライズ信号により「０」になるように構成された
アドレスレジスタと、 アドレス設定部に設定されたアドレス出力とアドレスレ
ジスタの内容とを比較する第１のアドレス比較部と、 自分の装置のアドレス設定部からのアドレス出力と、相
手装置のアドレス設定部からのアドレス出力とを比較す
る第２のアドレス比較部と、 第1,第２の各アドレス比較部からの比較結果に基づいて
応答するアドレスデコーダ部と、 アドレスデコーダからの応答信号を受けマスタ装置に応
答する内部処理部とを備えて構成される。<Means for Solving the Problems> The present invention, which achieves the above-described object, is a bus / slave device including a plurality of slave devices connected to a data transmission bus, and is set by a mechanical mechanism. Arbitrary data can be written by access from the master device via the address setting unit to be realized and the data transmission bus, and in the initialization state after power-on of the slave device, its content is changed by the initialization signal to “ Address register configured to be "0", a first address comparison unit that compares the address output set in the address setting unit with the contents of the address register, and the address output from the address setting unit of your device. And a second address comparison unit for comparing the address output from the address setting unit of the partner device with each of the first and second addresses. Configured to include an address decoder to respond based on the comparison result from the comparing unit, and an internal processing unit that responds to the master device receives a response signal from the address decoder.
〈作用〉 アドレスデコーダは、第１のアドレス比較部の出力がア
ドレス設定一致を示した場合、あるいはアドレスレジス
タの内容が「０」であって、第２のアドレス比較部の出
力がアドレス設定一致を示す場合、あるいはアドレスレ
ジスタの内容が「０」であって、相手装置のアドレス設
定出力が「０」の場合のいずれかであるとき、データ伝
送バス上でマスタ装置が送出したアドレス情報とアドレ
ス設定部のアドレス出力が一致したとき、マスタ装置に
応答し、それ以外の場合は応答しないように作用する。<Operation> When the output of the first address comparison unit indicates the address setting match, or when the content of the address register is “0” and the output of the second address comparison unit indicates the address setting match. When either of the cases is shown, or when the content of the address register is "0" and the address setting output of the partner device is "0", the address information and the address setting sent by the master device on the data transmission bus are set. When the address outputs of the units match, it responds to the master device and otherwise does not respond.
これにより、アドレス設定部の故障が検出可能となり、
重大な誤動作を防止する。This makes it possible to detect failures in the address setting section,
Prevent serious malfunction.
〈実施例〉 以下図面を用いて、本考案の一実施例を詳細に説明す
る。<Embodiment> An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は、本考案の一実施例を示す構成ブロック図であ
る。この実施例では、データ伝送バスDB及びスレーブ装
置はいずれも二重化構成になっているものとし、１組の
スレーブ装置について代表して示す。FIG. 1 is a configuration block diagram showing an embodiment of the present invention. In this embodiment, it is assumed that the data transmission bus DB and the slave device both have a dual structure, and one set of slave devices is shown as a representative.
図において、SB11,SB12は二重化構成のスレーブ装置
で、いずれも二重化構成のバスDB1とDB2とに接続され、
一方が実作業に従事し、他方が一方の故障に備えて待機
状態になるように構成されている。In the figure, SB11 and SB12 are slave devices of a redundant configuration, both of which are connected to buses DB1 and DB2 of a redundant configuration.
One is engaged in actual work, and the other is configured to stand by in case of failure of one.
これらのスレーブ装置において、11,21はメカニカルな
機構で設定を実現するアドレス設定部、12,22はアドレ
スレジスタで、それぞれ対応するバスを介して図示して
ないマスタ装置からのアクセスにより任意のデータが書
き込み可能となっており、スレーブ装置の電源投入後の
初期化状態では、その内容がイニシャライズ信号INZに
より「０」になるように構成されている。In these slave devices, 11 and 21 are address setting units that realize settings by a mechanical mechanism, 12 and 22 are address registers, and arbitrary data are accessed by a master device (not shown) via the corresponding buses. Are writable, and the contents thereof are configured to be "0" by the initialization signal INZ in the initialization state after power-on of the slave device.
13,23は第１のアドレス比較部で、アドレス設定部11,21
に設定されたアドレス出力と、アドレスレジス12,22の
内容とを比較する。13 and 23 are first address comparison units, which are address setting units 11 and 21.
The address output set in step 1 is compared with the contents of the address registers 12 and 22.
14,24は第２のアドレス比較部で、自分の装置のアドレ
ス設定部からのアドレス出力と、相手装置のアドレス設
定部からのアドレス出力とを比較する。15,25は第1,第
２のアドレス比較部からの比較結果C1,C2に基づいて、
応答するアドレスデコーダ部、16,26はアドレスデコー
ダ15,25からの応答信号を受けマスタ装置に応答する内
部処理部で、例えばマイクロプロセッサを含んで構成さ
れている。Reference numerals 14 and 24 are second address comparison units, which compare the address output from the address setting unit of the own device with the address output from the address setting unit of the partner device. 15,25 is based on the comparison results C1 and C2 from the first and second address comparison units,
The address decoder units 16 and 26 for responding are internal processing units for receiving response signals from the address decoders 15 and 25 and responding to the master device, and are configured to include, for example, a microprocessor.
ここで、第1,第２のアドレス比較部からの比較結果C1,C
2は、無効，一致，不一致の３種類の内容を示すコード
信号となっているものとする。Here, the comparison results C1, C from the first and second address comparison units
It is assumed that 2 is a code signal indicating three types of contents: invalid, matching, and mismatching.
17,27,18,28はアドレス設定部に設定されたアドレス出
力を相手装置の第２のアドレス比較部に転送するための
ドライバー及びレシーバである。また、19,29は対応す
るバスとスレーブ装置とを結ぶバスに介在したレシーバ
である。Reference numerals 17,27,18,28 denote drivers and receivers for transferring the address output set in the address setting unit to the second address comparing unit of the partner device. Further, 19 and 29 are receivers provided on a bus connecting the corresponding bus and the slave device.
二重化されたデータ伝送バスDB1,DB2は、マスタ装置に
よってアクセスの度にどちらか一方のバスが選択される
ようになっている。One of the duplexed data transmission buses DB1 and DB2 is selected by the master device each time it is accessed.
この様に構成した装置の動作を、初期状態、定常状態、
エラー発生時に分けて説明すれば、以下の通りである。
なお、二重化されているスレーブ装置の各アドレス設定
部11,21には、正常時には同じアドレスが出力されてい
るものとする。The operation of the device configured in this way is
It is as follows if it explains separately when an error occurs.
It is assumed that the same address is normally output to each address setting unit 11 and 21 of the duplicated slave device.
（初期状態） スレーブ装置に電源が投入されると、例えば電源回路か
らのイニシャライズ信号INZがアクティブになり、アド
レスレジスタ12（22）の内容が「０」となって保持され
る。スレーブ装置では、アドレスレジスタの内容が電源
投入直後は「０」であるから、第１のアドレス比較部13
（23）の出力C1は、無効のコードを示している。(Initial State) When the slave device is powered on, for example, the initialization signal INZ from the power supply circuit becomes active, and the content of the address register 12 (22) is held at "0". In the slave device, since the content of the address register is "0" immediately after the power is turned on, the first address comparison unit 13
The output C1 of (23) shows an invalid code.
ここに示す二重化構成のシステムにおいては、第２のア
ドレス比較部14,24の出力は、正常時において、一致を
示すコードとなっており、また、シングルシステム（ス
レーブ装置が二重化構成でなく１つからなるシステム）
であれば、相手のスレーブ装置からのアドレス出力が
「０」を示しており、第２のアドレス比較部14の出力C2
は、無効を示す。In the redundant configuration system shown here, the outputs of the second address comparison units 14 and 24 are codes indicating a match in a normal state, and the single system (slave device is not a redundant configuration has one code). System consisting of)
If so, the address output from the other slave device indicates “0”, and the output C2 of the second address comparison unit 14
Indicates invalid.
アドレスデコーダ部15（25）は、第１のアドレス比較部
13（23）からの比較結果C1が一致を示せば、データ伝送
バス上のアドレスと内部設定が一致したデータ伝送アク
セスに応答し、不一致を示せば常に無応答、無効であれ
ば、第２のアドレス比較部14（24）からの比較結果C2を
参照する。そして、C2が一致又は無効であれば、データ
バス上のアドレスと内部アドレス設定が一致したアクセ
スに応答し、不一致であれば常に無応答動作とする。The address decoder unit 15 (25) is a first address comparison unit.
If the comparison result C1 from 13 (23) indicates a match, it responds to the data transmission access in which the address on the data transmission bus and the internal setting match, and if it indicates a mismatch, there is always no response, and if invalid, the second The comparison result C2 from the address comparison unit 14 (24) is referred to. If C2 matches or is invalid, it responds to the access in which the address on the data bus and the internal address setting match.
いま、この初期状態で第１のアドレス比較部13（23）か
らの比較結果C1が無効、第２のアドレス比較部14（24）
からの比較結果C2が一致（二重化構成の場合）、又は無
効（シングル構成の場合）のため、アドレス設定部11
（21）の内容（アドレス出力）と一致したアドレス情報
を持つ自局宛てのアクセスに応答する準備ができる。Now, in this initial state, the comparison result C1 from the first address comparison unit 13 (23) is invalid, and the second address comparison unit 14 (24)
Since the comparison result C2 from C1 matches (in the case of the duplicate configuration) or is invalid (in the case of the single configuration), the address setting unit
You can prepare to respond to access to your own station that has address information that matches the contents of (21) (address output).
この状態で、マスタ装置はスレーブ装置が立ち上がった
ことを知ると（周期的に各スレーブ装置にアクセスして
いて、応答が返るか否かの手段で知ることができる）、
スレーブ装置のアドレスレジスタ宛てに、前もって知っ
ているスレーブ装置のアドレスをデータとして書き込
む。In this state, when the master device learns that the slave device has started up (it can access each slave device periodically to know whether or not a response is returned),
The address of the slave device that is known in advance is written as data to the address register of the slave device.
アドレスレジスタに書き込まれたデータの内容は、当該
スレーブ装置を代表するアドレス設定と同じものであ
る。The content of the data written in the address register is the same as the address setting representing the slave device.
（通常状態） アドレスレジスタ12（22）の内容と、アドレス設定部11
（21）の内容が一致しているため、第１のアドレス比較
部13（23）からの比較結果C1が一致を示し、データバス
からの自局宛てのアクセスに応答する。(Normal state) Contents of address register 12 (22) and address setting unit 11
Since the contents of (21) match, the comparison result C1 from the first address comparing unit 13 (23) indicates a match and responds to the access from the data bus addressed to itself.
内部処理部16（26）は、アドレスデコーダ部15（25）か
らのデコード結果に基づいて、データバスを介して転送
されたデータを授受し、あるいはデータが読み出され、
スレーブ装置個有の機能を実現する。The internal processing unit 16 (26) transfers or receives data transferred via the data bus based on the decoding result from the address decoder unit 15 (25), or the data is read,
Realize the function unique to the slave device.
（エラー発生時） アドレス設定部11（21），アドレスレジスタ12（22）が
故障すると、第１のアドレス比較部13（23）の比較結果
C1が、不一致となり装置は無応答となる。二重化構成の
場合には、相手側が応答し、システム全体としての機能
は維持される。(When an error occurs) When the address setting unit 11 (21) and the address register 12 (22) fail, the comparison result of the first address comparing unit 13 (23)
C1 does not match and the device does not respond. In the case of the duplex configuration, the other party responds and the function of the entire system is maintained.
第２図は、本考案が適用される装置の他の全体構成の概
念図である。この実施例では、データ転送バスDBに接続
される複数のスレーブ装置のうちの一つを中継装置SDO
とし、この中継装置を介してマスタ装置MSを接続するよ
うにしたものである。FIG. 2 is a conceptual diagram of another overall structure of an apparatus to which the present invention is applied. In this embodiment, one of the plurality of slave devices connected to the data transfer bus DB is connected to the relay device SDO.
The master device MS is connected via this relay device.
なお、各実施例において、データ転送バスとしては、パ
ラレルバスであっても、シリアルバスであってもよい。In each embodiment, the data transfer bus may be a parallel bus or a serial bus.
〈考案の効果〉 以上詳細に説明したように、本考案によれば、アドレス
設定部の故障を簡単な構成で検出することができるもの
で、重大な誤動作を防止することができ、信頼性を上げ
ることができる。また、自己診断（比較）方式によるた
めに、共通部の構成を変更する必要がない。<Effect of Device> As described in detail above, according to the present invention, it is possible to detect a failure of the address setting unit with a simple structure, prevent a serious malfunction, and improve reliability. Can be raised. Further, since the self-diagnosis (comparison) method is used, it is not necessary to change the configuration of the common unit.
第１図は本考案の一実施例を示す構成ブロック図、 第２図は本考案が適用される装置の他の全体構成の概念
図、 第３図は一般的なバス・スレーブ装置の構成概念図であ
る。 MS……マスタ装置 SB11,SB12……スレーブ装置 11,21……アドレス設定部 13,23……第１のアドレス比較部 14,24……第２のアドレス比較部 15,25……アドレスデコーダ部 16,26……内部比較部FIG. 1 is a configuration block diagram showing an embodiment of the present invention, FIG. 2 is a conceptual diagram of another overall configuration of a device to which the present invention is applied, and FIG. 3 is a configuration concept of a general bus slave device. It is a figure. MS: Master device SB11, SB12 ... Slave device 11,21 ... Address setting unit 13,23 ... First address comparison unit 14,24 ... Second address comparison unit 15,25 ... Address decoder unit 16,26 …… Internal comparison section
Claims (1)
ブ装置を含んで構成されるバス・スレーブ装置であっ
て、 メカニカルな機構で設定を実現するアドレス設定部と、 前記データ伝送バスを介してマスタ装置からのアクセス
により任意のデータが書き込み可能となっており、スレ
ーブ装置の電源投入後の初期化状態では、その内容がイ
ニシャライズ信号により「０」になるように構成された
アドレスレジスタと、 アドレス設定部に設定されたアドレス出力とアドレスレ
ジスタの内容とを比較する第１のアドレス比較部と、 自分の装置のアドレス設定部からのアドレス出力と、相
手装置のアドレス設定部からのアドレス出力とを比較す
る第２のアドレス比較部と、 第1,第２の各アドレス比較部からの比較結果に基づいて
応答するアドレスデコーダ部と、 アドレスデコーダからの応答信号を受けマスタ装置に応
答する内部処理部とを備え、 前記アドレスデコーダは、第１のアドレス比較部の出力
がアドレス設定一致を示した場合、あるいはアドレスレ
ジスタの内容が「０」であって、第２のアドレス比較部
の出力がアドレス設定一致を示す場合、あるいはアドレ
スレジスタの内容が「０」であって、相手装置のアドレ
ス設定出力が「０」の場合のいずれかであるとき、デー
タ伝送バス上でマスタ装置が送出したアドレス情報とア
ドレス設定部のアドレス出力が一致したとき、マスタ装
置に応答し、それ以外の場合は応答しないように構成さ
れていることを特徴とするバス・スレーブ装置。1. A bus / slave device including a plurality of slave devices connected to a data transmission bus, wherein an address setting unit that realizes setting by a mechanical mechanism, and a data transmission bus are provided. Arbitrary data can be written by the access from the master device, and in the initialization state after power-on of the slave device, its contents are set to "0" by the initialization signal and the address register. A first address comparison unit that compares the address output set in the setting unit with the contents of the address register, an address output from the address setting unit of the own device, and an address output from the address setting unit of the partner device. The second address comparison unit to be compared and the address data responding based on the comparison result from each of the first and second address comparison units. A coder unit and an internal processing unit that responds to the master device by receiving a response signal from the address decoder are provided, and the address decoder is provided when the output of the first address comparison unit indicates that the address settings match. When the content is "0" and the output of the second address comparison unit indicates the address setting match, or when the content of the address register is "0" and the address setting output of the partner device is "0" When any of the above is set, when the address information sent by the master device on the data transmission bus and the address output of the address setting part match, the master device is responded to, and otherwise it is not responded. A bus / slave device characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13873789U JPH0724835Y2 (en) | 1989-11-30 | 1989-11-30 | Bus / slave device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13873789U JPH0724835Y2 (en) | 1989-11-30 | 1989-11-30 | Bus / slave device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377544U JPH0377544U (en) | 1991-08-05 |
| JPH0724835Y2 true JPH0724835Y2 (en) | 1995-06-05 |
Family
ID=31685818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13873789U Expired - Fee Related JPH0724835Y2 (en) | 1989-11-30 | 1989-11-30 | Bus / slave device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724835Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008043476A (en) | 2006-08-11 | 2008-02-28 | Fumimaru Watabe | Hand finger mounting implement |
-
1989
- 1989-11-30 JP JP13873789U patent/JPH0724835Y2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377544U (en) | 1991-08-05 |
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