JPS59157759A - Dual system - Google Patents

Dual system

Info

Publication number
JPS59157759A
JPS59157759A JP58030788A JP3078883A JPS59157759A JP S59157759 A JPS59157759 A JP S59157759A JP 58030788 A JP58030788 A JP 58030788A JP 3078883 A JP3078883 A JP 3078883A JP S59157759 A JPS59157759 A JP S59157759A
Authority
JP
Japan
Prior art keywords
bus
control
controller
control circuit
serial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58030788A
Other languages
Japanese (ja)
Other versions
JPS6350740B2 (en
Inventor
Hiroshi Kawakami
拓 川上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Fuji Facom Corp
Original Assignee
Fuji Electric Co Ltd
Fuji Facom Corp
Fuji Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Fuji Facom Corp, Fuji Electric Manufacturing Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP58030788A priority Critical patent/JPS59157759A/en
Publication of JPS59157759A publication Critical patent/JPS59157759A/en
Publication of JPS6350740B2 publication Critical patent/JPS6350740B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)

Abstract

PURPOSE:To improve the reliability of a system by providing a bus line through which data is transmitted in serial in parallel with a aystem bus. CONSTITUTION:A microprocessor 41 gives control information to a control circuit 48 through a local bus 42 and system bus interfaces 441 and 442. Control information from the control circuit 48 is outputted to a prescribed process device through a process interface 50. If a trouble occurs on a bus 46, a switching selecting circuit 49 switches the circuit from the control circuit 48 to a control circuit 47. A serial interface 43 and serial bus 45 are connected through the control circuit 47. Thus, the control function is held and continued.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明はマイクロプロセッサの如きプロセッサを内蔵
した制御装置(コントローラ)が接続される共通バスを
二重化して、その信頼性の向上を図るようにした二重化
システムに関する。
[Detailed Description of the Invention] [Technical Field to Which the Invention Pertains] This invention aims to improve reliability by duplicating a common bus to which a control device (controller) having a built-in processor such as a microprocessor is connected. Regarding the redundant system.

〔従来技術とその問題点〕[Prior art and its problems]

一般に、プロセッサを内蔵した制御装置は、その処理方
法をプログラムによって変更することができる、すなわ
ち制御装置の機能や性能をハードウェアを変更すること
なく開発、改良できる利点を有[7ているため、機能が
簡単な製置から比較的複雑で重要な機能を司る装置に至
るまで広く採用されている。しかし、このような場合に
、プロセッサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、かかる主
要な制御装置には保護装置を設ける等のしかるべき保護
対策が講じられていることが望ましい。
In general, a control device with a built-in processor has the advantage that its processing method can be changed by a program, that is, the functions and performance of the control device can be developed and improved without changing the hardware. It is widely used in devices with simple functions to devices with relatively complex and important functions. However, in such a case, if a failure occurs in a central processing unit such as a processor, the functionality of the entire system will be lost. It is desirable that the

第1図はコントロールシステムの基本構成を示すブロッ
ク図、第2図はバンクアップ装置を備えたコントロール
システムを示すブロック図、第3図は主要部分を二重化
したシステムを示すブロック図である。
FIG. 1 is a block diagram showing the basic configuration of a control system, FIG. 2 is a block diagram showing a control system equipped with a bank-up device, and FIG. 3 is a block diagram showing a system in which main parts are duplicated.

すなわち、一般的に良く知られているコントロールシス
テムは、第1図に示されるようにプロセッサ1、メモリ
2、システムバス3およヒエ10コントローラ4(41
〜4n)等から構成される。
That is, a generally well-known control system includes a processor 1, a memory 2, a system bus 3, and a controller 4 (41) as shown in FIG.
~4n) etc.

このようなシステムにおける上記の如き/・−ドウエア
障害に対する保護対策としては次の如き方法。
In such a system, the following method can be used to protect against the above-mentioned software failures.

が考えられる。その1つは、第2図に示すように、バッ
クアップ装置151・・・15nを設ける方法である。
is possible. One method is to provide backup devices 151...15n, as shown in FIG.

この場合、バンクアップ装置151・・・15nには、
少なくともプロセスの状態を監視し、必要に応じて手動
または自動でプロセスを完全かつ適切な状態に変えられ
るような操作量の変更機能を有している。なお、11,
12.13および14(141〜14n)は第1図と同
様のプロセッサ、メモリ、システムバスおよびI10コ
ントローラである。このようなバックアップ装に151
〜15nを設けることによシ、装置11〜14のいずれ
かに障害が発生して装置の機能が失われた場合でも、必
要最低限の制御機能を保障することができる。
In this case, the bank up devices 151...15n include
At least, it has a function to monitor the state of the process and change the amount of operation so that the process can be changed to a complete and appropriate state, manually or automatically, if necessary. In addition, 11,
12.13 and 14 (141-14n) are the same processor, memory, system bus and I10 controller as in FIG. 151 for such backup equipment.
By providing 15n to 15n, even if a failure occurs in any of the devices 11 to 14 and the function of the device is lost, the minimum necessary control function can be guaranteed.

これに対して、第3図の如くする方法もある。On the other hand, there is also a method as shown in FIG.

同図においで、21M、21Sはプロセッサ、22M、
22Sはメモリ、23はシステムバス、24(241〜
24n)はI10コントローラ、25はバス切換器であ
る。すなわち、プロセンザ、メモリ等の共通部を2組設
けて一方をマスク(21M。
In the figure, 21M and 21S are processors, 22M,
22S is memory, 23 is system bus, 24 (241~
24n) is an I10 controller, and 25 is a bus switch. That is, two sets of common parts such as processors and memories are provided and one is masked (21M).

22M)、他方をスレーブ(21S 、22S)とし、
マスク側が障害等によ多機能停止したときは、バス切換
器25によシ自動または手動でスレーブ側に切シ換える
ことによシ、システム全体の機能が停止することのない
ようにしたものである。なお、241〜24nはプロセ
ス機器に対応する個別インタフェイス部でアシ、これら
の部分で万一障害が発生したとしても、その波及する範
囲が一部に限られるので、かかる個別インタフェイス部
をもプロセソザ、メモリ等の共通部と同様に二重化すべ
きか否かは適用対象に応じて適宜に決められる。
22M), the other one is slave (21S, 22S),
When multiple functions on the mask side stop due to a failure, etc., the bus switch 25 automatically or manually switches to the slave side, thereby preventing the entire system from stopping. be. Note that 241 to 24n are individual interface sections corresponding to process equipment, and even if a failure were to occur in these sections, the impact would be limited to a certain area, so such individual interface sections should not be used. As with common parts such as processors and memories, whether or not to duplicate them is determined as appropriate depending on the application.

なお、この例においても第2図の如きノくツクアップ装
置1I10コントローラ241〜24nに対応して設け
ることができる。
In this example as well, the controllers 241 to 24n of the pull-up device 1I10 shown in FIG. 2 can be provided.

つまシ、上記いずれのシステムにおいても、共通部と個
別部とが共通のシステムバスによって互いに結合されて
おシ、該システムバスを介して情報の交換が行なわれる
。そして、このシステムノくスは通常はアドレスバス、
データバスおよび制御情報バス等からな9、これら情報
を並列的に送。
Finally, in any of the above systems, the common section and the individual sections are connected to each other by a common system bus, and information is exchanged via the system bus. And this system node is usually an address bus,
This information is sent in parallel from the data bus, control information bus, etc.9.

受信する、いわゆるワードシリアスバスが使用される。A so-called word-serious bus is used for receiving.

−i:た、このバスに接続される構成要素は、複数のプ
リント板に分けて実装されることが多いが、かかる場合
においていずれかのプリント板に実装された構成要素に
障害が発生し、該共通ノくス線が0″またはl#の状態
にラッチアップされると、正常な情報交換が不能になる
という欠点がある。このため、上述の如く各種装置また
は機能要素を二重化することが考えられるが、上記シス
テムバスは多数の信号綜から構成されるものであるため
、プリント板の端子数等による制約、あるいは二重化に
伴う著しいコストアップ等の理由によって実現が困難で
あるという欠点がある。
-i: In addition, the components connected to this bus are often mounted on multiple printed boards, but in such a case, if a failure occurs in a component mounted on one of the printed boards, If the common cross line is latched up to the 0'' or l# state, there is a drawback that normal information exchange is impossible.For this reason, it is difficult to duplicate various devices or functional elements as described above. This is possible, but since the system bus is composed of a large number of signal wires, it has the disadvantage that it is difficult to realize due to constraints such as the number of terminals on the printed circuit board, or the significant cost increase associated with duplication. .

〔発明の目的〕[Purpose of the invention]

この発明はかかる事情のもとになされたもので、簡単か
つ容易にコントロールシステムの二重化を実現しうる手
段を提供することを目的とする。
The present invention was made under the above circumstances, and an object of the present invention is to provide a means for simply and easily realizing duplication of a control system.

〔発明の要点〕 プロセッサ、メモリ等の共通制御部と該共通制御装置に
よって制御される入出力装置等の個別部とがワードシリ
アスバスを介して並設されてなるシステムに、情報を1
ビツトずつ直列に伝送するビットシリアスバスを設け、
該バスにそれぞれ所定のインタフェイス部を介して共通
制御部9個別部を並設するようにした点にある。
[Summary of the Invention] A system in which a common control unit such as a processor, memory, etc. and individual units such as input/output devices controlled by the common control device are arranged in parallel via a word-serial bus, is capable of transmitting information in one piece.
A bit-serial bus that serially transmits bits is provided.
The common control section 9 and individual sections are arranged in parallel on the bus via respective predetermined interface sections.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第4図はこの発明の実施例を示すブロック構成図である
。同図において、41はプロセッサおよびメモリを1つ
にまとめて表示したもの、42はローカルバス、441
 、44zi)ニジステムバスインタフェイス、46は
システム(ワードシ!J 7.h ) ハス、48は制
御回路、50はプロセスインクフェイス部であL 43
11432はシリアルバスインタフェイス、45はシリ
アル(ビットシリアル)ハス、47は制御回路である。
FIG. 4 is a block diagram showing an embodiment of the present invention. In the figure, 41 is a processor and memory displayed together, 42 is a local bus, and 441 is a local bus.
, 44zi) system bus interface, 46 is a system (WordShi!J 7.h) hash, 48 is a control circuit, 50 is a process ink face section L 43
11432 is a serial bus interface, 45 is a serial (bit serial) bus, and 47 is a control circuit.

つまシ、ワード単位で情報の並列伝送が可能なワードシ
リアスバス46に、インタフェイス441を介してプロ
セッサおよびメモリ41を、またインクフェイス442
ヲ介して制御回路48.プロセスインタフェイス50を
それぞれ接続して構成される一般的なコントロールシス
テムに対し、ビット単位情報の直列伝送が可能なビット
シリアルバス45を設け、上記プロセッサおよびメモリ
41と制御回路47とをそれぞれシリアルバスインタフ
ェイス431 、432 ヲ介して該バス45に接続し
てシステムの二重化を図ったものでおる。したがって、
シリアルインタフェイス431,432は、少なくとも
ビットシリアルで交換されるバス45上のデータをワー
ド単位に変換する機能等を有するものである。なお、切
換選択回路49は、第3図のバス切換器25と同様に、
制御回路47または48のいずれかを選択する。
The processor and memory 41 are connected via an interface 441 to a word serial bus 46 capable of parallel transmission of information in word units, and an ink face 442
The control circuit 48. For a general control system configured by connecting process interfaces 50, a bit serial bus 45 capable of serially transmitting bit-by-bit information is provided, and the processor, memory 41, and control circuit 47 are connected to each other via a serial bus. It is connected to the bus 45 through interfaces 431 and 432 to make the system redundant. therefore,
The serial interfaces 431 and 432 have at least a function of converting data on the bus 45, which is exchanged bit-serial, into word units. Note that the switching selection circuit 49, like the bus switching device 25 in FIG.
Either control circuit 47 or 48 is selected.

第4図の動作について説明する。The operation shown in FIG. 4 will be explained.

マイクロプロセッサ41はメモリに記憶されているプロ
グラムにもとづいて所定の制御を行ない、必要ニ応シテ
ローカルバス42、システムバスインタフェイス441
 + 442を介して制御回路48に制御情報を与える
。このとき、切換選択回路49では、正常時には制御回
路48側の信号を生かし、制御回路47側の信号を切シ
離す如く構成しておくことにすれば、制御回路48から
の制御情報がプロセスインタフェイス50を介して所定
のプロセス機器に出力される。なお、プロセス機器から
取υ込まれる状態情報等は、上記とは逆の経路、すなわ
ち、プロセスインクフェイス50、切換選択回路49、
制御回路48、システムバスインタフェイス442、シ
ステムバス46、システムバスインクフェイス441お
よびローカルノくス42に介してプロセッサおよびメモ
リ41に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス46.インタフェイ
ス441゜442または制御回路48等のいずれかにお
いて障害が発生し、バス46を構成する信号線の1本が
ラッチアップ状態になって、共通制御部(4A)と個別
部(4B)との間の情報交換が不能になると、それ以後
は個別部(4B)に対する制御機能が停止するばかシで
なく、他のすべての装置または機器の機能が停止するお
それがある。したがって、このような事態が発生した場
合は、プロセッサ41では制御ロジック(ソフトウェア
またはプログラム)を切シ換え、正常時に使用していた
システムバス46を介する情報の交信を停止し、シリア
ルインクフェイス431、シリアルバス45、シリアル
インタフェイス432、制御回路47、切換選択回路4
9およびプロセスインタフェイス50の情報交信経路を
生かし、これによシ制御機能を継続、維持しようとする
ものである。なお、切換選択回路49は、例えばシステ
ム起動時にプロセッサ41による個別部(4B)の機能
テストの結果、正常であることが確認された後に、制御
回路4・7から48へ切シ換えられるようにセットして
おくこととする。また、個別部(4B)は、こ\では1
個だけしか示されていないが、通常は複数台設置され、
共通部(4A)による制御も時分割的に実行されるのが
普通である。したがって、共通部(4A)は多数の個別
部(4B)との情報交換をしなければならないため、そ
のバス構成も1度に複数のビット情報を伝送しうるワー
ドシリアスバスが用いられ、これがメイン(主または′
吊用)となるのが普通であるが、シリアスバスとそのイ
ンタフェイス部とからなるシステムを主または常用とし
て、ワードシリアスバスからなるシステムを予備として
設けるようにしてもよいことはもちろんである。
The microprocessor 41 performs predetermined control based on the program stored in the memory, and connects the local bus 42 and system bus interface 441 as necessary.
+442 to provide control information to the control circuit 48. At this time, if the switching selection circuit 49 is configured to make use of the signal on the control circuit 48 side during normal operation and disconnect the signal on the control circuit 47 side, the control information from the control circuit 48 can be transferred to the process interface. The signal is output to a predetermined process device via the face 50. Note that the status information etc. taken in from the process equipment is routed through the opposite route to the above, that is, the process ink face 50, the switching selection circuit 49,
The signal is applied to the processor and memory 41 via the control circuit 48, system bus interface 442, system bus 46, system bus interface 441, and local node 42, and the system operates normally using such operations as basic operations. Here, bus 46. If a failure occurs in either the interface 441 or 442 or the control circuit 48, one of the signal lines making up the bus 46 becomes latch-up, causing the common control section (4A) and the individual section (4B) to If it becomes impossible to exchange information between them, the control function for the individual section (4B) will not only stop, but also the functions of all other devices or devices may stop. Therefore, when such a situation occurs, the processor 41 switches the control logic (software or program), stops information communication via the system bus 46 that was used during normal times, and restarts the serial ink face 431, Serial bus 45, serial interface 432, control circuit 47, switching selection circuit 4
9 and the process interface 50 to continue and maintain the control function. The switching selection circuit 49 is configured such that the switching is performed from the control circuits 4 and 7 to the control circuit 48, for example, after the processor 41 tests the function of the individual section (4B) at the time of system startup and confirms that the individual section (4B) is normal. Let's set it. Also, the individual part (4B) is 1 here.
Although only one unit is shown, usually multiple units are installed,
Control by the common unit (4A) is also normally executed in a time-division manner. Therefore, since the common part (4A) must exchange information with a large number of individual parts (4B), the bus configuration is a word-serial bus that can transmit multiple bits of information at once, and this is the main bus. (main or ′
It is of course possible to use a system consisting of a serial bus and its interface section as main or regular use, and to provide a system consisting of a word serious bus as a backup.

第4図の実施例は基本的なコントロールシステムにおけ
るシステム起動時、ワードシリアルノ(スとビットシリ
アルバスにて二重化した例であるが、さらに、次のよう
にすることが可能である。
The embodiment shown in FIG. 4 is an example in which a word serial bus and a bit serial bus are duplicated at the time of system startup in a basic control system, but it is also possible to do the following.

第5図はこの発明の他の実施例を示すブロック構成図で
ある。同図からも明らかなように、この例はシステムバ
スだけでなく共通部4A’に付加してその二重化を図っ
たものである。ここで、共通部4Aを常用、共通部4A
’を予備用とするとともに、予備の共通部4A’側でシ
リアルバス45を介してシステムの状態または常用側共
通部4Aのメモリの内容を、バス46を介する°ことな
く、シたがって常用側共通部4Aの制御機能を何ら損な
うことなくトレース(追跡)することができるので、万
一、常用側が故障しても、瞬時に予備側へ切シ換えるこ
とによジノンストップ(無瞬断)システムを実現するこ
とが可能である。なお、個別部4Bについても、上記と
同様にして二重化してもよいことは云う迄もない。なお
、その他の点は第4図と同様であるので、詳しい説明は
省略する。
FIG. 5 is a block diagram showing another embodiment of the invention. As is clear from the figure, in this example, the bus is added not only to the system bus but also to the common section 4A' for duplication. Here, common part 4A is used regularly, common part 4A
' is used as a backup, and the system status or the memory contents of the common unit 4A on the regular side are transmitted via the serial bus 45 on the spare common unit 4A' side to the regular side without going through the bus 46. Since the control function of the common section 4A can be traced without any damage, even if the regular side fails, it can be instantly switched to the standby side, creating a non-stop system. It is possible to realize this. It goes without saying that the individual section 4B may also be duplicated in the same manner as described above. Note that since other points are the same as those in FIG. 4, detailed explanation will be omitted.

第6図はこの発明のさらに別の実施例を示すブロック構
成図である。つまシ、上記の個別部4Bの二重化をさら
に推し進めて、該個別部4B、4B’をそれぞれ3分割
(4B1〜4B3.4B1’〜4 B 3’ )し、例
えば常用側の4Blが故障して4B2側に切)換えられ
たとき、該故障したカード4Blを予備側の4B1′ 
 カードにもとづいて正常な状態に修復できるようにし
たものである。なお、第4図〜第6図の各実施例におい
て、切換選択回路49内に比較回路を設けるとともに、
共通部からの制御結果を常にバス45.46の双方を介
して出力する如くしておけば、該回路49では制御回路
47 、48の両方の出力が一致したときのみデータは
正しいものとして所定のプロセス機器に与えることがで
きるので、誤出力となるおそれが少なくなシ、信頼性が
向上するという利点をもたらすものである。
FIG. 6 is a block diagram showing still another embodiment of the present invention. By further promoting duplication of the above-mentioned individual parts 4B, each of the individual parts 4B and 4B' is divided into three parts (4B1 to 4B3.4B1' to 4B3'). When the card is switched to the 4B2 side, the failed card 4Bl is transferred to the spare side 4B1'
This allows the card to be restored to a normal state based on the card. In each of the embodiments shown in FIGS. 4 to 6, a comparison circuit is provided in the switching selection circuit 49, and
If the control results from the common section are always outputted via both buses 45 and 46, the circuit 49 assumes that the data is correct and outputs a predetermined value only when the outputs of both the control circuits 47 and 48 match. Since it can be applied to process equipment, it has the advantage of reducing the risk of erroneous output and improving reliability.

なお、この点はプロセス機器からの各入力についても同
様にして適用することができる。
Note that this point can be similarly applied to each input from the process equipment.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、常時は高速応答性のあるワードシリ
アルバスで制御を行ない、障害時にはワードシリアルバ
スよりも応答性は多少低下しても、耐ノイズ性が良好で
、絶縁が容易なビットシリアルバスを利用することによ
り、経済的にも優れた特色のある耐故障システムを実現
することができる利点を有するものである。つ咬シ、一
般にビットシリアルバスは、耐ノイズ性の点でワードシ
リアルバスよシもすぐれ、かつ絶縁が容易で価格も安価
であることから、このよりなノ(ヌを用いて二重化する
ことによム単に、ワードシリアルノ(スで二重化するに
とソまらない利点を有するものである。また、バスを二
重化した上にさらに共通部のみを二重化する如き比較的
単純なものから、すべての構成要素を二重化する完全二
重化システムまで特にアーキテクチュアを変えることな
く容易にレベルアップすることが可能となるものである
According to this invention, control is always performed using a word serial bus with high-speed response, and even if the response is slightly lower than that of a word serial bus in the event of a failure, the bit serial bus has good noise resistance and is easy to isolate. By using a bus, it is possible to realize a fault-tolerant system that is economically superior. In general, bit serial buses are superior to word serial buses in terms of noise resistance, are easy to insulate, and are inexpensive. It has a unique advantage over simply duplicating the word serial bus.It also has the advantage of being relatively simple, such as duplicating the bus and then duplicating only the common parts. This makes it possible to easily upgrade the system to a fully duplex system that duplicates the components without changing the architecture.

さらに、共通部を二重化した場合に、メモリの内容を予
備系バスを利用して常時トレースすることができるので
、無瞬断システムを実現することが可能となシ、信頼性
が向上するものである。
Furthermore, when the common parts are duplicated, the contents of the memory can be constantly traced using the standby bus, making it possible to realize an uninterrupted system and improving reliability. be.

なお、この発明は上記の如きプロセス機器ばかりでなく
、一般的な入出力機器についても同様にして適用するこ
とができる。
Note that the present invention can be applied not only to the above-mentioned process equipment but also to general input/output equipment.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はコントロールシステムの基本構成を示すブロッ
ク図、第2図はパンクアンプ装置を備えたコントロール
システムを示すブロック図、第3図は主要部を二重化し
たシステム例を示すブロック図、第4図はこの発明の実
施例を示すブロック構成図、第5図はこの発明の他の実
施例を示すブロック構成図、第6図はこの発明のさらに
別の実施例を示すブロック構成図である。 符号説明 11.21M、218・・・プロセッサ、12 、22
M。 22S・・・メモリ、3,13,23.46・・・シス
テムバス、41〜4n、141〜14n、 241〜2
4n・・・工10コントローラ、151〜15n・・・
バンクアップ装置、25・・・バス切換器、41・・・
プロセッサおよびメモリ、42・・・ローカルバス、4
311432・・・シリアルバスインタフェイス、44
1+ 442・・・システムバスインタフェイス、45
・・・シリアルバス、47゜48・・・制御回路、49
・・・切換選択回路、50・・・プロセスインタフェイ
ス回路 第 1 図 プ0セス                プO亡又フ
・ロセス                     
   アロでス第3図
Fig. 1 is a block diagram showing the basic configuration of the control system, Fig. 2 is a block diagram showing a control system equipped with a puncture amplifier device, Fig. 3 is a block diagram showing an example of a system in which main parts are duplicated, and Fig. 4 5 is a block diagram showing an embodiment of the invention, FIG. 5 is a block diagram showing another embodiment of the invention, and FIG. 6 is a block diagram showing still another embodiment of the invention. Code explanation 11.21M, 218...processor, 12, 22
M. 22S...Memory, 3, 13, 23.46...System bus, 41-4n, 141-14n, 241-2
4n... Engineering 10 controller, 151~15n...
Bank up device, 25...Bus switch, 41...
Processor and memory, 42...Local bus, 4
311432...Serial bus interface, 44
1+ 442...System bus interface, 45
... Serial bus, 47°48 ... Control circuit, 49
...Switching selection circuit, 50...Process interface circuit Figure 1
Arodesu Figure 3

Claims (1)

【特許請求の範囲】 l)情報を並列伝送する共通バスに少なくともプログラ
ムを記憶するメモリと、該メモリに記憶されたプログラ
ムにもとづいて所定の制御動作を実行するプロセッサと
を備えてなるコントローラと、該コントローラによって
制御される各ね!入出カニニットとをそれぞれ所定のイ
ンタ7工イス部を介して並設してなるコントロールシス
テムにおいて、情報を直列伝送する他の共通バスを前記
共通バスに並列に設けるとともに、該直列伝送される情
報を前記コントローラおよび各種入出カニニットに受は
容れられる形式にして伝達するためのインタフェイス部
を介してこれらコントローラおよび各種入出カニニット
を該他の共通バスに@2設してなることを特徴とする二
重化システム。 2、特許請求の範囲第1項に記載の二重化システムにお
いて、前記コントローラまたは各種人出カニニットの少
なくとも一方を二重化し一方を籾。 用、他方を予備用として運転することを特徴とする二重
化システム。
[Scope of Claims] l) A controller comprising a memory that stores at least a program on a common bus that transmits information in parallel, and a processor that executes a predetermined control operation based on the program stored in the memory; Each one controlled by that controller! In a control system in which input and output units are installed in parallel via predetermined interfaces, another common bus for serially transmitting information is provided in parallel with the common bus, and the information transmitted in series is transmitted in parallel with the common bus. A redundant system characterized in that the controller and various input/output crab units are installed on the other common bus via an interface unit for transmitting data in a format that can be received by the controller and various input/output crab units. . 2. In the duplex system according to claim 1, at least one of the controller or the various kinds of crab knits is duplexed, and one is used to produce paddy. A redundant system characterized by operating one for one day and one for use as a standby.
JP58030788A 1983-02-28 1983-02-28 Dual system Granted JPS59157759A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58030788A JPS59157759A (en) 1983-02-28 1983-02-28 Dual system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58030788A JPS59157759A (en) 1983-02-28 1983-02-28 Dual system

Publications (2)

Publication Number Publication Date
JPS59157759A true JPS59157759A (en) 1984-09-07
JPS6350740B2 JPS6350740B2 (en) 1988-10-11

Family

ID=12313408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58030788A Granted JPS59157759A (en) 1983-02-28 1983-02-28 Dual system

Country Status (1)

Country Link
JP (1) JPS59157759A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324346A (en) * 1986-06-27 1988-02-01 Yokogawa Hewlett Packard Ltd Information transmission system
JP2010061606A (en) * 2008-09-08 2010-03-18 Nec Corp Pci card, motherboard, pci bus system, control method and program

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324346A (en) * 1986-06-27 1988-02-01 Yokogawa Hewlett Packard Ltd Information transmission system
JP2010061606A (en) * 2008-09-08 2010-03-18 Nec Corp Pci card, motherboard, pci bus system, control method and program

Also Published As

Publication number Publication date
JPS6350740B2 (en) 1988-10-11

Similar Documents

Publication Publication Date Title
JP2532317B2 (en) Backup method of general-purpose I / O redundancy method in process control system
US5423024A (en) Fault tolerant processing section with dynamically reconfigurable voting
US20110043323A1 (en) Fault monitoring circuit, semiconductor integrated circuit, and faulty part locating method
JPS59106056A (en) Failsafe type data processing system
JP4731364B2 (en) Multiplexing control system and multiplexing method thereof
JP3858696B2 (en) Multiplexing control system and multiplexing method thereof
JPS6321929B2 (en)
JPS59157759A (en) Dual system
JPH06259343A (en) Multiple bus control method and system using the same
JP5145860B2 (en) Redundant memory system and information processing apparatus
JPH11259325A (en) Duplex system and information processing method for the same
JP3015537B2 (en) Redundant computer system
JP2965595B2 (en) Redundant device
JP2946541B2 (en) Redundant control system
JP4096849B2 (en) I / O control system using line multiplexing structure
JPH04101255A (en) Bus backup mechanism
JPS5998235A (en) Input and output controller
JP3015538B2 (en) Redundant computer system
JPH02231603A (en) Duplex switch system
JPS6020778B2 (en) Composite computer equipment
JPH01209564A (en) Information processor
JPH05175980A (en) Inter-system cross connectible communication control system
JPH05127936A (en) Fault tolerant data processor
JPS5857843A (en) Check system for data line exchange
JPH08137709A (en) Information processing system