JPS6350740B2 - - Google Patents

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JPS6350740B2
JPS6350740B2 JP58030788A JP3078883A JPS6350740B2 JP S6350740 B2 JPS6350740 B2 JP S6350740B2 JP 58030788 A JP58030788 A JP 58030788A JP 3078883 A JP3078883 A JP 3078883A JP S6350740 B2 JPS6350740 B2 JP S6350740B2
Authority
JP
Japan
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bus
control
controller
memory
parallel
Prior art date
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Expired
Application number
JP58030788A
Other languages
Japanese (ja)
Other versions
JPS59157759A (en
Inventor
Hiroshi Kawakami
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Fuji Electric Co Ltd
Fuji Facom Corp
Original Assignee
Fuji Electric Co Ltd
Fuji Facom Corp
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Fuji Facom Corp filed Critical Fuji Electric Co Ltd
Priority to JP58030788A priority Critical patent/JPS59157759A/en
Publication of JPS59157759A publication Critical patent/JPS59157759A/en
Publication of JPS6350740B2 publication Critical patent/JPS6350740B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明はマイクロプロセツサの如きプロセツ
サを内蔵した制御装置(コントローラ)が接続さ
れる共通バスを二重化して、その信頼性の向上を
図るようにした二重化システムに関する。
[Detailed Description of the Invention] [Technical Field to which the Invention Pertains] This invention aims to improve reliability by duplicating a common bus to which a controller having a built-in processor such as a microprocessor is connected. Regarding the redundant system.

〔従来技術とその問題点〕[Prior art and its problems]

一般に、プログラムを内蔵した制御装置は、そ
の処理方法をプログラムによつて変更することが
できる、すなわち制御装置の機能や性能をハード
ウエアを変更することなく開発、改良できる利点
を有しているため、機能が簡単な装置から比較的
複雑で重要な機能を司る装置に至るまで広く採用
されている。しかし、このような場合に、プロセ
ツサなどの中央処理装置部分で故障が発生する
と、システム全体の機能が失われることから、か
かる主要な制御装置には保護装置を設ける等のし
かるべき保護対策が講じられていることが望まし
い。
Generally, a control device with a built-in program has the advantage that its processing method can be changed by the program, that is, the functions and performance of the control device can be developed and improved without changing the hardware. It has been widely adopted in devices with simple functions to devices with relatively complex and important functions. However, in such a case, if a failure occurs in the central processing unit such as the processor, the entire system will lose its functionality, so appropriate protection measures such as installing protection devices on such main control equipment should be taken. It is desirable that the

第1図はコントロールシステムの基本構成を示
すブロツク図、第2図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第3
図は主要部分を二重化したシステムを示すブロツ
ク図である。
Figure 1 is a block diagram showing the basic configuration of the control system, Figure 2 is a block diagram showing the control system equipped with a backup device, and Figure 3 is a block diagram showing the control system equipped with a backup device.
The figure is a block diagram showing a system in which the main parts are duplicated.

すなわち、一般的に良く知られているコントロ
ールシステムは、第1図に示されるようにプロセ
ツサ1、メモリ2、システムバス3およびI/O
コントローラ4(41〜4o)等から構成される。
このようなシステムにおける上記の如きハードウ
エア障害に対する保護対策として次の如き方法が
考えられる。その1つは、第2図に示すように、
バツクアツプ装置151………15oを設ける方法
である。この場合、バツクアツプ装置151……
…15oには、少なくともプロセスの状態を監視
し、必要に応じて手動または自動でプロセスを完
全かつ適切な状態に変えられるような操作量の変
更機能を有している。なお、11,12,13お
よび14(141〜14o)は第1図と同様のプロ
セツサ、メモリ、システムバスおよびI/Oコン
トローラである。このようなバツクアツプ装置1
1〜15oを設けることにより、装置11〜14
のいずれかに障害が発生して装置の機能が失われ
た場合でも、必要最底限の制御機能を保障するこ
とができる。
That is, a generally well-known control system includes a processor 1, memory 2, system bus 3, and I/O as shown in FIG.
It is composed of controllers 4 (4 1 to 4 o ) and the like.
The following methods can be considered as protection measures against the above-mentioned hardware failure in such a system. One of them is, as shown in Figure 2,
This is a method of providing a backup device 15 1 . . . 15 o . In this case, the backup device 15 1 ...
...15 o has at least a function to monitor the state of the process and change the amount of operation so that the process can be completely and appropriately changed as needed, either manually or automatically. Note that 11, 12, 13, and 14 (14 1 to 14 o ) are the same processor, memory, system bus, and I/O controller as in FIG. Such a backup device 1
By providing 5 1 to 15 o , the devices 11 to 14
Even if a failure occurs in one of the devices and the device loses its function, the minimum necessary control function can be guaranteed.

これに対して、第3図の如くする方法もある。
同図において、21M,21Sはプロセツサ、2
2M,22Sはメモリ、23はシステムバス、2
4(241〜24o)はI/Oコントローラ、25
はバス切換器である。すなわち、プロセツサ、メ
モリ等の共通部を2組設けて一方をマスタ21
M,22M、他方をスレーブ21S,22Sと
し、マスタ側が障害等により機能停止したとき
は、バス切換器25により自動または手動でスレ
ーブ側に切り換えることにより、システム全体の
機能が停止することのないようにしたものであ
る。なお、241〜24oはプロセス機器に対応す
る個別インタフエイス部であり、これらの部分で
万一障害が発生したとしても、その波及する範囲
が一部に限られるので、かかる個別インタフエイ
ス部をもプロセツサ、メモリ等の共通部と同様に
二重化すべきか否かは適用対象に応じて適宜に決
められる。なお、この例においても第2図の如き
バツクアツプ装置をI/Oコントローラ241
24oに対応して設けることができる。
On the other hand, there is also a method as shown in FIG.
In the same figure, 21M and 21S are processors;
2M, 22S are memories, 23 is a system bus, 2
4 (24 1 to 24 o ) is an I/O controller, 25
is a bus switch. In other words, two sets of common parts such as processors and memories are provided, and one is connected to the master 21.
M, 22M, and the other are slaves 21S and 22S, and when the master side stops functioning due to a failure, etc., the bus switch 25 automatically or manually switches to the slave side, so that the function of the entire system does not stop. This is what I did. Note that 24 1 to 24 o are individual interface units corresponding to process equipment, and even if a failure were to occur in these units, the impact would be limited to a certain area, so such individual interface units Similarly to common parts such as processors and memories, whether or not these should be duplicated can be determined as appropriate depending on the application. In this example as well, the backup device as shown in FIG .
24 o .

つまり、上記いずれのシステムにおいても、共
通部と個別部とが共通のシステムバスによつて互
いに結合されており、該システムバスを介して情
報の交換が行なわれる。そして、このシステムバ
スは通常はアドレスバス、データバスおよび制御
情報バス等からなり、これら情報を並列的に送、
受信する、いわゆるワードシリアスバスが使用さ
れる。また、このバスに接続される構成要素は、
複数のプリント板に分けて実装されることが多い
が、かかる場合においていずれかのプリント板に
実装された構成要素に障害が発生し、該共通バス
線が“0”または“1”の状態にラツチアツプさ
れると、正常な情報交換が不能になるという欠点
がある。このため、上述の如く各種装置または機
能要素を二重化することが考えられるが、上記シ
ステムバスは多数の信号線から構成されるもので
あるため、プリント板の端子数等による制約、あ
るいは二重化に伴う著しいコストアツプ等の理由
によつて実現が困難であるという欠点がある。
That is, in any of the above systems, the common section and the individual sections are connected to each other by a common system bus, and information is exchanged via the system bus. This system bus usually consists of an address bus, a data bus, a control information bus, etc., and these information are sent in parallel.
A so-called word-serious bus is used for receiving. Additionally, the components connected to this bus are
It is often mounted on multiple printed boards, but in such cases, if a fault occurs in a component mounted on one of the printed boards, the common bus line becomes "0" or "1". The disadvantage of latching is that normal information exchange is no longer possible. For this reason, it is possible to duplicate various devices or functional elements as described above, but since the system bus is composed of a large number of signal lines, there may be restrictions due to the number of terminals on the printed circuit board, or due to duplication. The drawback is that it is difficult to realize due to significant cost increases and other reasons.

〔発明の目的〕[Purpose of the invention]

この発明はかかる事情のもとになされたもの
で、簡単かつ容易にコントロールシステムの二重
化を実現しうる手段を提供することを目的とす
る。
The present invention was made under the above circumstances, and an object of the present invention is to provide a means for simply and easily realizing duplication of a control system.

〔発明の要点〕[Key points of the invention]

プロセツサ、メモリ等の共通制御部と該共通制
御装置によつて制御される入出力装置等の個別部
とがワードシリアスバスを介して並設されてなる
システムに、情報を1ビツトずつ直列に伝送する
ビツトシリアスバスを設け、該バスにそれぞれ所
定のインタフエイス部を介して共通制御部、個別
部を並設するようにした点にある。
Information is serially transmitted bit by bit to a system in which a common control unit such as a processor, memory, etc. and individual units such as input/output devices controlled by the common control unit are installed in parallel via a word serial bus. The present invention is characterized in that a bit-serious bus is provided, and a common control section and individual sections are arranged in parallel on the bus via respective predetermined interface sections.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の実施例を図面を参照して説明
する。
Embodiments of the present invention will be described below with reference to the drawings.

第4図はこの発明の実施例を示すブロツク構成
図である。同図において、41はプロセツサおよ
びメモリを1つにまとめて表示したもの、42は
ローカルバス、441,442はシステムバスイン
タフエイス、46はシステム(ワードシリアル)
バス、48は制御回路、50はプロセスインタフ
エイス部であり、431,432はシリアルバスイ
ンタフエイス、45はシリアル(ビツトシリア
ル)バス、47は制御回路である。つまり、ワー
ド単位で情報の並列伝送が可能なワードシリアス
バス46に、インタフエイス441を介してプロ
セツサおよびメモリ41を、またインタフエイス
442を介して制御回路48、プロセスインタフ
エイス50をそれぞれ接続して構成される一般的
なコントロールシステムに対し、ビツト単位情報
の直列伝送が可能なビツトシリアルバス45を設
け、上記プロセツサおよびメモリ41と制御回路
47とをそれぞれシリアルバスインタフエイス4
1,432を介して該バス45に接続してシステ
ムの二重化を図つたものである。したがつて、シ
リアルインタフエイス431,432は、少なくと
もビツトシリアルで交換されるバス45上のデー
タをワード単位に交換する機能等を有するもので
ある。なお、切換選択回路49は、第3図のバス
切換器25と同様に、制御回路47または48の
いずれかを選択する。
FIG. 4 is a block diagram showing an embodiment of the present invention. In the figure, 41 is a processor and memory displayed together, 42 is a local bus, 44 1 and 44 2 are system bus interfaces, and 46 is a system (word serial).
48 is a control circuit, 50 is a process interface section, 43 1 and 43 2 are serial bus interfaces, 45 is a serial (bit serial) bus, and 47 is a control circuit. In other words, the processor and memory 41 are connected via the interface 441 , and the control circuit 48 and the process interface 50 are connected via the interface 442 to the word serial bus 46, which can transmit information in parallel in units of words. A bit serial bus 45 capable of serially transmitting information in bit units is provided, and the processor and memory 41 and the control circuit 47 are connected to the serial bus interface 4, respectively.
3 1 and 43 2 to connect to the bus 45 to make the system redundant. Therefore, the serial interfaces 43 1 and 43 2 have at least the function of exchanging data on the bus 45, which is exchanged in bit serial mode, in units of words. Note that the switching selection circuit 49 selects either the control circuit 47 or 48, similar to the bus switching device 25 in FIG.

第4図の動作について説明する。 The operation shown in FIG. 4 will be explained.

マイクロプロセツサ41はメモリに記憶されて
いるプログラムにもとづいて所定の制御を行な
い、必要に応じてローカルバス42、システムバ
スインタフエイス441,442を介して制御回路
48に制御情報を与える。このとき、切換選択回
路49では、正常時には制御回路48側の信号を
生かし、制御回路47側の信号を切り離す如く構
成しておくことにすれば、制御回路48からの制
御情報がプロセスインタフエイス50を介して所
定のプロセス機器に出力される。なお、プロセス
機器から取り込まれる状態情報等は、上記とは逆
の経路、すなわち、プロセスインタフエイス5
0、切換選択回路49、制御回路48、システム
バスインタフエイス442、システムバス46、
システムバスインタフエイス441およびローカ
ルバス42を介してプロセツサおよびメモリ41
に与えられ、かかる動作を基本動作としてシステ
ムは正常に動作する。ここで、バス46、インタ
フエイス441,442または制御回路48等のい
ずれかにおいて障害が発生し、バス46を構成す
る信号線の1本がラツチアツプ状態になつて、共
通制御部4Aと個別部4Bとの間の情報交換が不
能になると、それ以後は個別部4Bに対する制御
機能が停止するばかりでなく、他のすべての装置
または機器の機能が停止するおそれがある。した
がつて、このような事態が発生した場合は、プロ
セツサ41では制御ロジツク(ソフトウエアまた
はプログラム)を切り換え、正常時に使用してい
たシステムバス46を介する情報の交信を停止
し、シリアルインタフエイス431、シリアルバ
ス45、シリアルインタフエイス432、制御回
路47、切換選択回路49およびプロセスインタ
フエイス50の情報交信経路を生かし、これによ
り制御機能を継続、維持しようとするものであ
る。なお、切換選択回路49は、例えばシステム
起動時にプロセツサ41による個別部4Bの機能
テストの結果、正常であることが確認された後
に、制御回路47から48へ切り換えられるよう
にセツトしておくこととする。また、個別部4B
は、こゝでは1個だけしか示されていないが、通
常は複数台設置され、共通部4Aによる制御も時
分割的に実行されるのが普通である。したがつ
て、共通部4Aは多数の個別部4Bとの情報交換
をしなければならないため、そのバス構成も1度
に複数のビツト情報を伝送しうるワードシリアス
バスが用いられ、これがメイン(主または常用)
となるのが普通であるが、シリアスバスとそのイ
ンタフエイス部とからなるシステムを主または常
用として、ワードシリアルバスからなるシステム
を予備として設けるようにしてもよいことはもち
ろんである。
The microprocessor 41 performs predetermined control based on the program stored in the memory, and provides control information to the control circuit 48 via the local bus 42 and system bus interfaces 44 1 and 44 2 as necessary. At this time, if the switching selection circuit 49 is configured to make use of the signal on the control circuit 48 side during normal operation and disconnect the signal on the control circuit 47 side, the control information from the control circuit 48 is transferred to the process interface 50. is output to predetermined process equipment via. Note that the status information etc. taken in from the process equipment is routed through the opposite route to the above, that is, the process interface 5.
0, switching selection circuit 49, control circuit 48, system bus interface 44 2 , system bus 46,
Processor and memory 41 via system bus interface 44 1 and local bus 42
is given, and the system operates normally with this operation as the basic operation. Here, a failure occurs in either the bus 46, the interfaces 44 1 , 44 2 or the control circuit 48 , and one of the signal lines making up the bus 46 becomes latched up, causing the common control unit 4A and the individual If information exchange with the unit 4B becomes impossible, there is a risk that not only the control function for the individual unit 4B will be stopped, but also the functions of all other devices or devices will be stopped. Therefore, when such a situation occurs, the processor 41 switches the control logic (software or program), stops information communication via the system bus 46 that was used during normal operation, and switches the serial interface 43 1 , the serial bus 45, the serial interface 43 2 , the control circuit 47, the switching selection circuit 49, and the process interface 50, and thereby continue and maintain the control function. The switching selection circuit 49 may be set so that the switching from the control circuit 47 to the control circuit 48 is performed after the function test of the individual section 4B by the processor 41 is confirmed to be normal at the time of system startup, for example. do. Also, individual part 4B
Although only one is shown here, a plurality of units are normally installed, and control by the common unit 4A is also normally executed in a time-sharing manner. Therefore, since the common section 4A must exchange information with a large number of individual sections 4B, a word serious bus is used for its bus configuration, which can transmit multiple bits of information at once. or regular use)
However, it is of course possible to use a system consisting of a serial bus and its interface section as main or regular use, and to provide a system consisting of a word serial bus as a backup.

第4図の実施例は基本的なコントロールシステ
ムにおけるシステムバスを、ワードシリアルバス
とビツトシリアルバスにて二重化した例である
が、さらに、次のようにすることが可能である。
The embodiment shown in FIG. 4 is an example in which the system bus in the basic control system is duplicated using a word serial bus and a bit serial bus, but the following configuration is also possible.

第5図はこの発明の他の実施例を示すブロツク
構成図である。同図からも明らかなように、この
例はシステムバスだけでなく共通部4A′を付加
してその二重化を図つたものである。ここで、共
通部4Aを常用、共通部4A′を予備用とすると
ともに、予備の共通部4A′側でシリアルバス4
5を介してシステムの状態または常用側共通部4
Aのメモリの内容を、バス46を介することな
く、したがつて常用側共通部4Aの制御機能を何
ら損なうことなくトレース(追跡)することがで
きるので、万一、常用側が故障しても、瞬時に予
備側へ切り換えることによりノンストツプ(無瞬
断)システムを実現することが可能である。な
お、個別部4Bについても、上記と同様にして二
重化してもよいことは云う迄もない。なお、その
他の点は第4図と同様であるので、詳しい説明は
省略する。
FIG. 5 is a block diagram showing another embodiment of the present invention. As is clear from the figure, in this example, not only a system bus but also a common section 4A' is added to achieve duplication. Here, the common part 4A is used regularly, the common part 4A' is used as a spare, and the serial bus 4 is used on the spare common part 4A' side.
System status or common side common part 4 via 5
Since the contents of the memory of A can be traced without going through the bus 46 and therefore without any damage to the control function of the common section 4A on the regular side, even if the regular side fails, By instantaneously switching to the standby side, it is possible to realize a non-stop system. It goes without saying that the individual section 4B may also be duplicated in the same manner as described above. Note that since other points are the same as those in FIG. 4, detailed explanation will be omitted.

第6図はこの発明のさらに別の実施例を示すブ
ロツク構成図である。つまり、上記の個別部4B
の二重化をさらに推し進めて、該個別部4B,4
B′をそれぞれ3分割(4B1〜4B3,4B
1′〜4B3′)し、例えば常用側の4B1が故障
して4B2側に切り換えられたとき、該故障した
カード4B1を予備側の4B1′カードにもとづ
いて正常な状態に修復できるようにしたものであ
る。なお、第4図〜第6図の各実施例において、
切換選択路49内に比較回路を設けるとともに、
共通部からの制御結果を常にバス45,46の双
方を介して出力する如くしておけば、該回路49
では制御回路47,48の両方の出力が一致した
ときのみデータは正しいものとして所定のプロセ
ス機器に与えることができるので、誤出力となる
おそれが少なくなり、信頼性が向上するという利
点をもたらすものである。なお、この点はプロセ
ス機器からの各入力についても同様にして適用す
ることができる。
FIG. 6 is a block diagram showing yet another embodiment of the invention. In other words, the above individual part 4B
By further promoting duplication of the individual parts 4B, 4
Divide B' into three each (4B1 to 4B3, 4B
1' to 4B3'), and for example, when 4B1 on the regular side fails and is switched to the 4B2 side, the failed card 4B1 can be restored to a normal state based on the 4B1' card on the spare side. It is. In addition, in each example of FIGS. 4 to 6,
A comparison circuit is provided in the switching selection path 49, and
If the control results from the common section are always output via both buses 45 and 46, the circuit 49
In this case, only when the outputs of both the control circuits 47 and 48 match, the data can be given to the predetermined process equipment as correct, thereby reducing the possibility of erroneous output and improving reliability. It is. Note that this point can be similarly applied to each input from the process equipment.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、常時は高速応答性のあるワ
ードシリアルバスで制御を行ない、障害時にはワ
ードシリアルバスよりも応答性は多少低下して
も、耐ノイズ性が良好で、絶縁が容易なビツトシ
リアルバスを利用することにより、経済的にも優
れた特色のある耐故障システムを実現することが
できる利点を有するものである。つまり、一般に
ビツトシリアルバスは、耐ノイズ性の点でワード
シリアルバスよりもすぐれ、かつ絶縁が容易で価
格も安価であることから、このようなバスを用い
て二重化することにより、単に、ワードシリアル
バスで二重化するにとゞまらない利点を有するも
のである。また、バスを二重化した上にさらに共
通部のみを二重化する如き比較的単純なものか
ら、すべての構成要素を二重化する完全二重化シ
ステムまで特にアーキテクチユアを変えることな
く容易にレベルアツプすることが可能となるもの
である。さらに、共通部を二重化した場合に、メ
モリの内容を予備系バスを利用して常時トレース
することができるので、無瞬断システムを実現す
ることが可能となり、信頼性が向上するものであ
る。
According to this invention, control is always performed using a word serial bus with high-speed response, and even if the response is slightly lower than that of a word serial bus in the event of a failure, the bit serial bus has good noise resistance and is easy to insulate. By using a bus, it is possible to realize a fault-tolerant system that is economically superior. In other words, bit serial buses are generally superior to word serial buses in terms of noise resistance, are easier to insulate, and are less expensive. This has an advantage beyond that of duplexing the bus. In addition, it is possible to easily upgrade the level from a relatively simple system, such as duplicating the bus and duplicating only the common parts, to a complete duplex system, in which all components are duplexed, without changing the architecture. It is what it is. Furthermore, when the common part is duplicated, the contents of the memory can be constantly traced using the standby bus, making it possible to realize an uninterrupted system and improving reliability.

なお、この発明は上記の如きプロセス機器ばか
りでなく、一般的な入出力機器についても同様に
して適用することができる。
Note that the present invention can be applied not only to the above-mentioned process equipment but also to general input/output equipment.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はコントロールシステムの基本構成を示
すブロツク図、第2図はバツクアツプ装置を備え
たコントロールシステムを示すブロツク図、第3
図は主要部を二重化したシステム例を示すブロツ
ク図、第4図はこの発明の実施例を示すブロツク
構成図、第5図はこの発明の他の実施例を示すブ
ロツク構成図、第6図はこの発明のさらに別の実
施例を示すブロツク構成図である。 符号説明、11,21M,21S……プロセツ
サ、12,22M,22S……メモリ、3,1
3,23,46……システムバス、41〜4o,1
1〜14o,241〜24o……I/Oコントロー
ラ、151〜15o……バツクアツプ装置、25…
…バス切換器、41……プロセツサおよびメモ
リ、42……ローカルバス、431,432……シ
リアルバスインタフエイス、441,442……シ
ステムバスインタフエイス、45……シリアルバ
ス、47,48……制御回路、49……切換選択
回路、50……プロセスインタフエイス回路。
Figure 1 is a block diagram showing the basic configuration of the control system, Figure 2 is a block diagram showing the control system equipped with a backup device, and Figure 3 is a block diagram showing the control system equipped with a backup device.
The figure is a block diagram showing an example of a system in which the main parts are duplicated, FIG. 4 is a block diagram showing an embodiment of this invention, FIG. 5 is a block diagram showing another embodiment of this invention, and FIG. FIG. 3 is a block configuration diagram showing still another embodiment of the present invention. Code explanation, 11, 21M, 21S... Processor, 12, 22M, 22S... Memory, 3, 1
3, 23, 46...System bus, 4 1 ~ 4 o , 1
4 1 to 14 o , 24 1 to 24 o ...I/O controller, 15 1 to 15 o ... Backup device, 25...
... bus switcher, 41 ... processor and memory, 42 ... local bus, 43 1 , 43 2 ... serial bus interface, 44 1 , 44 2 ... system bus interface, 45 ... serial bus, 47, 48...Control circuit, 49...Switching selection circuit, 50...Process interface circuit.

Claims (1)

【特許請求の範囲】 1 情報を並列伝送する共通バスに少なくともプ
ログラムを記憶するメモリと、該メモリに記憶さ
れたプログラムにもとづいて所定の制御動作を実
行するプロセツサとを備えてなるコントローラ
と、該コントローラによつて制御される各種入出
力ユニツトとをそれぞれ所定のインタフエイス部
を介して並設してなるコントロールシステムにお
いて、情報を直列伝送する他の共通バスを前記共
通バスに並列に設けるとともに、該直列伝送され
る情報を前記コントローラおよび各種入出力ユニ
ツトに受け容れられる形式にして伝達するための
インタフエイス部を介してこれらコントローラお
よび各種入出力ユニツトを該他の共通バスに並設
してなることを特徴とする二重化システム。 2 特許請求の範囲第1項に記載の二重化システ
ムにおいて、前記コントローラまたは各種入出力
ユニツトの少なくとも一方を二重化し一方を現
用、他方を予備用として運転することを特徴をす
る二重化システム。
[Scope of Claims] 1. A controller comprising a memory that stores at least a program on a common bus that transmits information in parallel, and a processor that executes a predetermined control operation based on the program stored in the memory; In a control system in which various input/output units controlled by a controller are arranged in parallel via predetermined interface sections, another common bus for serially transmitting information is provided in parallel with the common bus, These controllers and various input/output units are arranged in parallel on the other common bus via an interface section for transmitting the serially transmitted information in a format acceptable to the controller and various input/output units. A redundant system characterized by: 2. The duplex system according to claim 1, wherein at least one of the controller or various input/output units is duplexed, and one is operated as an active unit and the other as a standby unit.
JP58030788A 1983-02-28 1983-02-28 Dual system Granted JPS59157759A (en)

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