JPH0724414B2 - Loopback test method - Google Patents
Loopback test methodInfo
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- JPH0724414B2 JPH0724414B2 JP18307386A JP18307386A JPH0724414B2 JP H0724414 B2 JPH0724414 B2 JP H0724414B2 JP 18307386 A JP18307386 A JP 18307386A JP 18307386 A JP18307386 A JP 18307386A JP H0724414 B2 JPH0724414 B2 JP H0724414B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
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- Maintenance And Management Of Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ループバック試験折返し端局の受信側にランダムパター
ン検出器を備えると共に、送信側にランダムパターン発
生器を備え、ループバック時の位相合せを簡易な構成に
より実現する。DETAILED DESCRIPTION [Overview] A loopback test is provided with a random pattern detector on the receiving side of a loopback terminal and a random pattern generator on the transmitting side, and phase matching during loopback is performed with a simple configuration. To be realized.
本発明は高速多重通信におけるループバック試験方式に
関するもので、さらに詳しく言えば、複数の情報チャン
ネルが時分割多重されて双方向に伝送される系における
任意の折返し端局で折り返されるチャンネル毎に行なう
ループバック試験の改良に関する。The present invention relates to a loopback test method in high-speed multiplex communication, and more specifically, it is performed for each channel returned at an arbitrary return terminal in a system in which a plurality of information channels are time-division multiplexed and bidirectionally transmitted. Regarding the improvement of the loopback test.
ディジタル通信技術の進歩により、時分割多重通信が広
く行なわれている。このディジタル多重通信を実現する
上で、具備すべき重要な機能としてループバック試験が
ある。With the progress of digital communication technology, time division multiplex communication is widely used. A loopback test is an important function that must be provided in order to realize this digital multiplex communication.
かかるループバック試験は、障害時の切り分けや回線開
通時のチェックの為に、各伝送端局で双方向信号の一方
を他方に折り返し、或る局から送出した試験信号が正し
く戻されて来るか否かをチェックするために行なわれて
いる。In such a loopback test, one of the two-way signals is folded back to the other at each transmission terminal station for the purpose of isolation at the time of failure and check at the time of line opening, and whether the test signal sent from a certain station is correctly returned. It is done to check whether or not.
例えば、第5図に示すように、A局41において試験すべ
き情報チャンネルにのみ、試験器42からPN信号(ランダ
ムパターン)を挿入し、B局43で指定されたチャンネル
にのみR方向(A局からB局方向)からS方向(B局か
らA局方向)に折り返す。そして、A局41で当該チャン
ネルを分離し、これを試験器42に入力することにより、
送出したPN信号が正しく折り返っているか否かをチェッ
クすることができる。For example, as shown in FIG. 5, the PN signal (random pattern) is inserted from the tester 42 only in the information channel to be tested in the A station 41, and the R direction (A Return from station to station B) to direction S (station B to station A). Then, by separating the channel at the A station 41 and inputting it into the tester 42,
It is possible to check whether or not the transmitted PN signal is correctly returned.
局間に伝送される情報のフレーム構成は、例えば第6図
の如くであり、フレーム識別チャンネルFに引き続きn
個の情報チャンネル(H0〜Hn)及びハウスキーピング
(HK)チャンネルを含んで構成されているとする。情報
チャンネルは数十ビット乃至数百ビットの高速信号であ
り、HKチャンネルは折返しの指示,端末状態の伝達等に
用いられる。The frame structure of the information transmitted between the stations is, for example, as shown in FIG.
It is assumed that each of the information channels (H 0 to Hn) and the housekeeping (H K ) channel is included. The information channel is a high-speed signal of tens to hundreds of bits, and the H K channel is used for a loopback instruction and transmission of terminal status.
A局ではHKチャンネルにH0〜Hnの内のどのチャンネルに
折り返すかの指令を挿入し、B局はこれを受けて指示通
りに折返しを実行する。At the station A, a command indicating which channel of H 0 to Hn is to be folded back is inserted into the H K channel, and the station B receives it and executes the folding back as instructed.
以上の如き機能は、情報通信サービスの高度化につれ、
その必要性がますます高まって来つつある。As the information and communication services have become more sophisticated,
The need for it is increasing.
従来は、例えば第7図に示すように、A局41より伝送さ
れてくるフレームに対しフレーム同期部1により同期を
とり、この出力によってパルス発生器(PG)2を起動さ
せる。また、HKチャンネルデコーダ(HK CH DEC)3
がパルス発生器2に同期してHKチャンネルの内容をデコ
ードする。このデコード3の内容が折返し指令(例えば
チャンネルi)の場合、デコーダ3は折返しパルス発生
器4から折返しパルス(チャンネルiのS方向での位相
のパルス)を発生させ、セレクタ(SEL)6をSINから可
変遅延メモリ5に切り換え、該メモリ5の内容をSOUTと
して出力する。そのためにメモリ5は、パルス発生器2
からのパルスにてA局41から伝送されて来たチャンネル
情報iを取り込み、折返しパルス発生器4からの折返し
パルスが入力したタイミングでパルス発生器(PG)8
(フレーム同期部7によりフレーム同期されている)か
らのクロックに同期して、可変遅延メモリ5に取り込ん
だチャンネル情報を折返し側の対応チャンネル時間帯に
出力するように制御される。Conventionally, as shown in FIG. 7, for example, the frame transmitted from the A station 41 is synchronized by the frame synchronization unit 1, and the pulse generator (PG) 2 is activated by this output. In addition, H K channel decoder (H K CH DEC) 3
Synchronizes with the pulse generator 2 and decodes the contents of the H K channel. When the content of this decode 3 is a loopback command (for example, channel i), the decoder 3 causes the loopback pulse generator 4 to generate a loopback pulse (a pulse having a phase in the S direction of channel i), and causes the selector (SEL) 6 to SIN. To the variable delay memory 5, and the contents of the memory 5 are output as SOUT. For that purpose, the memory 5 includes the pulse generator 2
The channel information i transmitted from the A station 41 is taken in by the pulse from the pulse generator and the pulse generator (PG) 8 is input at the timing when the folding pulse from the folding pulse generator 4 is input.
It is controlled so that the channel information taken in the variable delay memory 5 is output in the corresponding channel time zone on the folding side in synchronization with the clock from (which is frame-synchronized by the frame synchronization unit 7).
一般にR方向とS方向のフレーム位相は任意であり、或
る特定チャンネルをR→S方向へ折り返すためには、位
相を合わせる必要があり、このタイミングを取るために
上述の如き動作態様で可変遅延メモリ5が用いられる。Generally, the frame phases in the R direction and the S direction are arbitrary, and it is necessary to match the phases in order to return a certain specific channel in the R → S direction. In order to take this timing, the variable delay is performed in the above-described operation mode. The memory 5 is used.
この場合の遅延量は最大1フレーム分を考慮する必要が
ある。In this case, it is necessary to consider the maximum delay amount for one frame.
この従来装置では、1フレーム当たりのフレームビット
数が多くなると、このビット数に比例した遅延量が必要
になり、可変遅延メモリが大容量化し、非常に大きなハ
ードウェアとなる。例えば、伝送速度が140Mb/sで8KHz
フレームの場合、1フレームは17500ビットになり、非
常に大きなバードウェアとなる。In this conventional apparatus, when the number of frame bits per frame increases, a delay amount proportional to the number of bits is required, the variable delay memory has a large capacity, and the hardware becomes extremely large. For example, 8 KHz at a transmission rate of 140 Mb / s
In the case of frames, one frame has 17500 bits, which is very large birdware.
本発明は、このような点に鑑みて創作されたもので、僅
かなバードウェアでループバック試験を行なえるループ
バック試験方式を提供することを目的としている。The present invention has been made in view of the above circumstances, and an object thereof is to provide a loopback test method capable of performing a loopback test with a small amount of bird wear.
第1図は本発明のループバック試験方式の原理ブロック
図である。FIG. 1 is a block diagram of the principle of the loopback test method of the present invention.
図において、3はループバックすべきチャンネルを解読
するデコーダである。In the figure, 3 is a decoder for decoding the channel to be looped back.
4は折返しパルス発生器を示す。Reference numeral 4 represents a folded pulse generator.
10はR側よりのランダムパターン(PN)信号を検出する
PN検出器である。10 detects a random pattern (PN) signal from the R side
It is a PN detector.
11は折返しパルスに応答して予め決められた時系列のPN
パターンを発生するPN発生器である。11 is a predetermined time series PN in response to the aliasing pulse
It is a PN generator that generates a pattern.
9はPN発生器10と折返しパルスによって入力を切り換え
る折返し制御部である。Reference numeral 9 is a PN generator 10 and a loopback control section for switching the input by a loopback pulse.
折返し局で受信されたPN信号はPN検出器10で検出され、
予め決められた時系列パターンに一致するとき検出信号
が発生される。The PN signal received by the return station is detected by the PN detector 10,
A detection signal is generated when it matches a predetermined time series pattern.
又、ループバックすべきチャンネルをデコーダ3により
解読して、折返しパルス発生器4により折返しパルスを
発生させると、折返し制御部9は入力をPN発生器11側に
切り換えて、PN発生器11から生成されるPNパターンがル
ープバック試験局へ送出される。When the decoder 3 decodes the channel to be looped back and the folding pulse generator 4 generates a folding pulse, the folding control unit 9 switches the input to the PN generator 11 side and generates from the PN generator 11. The PN pattern to be transmitted is sent to the loopback test station.
本発明では、PN信号を折返し局で検出し、所定のタイミ
ングで折返しチャンネルにPN信号を挿入することによ
り、遅延メモリを用いることなくループバック試験を行
なうことが可能となる。In the present invention, the loopback test can be performed without using a delay memory by detecting the PN signal at the folding station and inserting the PN signal in the folding channel at a predetermined timing.
第2図は本発明の実施例であって、PN発生器11として第
3図の回路を用い、PN検出器10として第4図の回路を用
いている。尚、第7図と同一であるものには同一引用数
字を用いたので、重複する説明は省略する。FIG. 2 shows an embodiment of the present invention, in which the PN generator 11 uses the circuit of FIG. 3 and the PN detector 10 uses the circuit of FIG. Note that the same reference numerals are used for the same elements as those in FIG. 7, and thus redundant description will be omitted.
PN発生器11は第3図に示すように、クロックCLKと折返
しパルスの論理積をとるアンドゲート111、ゲート111の
出力によってシフトされるシフトレジスタ112、レジス
タ112の出力を入力とするナンドゲート113,114、ゲート
113と114の出力の論理をとるノアゲート115、シフトレ
ジスタ112の7段目の出力と15段目の出力の排他的論理
和をとるイクスクルージブオアゲート116、ゲート116と
ゲート115の出力の論理をとるノアゲート117より構成さ
れ、生成多項式(Y=X15+X7+1)で示されるPNパタ
ーンの信号を発生する。As shown in FIG. 3, the PN generator 11 includes an AND gate 111 that ANDs a clock CLK and a folding pulse, a shift register 112 that is shifted by the output of the gate 111, and NAND gates 113 and 114 that receive the output of the register 112 as inputs. Gate
NOR gate 115 which takes the logic of the outputs of 113 and 114, exclusive OR gate 116 which takes the exclusive OR of the output of the 7th stage and the output of the 15th stage of shift register 112, the logic of the outputs of gate 116 and gate 115 It is composed of a NOR gate 117, and generates a PN pattern signal represented by a generator polynomial (Y = X 15 + X 7 +1).
PN検出器10は第4図に示すように、クロックCLKとチャ
ンネルパルスの論理積をとるアンドゲート101、データ
とゲート101の出力によって動作するD型フリップフロ
ップ102、ゲート101の出力を反転するインバータ103、
イクスクルージブオアゲート104、ゲート104の出力及び
インバータ103の出力によって動作するD型プリップフ
ロップ105、ゲート101とフリップフロップ105の出力と
の論理積をとるアンドゲート106、第3図と全く同一の
構成によるPN発生器107より構成される。The PN detector 10 is, as shown in FIG. 4, an AND gate 101 that takes the logical product of a clock CLK and a channel pulse, a D-type flip-flop 102 that operates by data and the output of the gate 101, and an inverter that inverts the output of the gate 101. 103,
Exclusive OR gate 104, D-type flip-flop 105 that operates by the output of gate 104 and the output of inverter 103, AND gate 106 that takes the logical product of the output of gate 101 and the output of flip-flop 105, and the same configuration as in FIG. PN generator 107.
A局を介して試験器より送出されたPN信号は、PN検出器
10において、その内容がPN発生器107のパターンと照合
され、一致時に“0"レベル信号を出力する。このとき、
デコーダ3によって検出すべきチャンネルがチャンネル
パルスCHPによって指示されると共に、折返しパルス発
生器4は折り返すべきチャンネルナンバーを指示する。
折返しパルス発生器4はこのチャンネルナンバーを受
け、PG8よりのS方向タイミングをもとにS方向での相
当するチャンネル位相に折返しパルスを発生する。The PN signal sent from the tester via station A is the PN detector.
In 10, the contents are collated with the pattern of the PN generator 107, and when they match, a “0” level signal is output. At this time,
The channel to be detected by the decoder 3 is designated by the channel pulse CHP, and the folding pulse generator 4 designates the channel number to be folded back.
The folding pulse generator 4 receives this channel number and generates a folding pulse in the corresponding channel phase in the S direction based on the timing in the S direction from PG8.
PN検出器10が“0"レベル信号を出力し、パルス発生器4
が“1"レベル信号(折返しパルス)を出力するときにア
ンドゲート12は“1"レベル信号を出力し、セレクタ6を
PN発生器11側へ切り換える。このとき、PN発生器11には
前述の折返しパルスが与えられる。この折返しパルスの
発生タイミングは、S方向試験対象折返しチャンネル位
相に一致しており、かつ、PN発生器11が発生するPNパタ
ーンは試験器42において発生したPNパターンと同一内容
となっている。従って、セレクタ6を介してSOUTライン
に送出されたPNパターンが、A局41を介して試験器42に
入力されたとき、ループが正常に機能していることがわ
かる。The PN detector 10 outputs a "0" level signal, and the pulse generator 4
Outputs a "1" level signal (folding pulse), the AND gate 12 outputs a "1" level signal, and the selector 6
Switch to the PN generator 11 side. At this time, the above-mentioned folding pulse is given to the PN generator 11. The generation timing of the folding pulse coincides with the phase of the S-direction test target folding channel, and the PN pattern generated by the PN generator 11 has the same content as the PN pattern generated in the tester 42. Therefore, when the PN pattern sent to the SOUT line via the selector 6 is input to the tester 42 via the A station 41, it can be seen that the loop is functioning normally.
尚、同一の技法を無線チャンネルでも同様に実施し得
る。It should be noted that the same technique can be implemented for wireless channels as well.
以上述べてきたように本発明によれば、可変遅延メモリ
を用いることなく、簡単な構成によってループバック試
験を行なうことができる。特に、高速信号を対象とする
とき、従来の遅延メモリによる構成では非常に大容量の
メモリを必要とし、LSI化等には適さないが、本発明に
よればハードウェア量が少なくて済むため、容易にLSI
化し得る利点がある。As described above, according to the present invention, it is possible to perform a loopback test with a simple configuration without using a variable delay memory. In particular, when targeting high-speed signals, the conventional delay memory configuration requires a very large capacity memory and is not suitable for LSI, etc., but the present invention requires less hardware, Easy LSI
There is an advantage that can be realized.
第1図は本発明のループバック試験方式の原理ブロック
図、 第2図は本発明の実施例を示すブロック図、 第3図は本発明に係るPN発生器11の詳細回路図、 第4図は本発明に係るPN検出器10の詳細回路図、 第5図は多重通信システムの概略を示す説明図、 第6図は多重通信におけるフレーム構成の説明図、 第7図は従来のループバック試験方式の説明図である。 第1図及び第2図において、 1,7はフレーム同期部、 2,8はパルス発生器、 3はハウスキーピングチャンネルデコーダ、 4は折返しパルス発生器、 6はセレクタ、 10はPN検出器、 11はPN発生器、 12はアンドゲートである。1 is a block diagram showing the principle of the loopback test method of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a detailed circuit diagram of a PN generator 11 according to the present invention, and FIG. Is a detailed circuit diagram of the PN detector 10 according to the present invention, FIG. 5 is an explanatory diagram showing an outline of a multiplex communication system, FIG. 6 is an explanatory diagram of a frame structure in multiplex communication, and FIG. 7 is a conventional loopback test. It is explanatory drawing of a system. In FIGS. 1 and 2, 1,7 is a frame synchronization unit, 2,8 is a pulse generator, 3 is a housekeeping channel decoder, 4 is a folding pulse generator, 6 is a selector, 10 is a PN detector, 11 Is a PN generator, and 12 is an AND gate.
Claims (1)
伝送端局間を双方向に伝送される多重通信システムの任
意の伝送端局間でチャンネル単位のループバック試験を
行う方式において、 ループバックすべきチャンネルを解読するデコーダ
(3)と、 該デコーダ(3)によって得られたチャンネルに挿入さ
れた受信されたランダムパターンと、予め設定されてい
るパターンとの一致検出を行うパターン検出器(10)
と、 折返しタイミングを示す折返しパルスによって前記受信
されたランダムパターンに対応した同一のランダムパタ
ーンを発生するランダムパターン(PN)発生器(11)
と、 前記パターン検出器(10)が該パターンの一致検出した
ことに応答して折返しパルスにより前記指定されたチャ
ンネルに対する試験側への折返しチャンネルに前記ラン
ダムパターン発生器(11)からのランダムパターンを試
験側へ入力する折返し制御部(9)とを備えて、 チャンネル毎のループバック試験を行うことを特徴とす
るループバック試験方式。1. A method of performing a loopback test in units of channels between arbitrary transmission terminal stations of a multiplex communication system in which a plurality of information channels are time-division multiplexed and bidirectionally transmitted between the transmission terminal stations. A decoder (3) for decoding a channel to be processed, a pattern detector (10) for detecting a match between a received random pattern inserted in the channel obtained by the decoder (3) and a preset pattern. )
And a random pattern (PN) generator (11) for generating the same random pattern corresponding to the received random pattern by a return pulse indicating a return timing.
In response to the pattern detector (10) detecting that the patterns match each other, a random pattern from the random pattern generator (11) is applied to a folding channel to the test side with respect to the designated channel by a folding pulse. A loopback test method comprising a loopback test (9) for inputting to the test side and performing a loopback test for each channel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18307386A JPH0724414B2 (en) | 1986-08-04 | 1986-08-04 | Loopback test method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18307386A JPH0724414B2 (en) | 1986-08-04 | 1986-08-04 | Loopback test method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6339226A JPS6339226A (en) | 1988-02-19 |
JPH0724414B2 true JPH0724414B2 (en) | 1995-03-15 |
Family
ID=16129279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18307386A Expired - Lifetime JPH0724414B2 (en) | 1986-08-04 | 1986-08-04 | Loopback test method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0724414B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03286636A (en) * | 1990-04-03 | 1991-12-17 | Nec Corp | Monitor circuit |
JP4641900B2 (en) | 2005-08-24 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | Semiconductor device and test method |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56141641A (en) * | 1980-04-04 | 1981-11-05 | Nippon Telegr & Teleph Corp <Ntt> | Channel equipment of pulse code modulation terminal |
-
1986
- 1986-08-04 JP JP18307386A patent/JPH0724414B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6339226A (en) | 1988-02-19 |
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