JPH0724306B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0724306B2 JPH0724306B2 JP62084882A JP8488287A JPH0724306B2 JP H0724306 B2 JPH0724306 B2 JP H0724306B2 JP 62084882 A JP62084882 A JP 62084882A JP 8488287 A JP8488287 A JP 8488287A JP H0724306 B2 JPH0724306 B2 JP H0724306B2
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- JP
- Japan
- Prior art keywords
- input
- clock
- gate
- charge
- electrode
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置に関するものである。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置に関するものである。
SHC2（サンプル・ホールド回路２）として示される入力
段を有する電荷結合装置は特に、1974年９月にエジンバ
ラ（Edinburgh）で開催された電荷結合装置の技術およ
び応用に関する国際会議の論文集“International Conf
erence on Technology and Applications of Charge-Co
upled Device"の第13〜21頁におけるCCDアナログ入力回
路特性の比較に関する論文“A Comparison of CCD Anal
og Input Circuit Characteristics"に記載されてい
る。このような入力段はアナログ分野のみならずデジタ
ル分野に用いても有利であり、特に高周波で用いるのに
適している。上記の論文には、この入力段の欠点とし
て、入力ゲートの下方に形成された電荷パケットを全体
として、隣接の第１クロック電極の下方の蓄積領域に転
送するのを保証する為に特別な手段を講じる必要がある
ということが記載されている。不完全な電荷転送の問題
は特に、クロック電極が転送部分と蓄積部分とを有し、
電圧を印加すると電位障壁を転送部分の下方に形成し、
電位の井戸を蓄積部分の下方に形成する内部手段（例え
ば厚肉酸化物或いはイオン注入部）が設けられた既知の
電荷結合装置において生じる。後の図面に関する説明か
ら明かとなるように、この電位障壁の為に、入力信号が
変化しうる範囲は極めて小さくなる。その理由は、電荷
パケット全体を転送せしめる必要があるという条件が存
在する為である。
段を有する電荷結合装置は特に、1974年９月にエジンバ
ラ（Edinburgh）で開催された電荷結合装置の技術およ
び応用に関する国際会議の論文集“International Conf
erence on Technology and Applications of Charge-Co
upled Device"の第13〜21頁におけるCCDアナログ入力回
路特性の比較に関する論文“A Comparison of CCD Anal
og Input Circuit Characteristics"に記載されてい
る。このような入力段はアナログ分野のみならずデジタ
ル分野に用いても有利であり、特に高周波で用いるのに
適している。上記の論文には、この入力段の欠点とし
て、入力ゲートの下方に形成された電荷パケットを全体
として、隣接の第１クロック電極の下方の蓄積領域に転
送するのを保証する為に特別な手段を講じる必要がある
ということが記載されている。不完全な電荷転送の問題
は特に、クロック電極が転送部分と蓄積部分とを有し、
電圧を印加すると電位障壁を転送部分の下方に形成し、
電位の井戸を蓄積部分の下方に形成する内部手段（例え
ば厚肉酸化物或いはイオン注入部）が設けられた既知の
電荷結合装置において生じる。後の図面に関する説明か
ら明かとなるように、この電位障壁の為に、入力信号が
変化しうる範囲は極めて小さくなる。その理由は、電荷
パケット全体を転送せしめる必要があるという条件が存
在する為である。
本発明の目的は、入力段における不完全な電荷転送の問
題を簡単に解決した前述した種類の半導体装置を提供せ
んとするものである。
題を簡単に解決した前述した種類の半導体装置を提供せ
んとするものである。
本発明は、半導体本体の表面に設けられた電荷結合装置
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置において、前記の入力ゲ
ートは入力信号を供給する前記の手段にのみではなく絶
縁ゲート電界効果トランジスタの主電極領域の一方にも
接続されており、この絶縁ゲート電界効果トランジスタ
の他方の主電極領域には固定電位を印加しうるようにな
っており、この絶縁ゲート電界効果トランジスタのゲー
ト電極には前記のクロック電圧の１つを印加する接続手
段が設けられていることを特徴とする。
を具える半導体装置であって、前記の電荷結合装置は、
入力信号に依存して電荷パケットを形成する入力段と、
下側の電荷転送チャネル中でこれらの電荷パケットを順
次に蓄積および転送する為のクロック電圧を印加する為
の接続手段が設けられたクロック電極の列とを具えてお
り、前記の入力段は電荷転送方向に見て順次に入力ダイ
オードと、サンプルゲートと称する第１電極と、入力ゲ
ートと称する第２電極とを有しており、前記の入力ダイ
オードには固定電圧を印加する接続手段が設けられ、前
記の入力ゲートには入力信号を供給する手段が設けら
れ、前記のサンプルゲートには前記の入力ダイオードと
前記の入力ゲートの下方の領域との間の接続を達成させ
たり遮断したりするサンプルクロック電圧を印加する手
段が設けられている半導体装置において、前記の入力ゲ
ートは入力信号を供給する前記の手段にのみではなく絶
縁ゲート電界効果トランジスタの主電極領域の一方にも
接続されており、この絶縁ゲート電界効果トランジスタ
の他方の主電極領域には固定電位を印加しうるようにな
っており、この絶縁ゲート電界効果トランジスタのゲー
ト電極には前記のクロック電圧の１つを印加する接続手
段が設けられていることを特徴とする。
前記の電界効果トランジスタは、クロック電極に印加さ
れるクロック電圧およびサンプルゲートに印加されるク
ロック電極と同期して導通状態にすることができ、従っ
て電荷を第１クロック電極の下方に蓄積する時間の間入
力ゲートに低電圧を印加しうる。このようにするために
は１個の電界効果トランジスタを必要とするだけであ
る。このようなトランジスタは極めて小さくすることが
できるとともに、このトランジスタを駆動するのに追加
のクロック発生器を必要としない為、本発明による解決
手段により半導体本体に追加のスペースを殆ど必要とし
ない。
れるクロック電圧およびサンプルゲートに印加されるク
ロック電極と同期して導通状態にすることができ、従っ
て電荷を第１クロック電極の下方に蓄積する時間の間入
力ゲートに低電圧を印加しうる。このようにするために
は１個の電界効果トランジスタを必要とするだけであ
る。このようなトランジスタは極めて小さくすることが
できるとともに、このトランジスタを駆動するのに追加
のクロック発生器を必要としない為、本発明による解決
手段により半導体本体に追加のスペースを殆ど必要とし
ない。
以下図面につき説明する。
本発明は表面チャネルCCDにつき説明する。本発明自体
は埋込チャネルを有する電荷結合装置（BCCD）にも用い
ることができるも、ある分野、例えば直線性に関して厳
しい条件が課せられている分野に対しては表面チャネル
を有する電荷結合装置がしばしば好ましいものとなる。
は埋込チャネルを有する電荷結合装置（BCCD）にも用い
ることができるも、ある分野、例えば直線性に関して厳
しい条件が課せられている分野に対しては表面チャネル
を有する電荷結合装置がしばしば好ましいものとなる。
本発明により解決すべき問題を説明する為に、第１図
に、通常のクロック電圧により制御される明細書の「発
明の詳細な説明」の欄の冒頭に記載した電荷結合装置を
示す。この場合ｎチャネル型とするも、勿論Ｐチャネル
型とすることができるこの装置は例えば珪素より成るＰ
型半導体本体１を具え、この半導体本体１の主表面２に
はチャネル３が設けられている。チャネル３を通る電荷
転送を制御する為に、表面２に、中間の酸化物層６によ
りこの表面から分離されたクロック電極4,5の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分ｂとを有しており、これらの部分では、クロッ
ク電圧が印加されるとチャネル３中で転送部分ａの下方
に電位障壁を、蓄積部分ｂの下方に電位の井戸を誘起す
る為に存在させる手段により互いに識別される。本例で
は、これらの手段は転送部分4a,5aの下の厚肉酸化物６
と、蓄積部分4b,5bの下の薄肉酸化物とを以って構成さ
れている。これらの手段は、例えばチャネル中にイオン
注入された領域のような、しきい値電圧を変える他の既
知の手段を有するようにもしうること勿論である。ここ
に記載した例では、転送部分および蓄積部分を有する電
極構造が２相動作モードの為に用いられている。
に、通常のクロック電圧により制御される明細書の「発
明の詳細な説明」の欄の冒頭に記載した電荷結合装置を
示す。この場合ｎチャネル型とするも、勿論Ｐチャネル
型とすることができるこの装置は例えば珪素より成るＰ
型半導体本体１を具え、この半導体本体１の主表面２に
はチャネル３が設けられている。チャネル３を通る電荷
転送を制御する為に、表面２に、中間の酸化物層６によ
りこの表面から分離されたクロック電極4,5の列が設け
られている。これらクロック電極の各々は転送部分ａと
蓄積部分ｂとを有しており、これらの部分では、クロッ
ク電圧が印加されるとチャネル３中で転送部分ａの下方
に電位障壁を、蓄積部分ｂの下方に電位の井戸を誘起す
る為に存在させる手段により互いに識別される。本例で
は、これらの手段は転送部分4a,5aの下の厚肉酸化物６
と、蓄積部分4b,5bの下の薄肉酸化物とを以って構成さ
れている。これらの手段は、例えばチャネル中にイオン
注入された領域のような、しきい値電圧を変える他の既
知の手段を有するようにもしうること勿論である。ここ
に記載した例では、転送部分および蓄積部分を有する電
極構造が２相動作モードの為に用いられている。
しかし他の例では、この電極構造は、１個以外のすべて
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるリップルフェーズ
（ripple phase）デバイス或いはワンビット・パー・エ
レクトロード（one bit per electrode）デバイスとし
て電荷結合装置を動作させる作用をする。
の蓄積個所に情報が充填され、空の蓄積個所が電荷転送
方向とは逆の方向に偏移せしめられるリップルフェーズ
（ripple phase）デバイス或いはワンビット・パー・エ
レクトロード（one bit per electrode）デバイスとし
て電荷結合装置を動作させる作用をする。
クロック電極4,5は既知のようにクロックライン７およ
び８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ1，φ2を生じる。
び８をそれぞれ経てクロック電圧源９に接続されてお
り、このクロック電圧源はその中に線図的に示すクロッ
ク電圧φ1，φ2を生じる。
電荷結合装置の入力部は電荷転送方向（左側から右側）
に見て、電荷パケットを形成する為の電子を生じるn+電
子源領域（以後入力ダイオードと称する）10と、サンプ
ルゲートを構成する第１電極11と、入力ゲートを構成す
る第２電極12とを順次に有している。
に見て、電荷パケットを形成する為の電子を生じるn+電
子源領域（以後入力ダイオードと称する）10と、サンプ
ルゲートを構成する第１電極11と、入力ゲートを構成す
る第２電極12とを順次に有している。
入力ダイオード10は固定電位点、例えば大地に接続され
ている。入力ゲート12は電圧源13に接続されており、こ
の電圧源は信号依存電圧を入力電極12に供給し、この電
圧が入力電極12の下方に形成すべき電荷パケットの大き
さを決定する。サンプル電極11は製造技術の理由で、ク
ロック電極4,5と同様に、厚肉酸化物上の部分11aと薄肉
酸化物上の部分11Bとより成っており、入力ダイオード1
0と入力電極12の下方の蓄積領域との間のスイッチとし
て作用する。サンプルゲート11にはクロック電圧源９に
よってサンプルクロックφsが供給される。
ている。入力ゲート12は電圧源13に接続されており、こ
の電圧源は信号依存電圧を入力電極12に供給し、この電
圧が入力電極12の下方に形成すべき電荷パケットの大き
さを決定する。サンプル電極11は製造技術の理由で、ク
ロック電極4,5と同様に、厚肉酸化物上の部分11aと薄肉
酸化物上の部分11Bとより成っており、入力ダイオード1
0と入力電極12の下方の蓄積領域との間のスイッチとし
て作用する。サンプルゲート11にはクロック電圧源９に
よってサンプルクロックφsが供給される。
動作中半導体本体１に例えば−3.5Vの基準電圧が供給さ
れ、クロック電極4,5には０および5Vのレベルを有する
クロック電圧φ1，φ2が供給される。クロック電圧φs
も０および5V間で変化する。第２図はこれらの電圧で電
荷結合装置のに入力部に生じる電位分布を示しており、
表面電位を表わす量Ｖを通常のように下方に向けてプロ
ットしてある。この第２図には、基板電圧の電位レベル
および5Vをも破線で示してある。電位レベル15は入力ダ
イオード10の電位レベルを表わす。サンプルゲート11の
下方の表面電位は符号16で示してあり、この符号のサフ
ィックスａおよびｂは部分11aおよび11bの下方の電位を
それぞれ表わす。電位16′a,16′ｂはクロック電圧φs
＝0Vの際に生じ、電位16a,16bはクロック電圧φs＝5Vの
際に生じる。この第２図から明かなように、φs＝5Vの
際電子は入力ダイオード10から入力ゲート12の下方の領
域に流れることができ、この電子の流れはφs＝0Vで阻
止される。同様に、電位レベル17a,17bおよび17′a,1
7′ｂはそれぞれφ1＝5Vおよびφ1＝0Vの際のクロック
電極4a,4bの下方の電位を表わす。１つの電荷パケット
当りの電荷の最大量を決定する例えば電位レベル17′ａ
および17′ｂ間の電位差は約3Vである。入力信号Vinの
最小値に相当する入力ゲート12の下方の可能な（図中）
最上位の電位レベル18′は入力ダイオード10の電位レベ
ル15によって決定される。入力信号Vinの最大値に相当
する入力ゲート12の下方の有効な（図中）最下位の電位
レベルは電位障壁17aの高さによって決定される。入力
信号Vinがその上記の最大値を越える場合には、前記の
最下位の電位レベルは第２図に18で示すように電位レベ
ル17aよりも下方になる。この状態では、入力ゲート12
の下方に蓄積されたすべての電荷をもはや第１クロック
電極４の下方の電位の井戸17bに転送することができな
い。
れ、クロック電極4,5には０および5Vのレベルを有する
クロック電圧φ1，φ2が供給される。クロック電圧φs
も０および5V間で変化する。第２図はこれらの電圧で電
荷結合装置のに入力部に生じる電位分布を示しており、
表面電位を表わす量Ｖを通常のように下方に向けてプロ
ットしてある。この第２図には、基板電圧の電位レベル
および5Vをも破線で示してある。電位レベル15は入力ダ
イオード10の電位レベルを表わす。サンプルゲート11の
下方の表面電位は符号16で示してあり、この符号のサフ
ィックスａおよびｂは部分11aおよび11bの下方の電位を
それぞれ表わす。電位16′a,16′ｂはクロック電圧φs
＝0Vの際に生じ、電位16a,16bはクロック電圧φs＝5Vの
際に生じる。この第２図から明かなように、φs＝5Vの
際電子は入力ダイオード10から入力ゲート12の下方の領
域に流れることができ、この電子の流れはφs＝0Vで阻
止される。同様に、電位レベル17a,17bおよび17′a,1
7′ｂはそれぞれφ1＝5Vおよびφ1＝0Vの際のクロック
電極4a,4bの下方の電位を表わす。１つの電荷パケット
当りの電荷の最大量を決定する例えば電位レベル17′ａ
および17′ｂ間の電位差は約3Vである。入力信号Vinの
最小値に相当する入力ゲート12の下方の可能な（図中）
最上位の電位レベル18′は入力ダイオード10の電位レベ
ル15によって決定される。入力信号Vinの最大値に相当
する入力ゲート12の下方の有効な（図中）最下位の電位
レベルは電位障壁17aの高さによって決定される。入力
信号Vinがその上記の最大値を越える場合には、前記の
最下位の電位レベルは第２図に18で示すように電位レベ
ル17aよりも下方になる。この状態では、入力ゲート12
の下方に蓄積されたすべての電荷をもはや第１クロック
電極４の下方の電位の井戸17bに転送することができな
い。
実際例では、電位レベル18および17a間の電位差は約1V
或いはそれよりも小さいことを確かめた。しきい値電圧
における広がりの点でも、この電位差は小さいが、入力
ゲート12の下方の表面電位が実際にしばしば電位レベル
17aよりも下方に位置するようになる。
或いはそれよりも小さいことを確かめた。しきい値電圧
における広がりの点でも、この電位差は小さいが、入力
ゲート12の下方の表面電位が実際にしばしば電位レベル
17aよりも下方に位置するようになる。
第３図は本発明による半導体装置の一実施例を示す。本
例では第１図に示す装置と相違して入力段12が入力信号
Vinを生じる信号源13にのみならず、スイッチとして動
作する電界効果トランジスタ20を経て基準電位点、この
場合大地にも接続されている。この装置の他の部分には
簡単の為に第１図に示す装置におけるのと同じ符号を付
してある。トランジスタ20のチャネルをチャネル３と同
様にｎ導電型としたこのトランジスタ20は、隣接のクロ
ック電極４にも印加されるクロック電圧φ1によって制
御される。従って、トランジスタ20はクロック電極４が
活性化されるのと同時に動作せしめられ、入力ゲート12
が接地せしめられる。この第３図の動作を第４図につき
説明する。この第４図においても第２図と対応する電位
レベルには第２図と同じ符号を付した。この場合も、入
力電圧Vinの最大および最小値は第４図の電位レベル18
および18′にそれぞれ対応する。この場合も第４図に示
すように、電位レベル18を、5Vのクロック電圧を印加し
た際に転送部分4aの下方に得られる最低電位レベルであ
る電位レベル17aよりも下方に位置させることができ
る。動作はクロック電極４の下方の電位レベル17′a,1
7′ｂおよびサンプル電位11b,11aの下方の電位レベル16
b,16aにそれぞれ相当するφ1＝0Vおよびφs＝5Vである
状態から開始せしめうる。ここで入力信号Vinが供給さ
れる場合、Vinのこの値はスイッチ20が非導通である為
に入力ゲート12に与えられ、従ってこの入力ゲートの下
方の表面電位は電荷が無い状態でレベル18に相当する。
次に、φ1は5Vに上昇し、φsは0Vに降下する。サンプル
ゲート11b,11aの下方には電位障壁16′b,16′ａが形成
され、この電位障壁により入力ゲート12の下方の電荷パ
ケットと入力ダイオード10とを互いに絶縁する。また、
第１クロック電極４の下方には電位の井戸17bが誘起さ
れ、障壁17′ａがレベル17aに減少する。レベル18の上
方の電荷パケットの大部分は電位の井戸17bに転送され
る。しかし、同時にトランジスタ20が動作せしめられる
為、入力ゲート12には大地電位が印加される。これによ
り入力ゲート12の下方の電位レベルは破線で示すレベル
18″に上昇する。このレベル18″はレベル17aよりも上
方に位置するという事実の為に、入力ゲート12の下方に
形成される全電荷パケットが転送される。次の工程では
φ1が0Vに戻り、従って電位障壁17aが再び17′ａに上昇
する。これと同時にトランジスタ20が非導通状態とな
り、従って入力信号Vinを再び入力ゲート12に供給し、
新たな電荷パケットを形成しうる。
例では第１図に示す装置と相違して入力段12が入力信号
Vinを生じる信号源13にのみならず、スイッチとして動
作する電界効果トランジスタ20を経て基準電位点、この
場合大地にも接続されている。この装置の他の部分には
簡単の為に第１図に示す装置におけるのと同じ符号を付
してある。トランジスタ20のチャネルをチャネル３と同
様にｎ導電型としたこのトランジスタ20は、隣接のクロ
ック電極４にも印加されるクロック電圧φ1によって制
御される。従って、トランジスタ20はクロック電極４が
活性化されるのと同時に動作せしめられ、入力ゲート12
が接地せしめられる。この第３図の動作を第４図につき
説明する。この第４図においても第２図と対応する電位
レベルには第２図と同じ符号を付した。この場合も、入
力電圧Vinの最大および最小値は第４図の電位レベル18
および18′にそれぞれ対応する。この場合も第４図に示
すように、電位レベル18を、5Vのクロック電圧を印加し
た際に転送部分4aの下方に得られる最低電位レベルであ
る電位レベル17aよりも下方に位置させることができ
る。動作はクロック電極４の下方の電位レベル17′a,1
7′ｂおよびサンプル電位11b,11aの下方の電位レベル16
b,16aにそれぞれ相当するφ1＝0Vおよびφs＝5Vである
状態から開始せしめうる。ここで入力信号Vinが供給さ
れる場合、Vinのこの値はスイッチ20が非導通である為
に入力ゲート12に与えられ、従ってこの入力ゲートの下
方の表面電位は電荷が無い状態でレベル18に相当する。
次に、φ1は5Vに上昇し、φsは0Vに降下する。サンプル
ゲート11b,11aの下方には電位障壁16′b,16′ａが形成
され、この電位障壁により入力ゲート12の下方の電荷パ
ケットと入力ダイオード10とを互いに絶縁する。また、
第１クロック電極４の下方には電位の井戸17bが誘起さ
れ、障壁17′ａがレベル17aに減少する。レベル18の上
方の電荷パケットの大部分は電位の井戸17bに転送され
る。しかし、同時にトランジスタ20が動作せしめられる
為、入力ゲート12には大地電位が印加される。これによ
り入力ゲート12の下方の電位レベルは破線で示すレベル
18″に上昇する。このレベル18″はレベル17aよりも上
方に位置するという事実の為に、入力ゲート12の下方に
形成される全電荷パケットが転送される。次の工程では
φ1が0Vに戻り、従って電位障壁17aが再び17′ａに上昇
する。これと同時にトランジスタ20が非導通状態とな
り、従って入力信号Vinを再び入力ゲート12に供給し、
新たな電荷パケットを形成しうる。
上述した装置を満足に動作させる為には、信号源13の一
部を形成しうるインピーダンスＺをスイッチ20が閉成状
態にあるこのスイッチの内部インピーダンスよりも高く
する必要がある。適切な値に簡単に調整しうる内部イン
ピーダンスＺを有する信号源13をデジタルに適用した場
合の、この信号源の一例を第５図に示す。この信号源の
回路は２つの電界効果トランジスタ22,23を有し、これ
らのソース領域には、論理値“1"に相当する電圧V1およ
び論理値“0"に相当する電圧V0がそれぞれ印加される。
ドレイン領域は線図的に示す入力ゲート12に接続されて
いる。明瞭とする為に、第５図にはスイッチングトラン
ジスタ20をも示してある。情報INは増幅器24の入力端に
供給され、この増幅器の出力端はトランジスタ22のゲー
トに直接結合され且つインバータ段25を経てトランジス
タ23のゲートに結合されている。IN＝１の場合には、ト
ランジスタ22が導通し、電圧V1が入力ゲート12に印加さ
れる。IN＝０の場合にはトランジスタ23が導通し、電圧
V0が入力ゲート12に供給される。インピーダンスＺとし
ては、単にトランジスタ22,23の抵抗値を用いうる。こ
の抵抗値は例えばW/L比（チャネル幅対チャネル長の
比）を選択することにより適当な値に調整しうる。
部を形成しうるインピーダンスＺをスイッチ20が閉成状
態にあるこのスイッチの内部インピーダンスよりも高く
する必要がある。適切な値に簡単に調整しうる内部イン
ピーダンスＺを有する信号源13をデジタルに適用した場
合の、この信号源の一例を第５図に示す。この信号源の
回路は２つの電界効果トランジスタ22,23を有し、これ
らのソース領域には、論理値“1"に相当する電圧V1およ
び論理値“0"に相当する電圧V0がそれぞれ印加される。
ドレイン領域は線図的に示す入力ゲート12に接続されて
いる。明瞭とする為に、第５図にはスイッチングトラン
ジスタ20をも示してある。情報INは増幅器24の入力端に
供給され、この増幅器の出力端はトランジスタ22のゲー
トに直接結合され且つインバータ段25を経てトランジス
タ23のゲートに結合されている。IN＝１の場合には、ト
ランジスタ22が導通し、電圧V1が入力ゲート12に印加さ
れる。IN＝０の場合にはトランジスタ23が導通し、電圧
V0が入力ゲート12に供給される。インピーダンスＺとし
ては、単にトランジスタ22,23の抵抗値を用いうる。こ
の抵抗値は例えばW/L比（チャネル幅対チャネル長の
比）を選択することにより適当な値に調整しうる。
本発明は上述した実施例に限定されず、幾多の変更を加
えうること勿論である。例えば、電位障壁を有する上述
した装置を、順次に充填される記憶位置の群において１
つのみの空の記憶位置が電荷転送方向とは逆の方向で電
荷転送チャネルを経て偏移せしめられる既知のワンビッ
ト・パー・エレクトロード装置として動作せしめること
もできる。本発明は、電位障壁を有さない３相または４
相CCDにも用いることができる。
えうること勿論である。例えば、電位障壁を有する上述
した装置を、順次に充填される記憶位置の群において１
つのみの空の記憶位置が電荷転送方向とは逆の方向で電
荷転送チャネルを経て偏移せしめられる既知のワンビッ
ト・パー・エレクトロード装置として動作せしめること
もできる。本発明は、電位障壁を有さない３相または４
相CCDにも用いることができる。
第１図は、入力信号が通常のようにして入力ゲートに供
給される電荷結合装置を示す線図、 第２図は、第１図に示す装置における動作中の電位分布
を示す説明図、 第３図は、本発明による半導体装置の一例を示す線図、 第４図は、第３図に示す装置における動作中の電位分布
を示す説明図、 第５図は、第４図に示す装置におけるインピーダンスＺ
の一実施例を示す回路図である。 １……半導体本体、２……１の主表面 ３……チャネル、4,5……クロック電極 ６……酸化物層、7,8……クロックライン ９……クロック電圧源 10……n+電子源領域（入力ダイオード） 11……第１電極（サンプルゲート） 12……第２電極（入力ゲート） 13……電圧源（信号源） 20……電界効果トランジスタ（スイッチ）
給される電荷結合装置を示す線図、 第２図は、第１図に示す装置における動作中の電位分布
を示す説明図、 第３図は、本発明による半導体装置の一例を示す線図、 第４図は、第３図に示す装置における動作中の電位分布
を示す説明図、 第５図は、第４図に示す装置におけるインピーダンスＺ
の一実施例を示す回路図である。 １……半導体本体、２……１の主表面 ３……チャネル、4,5……クロック電極 ６……酸化物層、7,8……クロックライン ９……クロック電圧源 10……n+電子源領域（入力ダイオード） 11……第１電極（サンプルゲート） 12……第２電極（入力ゲート） 13……電圧源（信号源） 20……電界効果トランジスタ（スイッチ）
Claims (3)
- 【請求項１】半導体本体の表面に設けられた電荷結合装
置を具える半導体装置であって、前記の電荷結合装置
は、入力信号に依存して電荷パケットを形成する入力段
と、下側の電荷転送チャネル中でこれらの電荷パケット
を順次に蓄積および転送する為のクロック電圧を印加す
る為の接続手段が設けられたクロック電極の列とを具え
ており、前記の入力段は電荷転送方向に見て順次に入力
ダイオードと、サンプルゲートと称する第１電極と、入
力ゲートと称する第２電極とを有しており、前記の入力
ダイオードには固定電圧を印加する接続手段が設けら
れ、前記の入力ゲートには入力信号を供給する手段が設
けられ、前記のサンプルゲートには前記の入力ダイオー
ドと前記の入力ゲートの下方の領域との間の接続を達成
させたり遮断したりするサンプルクロック電圧を印加す
る手段が設けられている半導体装置において、前記の入
力ゲートは入力信号を供給する前記の手段にのみではな
く絶縁ゲート電界効果トランジスタの主電極領域の一方
にも接続されており、この絶縁ゲート電界効果トランジ
スタの他方の主電極領域には固定電位を印加しうるよう
になっており、この絶縁ゲート電界効果トランジスタの
ゲート電極には前記のクロック電圧の１つを印加する接
続手段が設けられていることを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項に記載の半導体装置
において、前記の電界効果トランジスタのチャネルの導
電型が電荷転送チャネルの導電型と同じであり、この電
界効果トランジスタの絶縁ゲート電極には、電荷転送方
向に見て前記の入力電極に続く第１クロック電極に印加
されるクロック電圧と同じクロック電圧が印加されるよ
うになっていることを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第１項または第２項に記載
の半導体装置において、前記のクロック電極の各々が転
送部分と蓄積部分とを具えており、クロック電圧の印加
時に前記の転送部分の下方に電位障壁が誘起され、前記
の蓄積部分の下方に電位の井戸が誘起されるようにする
手段が設けられていることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8600890 | 1986-04-09 | ||
| NL8600890A NL8600890A (nl) | 1986-04-09 | 1986-04-09 | Halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243364A JPS62243364A (ja) | 1987-10-23 |
| JPH0724306B2 true JPH0724306B2 (ja) | 1995-03-15 |
Family
ID=19847849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084882A Expired - Lifetime JPH0724306B2 (ja) | 1986-04-09 | 1987-04-08 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4771445A (ja) |
| EP (1) | EP0241084B1 (ja) |
| JP (1) | JPH0724306B2 (ja) |
| KR (1) | KR950004867B1 (ja) |
| CN (1) | CN1007567B (ja) |
| AT (1) | ATE56838T1 (ja) |
| AU (1) | AU586602B2 (ja) |
| CA (1) | CA1291566C (ja) |
| DE (1) | DE3764991D1 (ja) |
| NL (1) | NL8600890A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177772A (en) * | 1984-12-06 | 1993-01-05 | Sony Corporation | Charge coupled device with enhanced input structure |
| US5086440A (en) * | 1989-04-18 | 1992-02-04 | Sony Corporation | Charge coupled device with enhanced input structure |
| NL8600891A (nl) * | 1986-04-09 | 1987-11-02 | Philips Nv | Halfgeleiderinrichting. |
| JPH0728029B2 (ja) * | 1987-05-21 | 1995-03-29 | 株式会社東芝 | 電荷転送素子 |
| JPH0668494B2 (ja) * | 1987-08-20 | 1994-08-31 | 富士写真フイルム株式会社 | アルブミン分析用一体型多層分析要素 |
| CN100384612C (zh) * | 2004-11-04 | 2008-04-30 | 湖北工业大学 | 往复对挫塑化挤注装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8302731A (nl) * | 1983-08-02 | 1985-03-01 | Philips Nv | Halfgeleiderinrichting. |
| NL8500863A (nl) * | 1985-03-25 | 1986-10-16 | Philips Nv | Ladingsoverdrachtinrichting. |
| US4981779A (en) * | 1986-06-26 | 1991-01-01 | Becton, Dickinson And Company | Apparatus for monitoring glucose |
-
1986
- 1986-04-09 NL NL8600890A patent/NL8600890A/nl not_active Application Discontinuation
-
1987
- 1987-03-31 AT AT87200593T patent/ATE56838T1/de not_active IP Right Cessation
- 1987-03-31 EP EP87200593A patent/EP0241084B1/en not_active Expired - Lifetime
- 1987-03-31 US US07/033,141 patent/US4771445A/en not_active Expired - Fee Related
- 1987-03-31 DE DE8787200593T patent/DE3764991D1/de not_active Expired - Lifetime
- 1987-04-02 CA CA000533691A patent/CA1291566C/en not_active Expired - Lifetime
- 1987-04-04 CN CN87102623A patent/CN1007567B/zh not_active Expired
- 1987-04-06 KR KR1019870003240A patent/KR950004867B1/ko active IP Right Grant
- 1987-04-08 AU AU71188/87A patent/AU586602B2/en not_active Ceased
- 1987-04-08 JP JP62084882A patent/JPH0724306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3764991D1 (de) | 1990-10-25 |
| KR870010632A (ko) | 1987-11-30 |
| AU586602B2 (en) | 1989-07-13 |
| EP0241084A1 (en) | 1987-10-14 |
| ATE56838T1 (de) | 1990-10-15 |
| AU7118887A (en) | 1987-10-15 |
| CA1291566C (en) | 1991-10-29 |
| US4771445A (en) | 1988-09-13 |
| KR950004867B1 (ko) | 1995-05-15 |
| EP0241084B1 (en) | 1990-09-19 |
| NL8600890A (nl) | 1987-11-02 |
| CN1007567B (zh) | 1990-04-11 |
| CN87102623A (zh) | 1987-11-18 |
| JPS62243364A (ja) | 1987-10-23 |
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