JPH0722904A - デジタルフィルタ回路 - Google Patents
デジタルフィルタ回路Info
- Publication number
- JPH0722904A JPH0722904A JP16369993A JP16369993A JPH0722904A JP H0722904 A JPH0722904 A JP H0722904A JP 16369993 A JP16369993 A JP 16369993A JP 16369993 A JP16369993 A JP 16369993A JP H0722904 A JPH0722904 A JP H0722904A
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- JP
- Japan
- Prior art keywords
- circuit
- sampling
- signal
- clock signal
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 精度のよいデジタルフィルタ回路を提供する
こと。 【構成】 入力信号をクロック信号ＣＬによってサンプ
リングし、サンプリングされたサンプリング信号を第１
の記憶回路１３と第２の記憶回路１４に順に記憶させ
る。その後、第１の記憶回路１３および第２の記憶回路
１４から、クロック信号ＣＬの制御でサンプリング信号
を読みだし、１サンプリング時間ずれたサンプリング信
号同士を、比較回路１５で順に比較する。そして、比較
の結果、１サンプリング時間ずれたサンプリング信号同
士が等しいと判定される状態が継続する時間を計数し、
計数された回数が一定の値を越えたときに、信号を出力
する。
こと。 【構成】 入力信号をクロック信号ＣＬによってサンプ
リングし、サンプリングされたサンプリング信号を第１
の記憶回路１３と第２の記憶回路１４に順に記憶させ
る。その後、第１の記憶回路１３および第２の記憶回路
１４から、クロック信号ＣＬの制御でサンプリング信号
を読みだし、１サンプリング時間ずれたサンプリング信
号同士を、比較回路１５で順に比較する。そして、比較
の結果、１サンプリング時間ずれたサンプリング信号同
士が等しいと判定される状態が継続する時間を計数し、
計数された回数が一定の値を越えたときに、信号を出力
する。
Description
【０００１】
【産業上の利用分野】本発明は、誘導ノイズや外来ノイ
ズなどを除去するデジタルフィルタ回路に関する。
ズなどを除去するデジタルフィルタ回路に関する。
【０００２】
【従来の技術】近年、プラント機器などに用いられる各
種の回路は、デジタル回路で構成されることが多くなっ
ている。これらデジタル回路を伝送する信号に対し、電
源の開閉などによって生じるチャタリングノイズや周囲
から飛び込む誘導ノイズなど不要なノイズ成分が重畳さ
れことがある。
種の回路は、デジタル回路で構成されることが多くなっ
ている。これらデジタル回路を伝送する信号に対し、電
源の開閉などによって生じるチャタリングノイズや周囲
から飛び込む誘導ノイズなど不要なノイズ成分が重畳さ
れことがある。
【０００３】このようなノイズ成分を除去するために、
従来、例えばアナログフィルタ回路が用いられている。
従来、例えばアナログフィルタ回路が用いられている。
【０００４】
【発明が解決しようとする課題】アナログフィルタ回路
は、コンデンサや抵抗などの受動素子で構成される。こ
のような受動素子で回路を構成すると、回路には受動素
子の回路定数で定まる時定数が存在する。ところで、受
動素子で構成されたアナログフィルタ回路の場合、通過
信号や遮断信号を決めるフィルタ特性は、回路の時定数
によって影響される。したがって、アナログフィルタ回
路の時定数は正しく設定する必要がある。
は、コンデンサや抵抗などの受動素子で構成される。こ
のような受動素子で回路を構成すると、回路には受動素
子の回路定数で定まる時定数が存在する。ところで、受
動素子で構成されたアナログフィルタ回路の場合、通過
信号や遮断信号を決めるフィルタ特性は、回路の時定数
によって影響される。したがって、アナログフィルタ回
路の時定数は正しく設定する必要がある。
【０００５】アナログフィルタ回路の時定数を正しく設
定する場合、例えばコンデンサでは、その精度を高めた
り、あるいは、コンデンサの値をトリマで微調整するな
どの方法がある。しかし、コンデンサの精度を高めて
も、温度による変動は避けられない。また、トリマを用
いて微調整しても、トリマの値が振動などで変化するこ
とがある。このような回路定数の変動は、コンデンサに
限らず抵抗など他の受動素子でも同様である。
定する場合、例えばコンデンサでは、その精度を高めた
り、あるいは、コンデンサの値をトリマで微調整するな
どの方法がある。しかし、コンデンサの精度を高めて
も、温度による変動は避けられない。また、トリマを用
いて微調整しても、トリマの値が振動などで変化するこ
とがある。このような回路定数の変動は、コンデンサに
限らず抵抗など他の受動素子でも同様である。
【０００６】したがって、アナログフィルタ回路では、
時定数の精度をよくするには限界があり、フィルタ特性
の変動をなくすことは困難である。このため、遮断した
いノイズ成分が通過したり、また、通過させたい信号が
遮断されたりすることがあり、精度のよいフィルタ回路
が得られない。
時定数の精度をよくするには限界があり、フィルタ特性
の変動をなくすことは困難である。このため、遮断した
いノイズ成分が通過したり、また、通過させたい信号が
遮断されたりすることがあり、精度のよいフィルタ回路
が得られない。
【０００７】本発明は、上記した欠点を解決するもの
で、精度のよいデジタルフィルタ回路を提供することを
目的とする。
で、精度のよいデジタルフィルタ回路を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明のデジタルフィル
タ回路は、入力信号をクロック信号によってサンプリン
グするサンプリング回路と、このサンプリング回路でサ
ンプリングされたサンプリング信号を記憶する第１の記
憶回路と、この第１の記憶回路に記憶されたサンプリン
グ信号を、前記クロック信号の制御で読みだし、読みだ
されたサンプリング信号を記憶する第２の記憶回路と、
前記第１の記憶回路および前記第２の記憶回路から、前
記クロック信号の制御で読みだされ、１サンプリング時
間ずれたサンプリング信号同士を順に比較する比較回路
と、この比較回路による比較で、１サンプリング時間ず
れたサンプリング信号同士が等しいと判定される状態が
継続する回数を計数するカウンタ回路とから構成されて
いる。
タ回路は、入力信号をクロック信号によってサンプリン
グするサンプリング回路と、このサンプリング回路でサ
ンプリングされたサンプリング信号を記憶する第１の記
憶回路と、この第１の記憶回路に記憶されたサンプリン
グ信号を、前記クロック信号の制御で読みだし、読みだ
されたサンプリング信号を記憶する第２の記憶回路と、
前記第１の記憶回路および前記第２の記憶回路から、前
記クロック信号の制御で読みだされ、１サンプリング時
間ずれたサンプリング信号同士を順に比較する比較回路
と、この比較回路による比較で、１サンプリング時間ず
れたサンプリング信号同士が等しいと判定される状態が
継続する回数を計数するカウンタ回路とから構成されて
いる。
【０００９】
【作用】上記の構成によれば、入力信号をクロック信号
によってサンプリングし、サンプリングされたサンプリ
ング信号を、第１の記憶回路と第２の記憶回路に順に記
憶させている。その後、第１の記憶回路と第２の記憶回
路に記憶されているサンプリング信号を、前記クロック
信号の制御で順に読みだし、１サンプリング時間ずれた
サンプリング信号同士を比較回路で比較している。そし
て、比較回路の比較により、１サンプリング時間ずれた
サンプリング信号同士が相違すると判定された場合は、
ノイズ成分として除去される。また、１サンプリング時
間ずれたサンプリング信号同士が等しいと判定される状
態が一定の回数継続した場合に、ノイズ成分が含まれて
いないとして、第２の記憶回路に記憶されているサンプ
リング信号を出力させる。
によってサンプリングし、サンプリングされたサンプリ
ング信号を、第１の記憶回路と第２の記憶回路に順に記
憶させている。その後、第１の記憶回路と第２の記憶回
路に記憶されているサンプリング信号を、前記クロック
信号の制御で順に読みだし、１サンプリング時間ずれた
サンプリング信号同士を比較回路で比較している。そし
て、比較回路の比較により、１サンプリング時間ずれた
サンプリング信号同士が相違すると判定された場合は、
ノイズ成分として除去される。また、１サンプリング時
間ずれたサンプリング信号同士が等しいと判定される状
態が一定の回数継続した場合に、ノイズ成分が含まれて
いないとして、第２の記憶回路に記憶されているサンプ
リング信号を出力させる。
【００１０】本発明では、ノイズ成分の有無は１サンプ
リング時間、即ち、クロック信号の周期を単位として判
定される。また、このクロック信号の周期は現在の技術
で十分な精度が得られている。したがって、良好なフィ
ルタ特性を持ち、ノイズ成分を精度よく除去できるフィ
ルタ回路が実現できる。
リング時間、即ち、クロック信号の周期を単位として判
定される。また、このクロック信号の周期は現在の技術
で十分な精度が得られている。したがって、良好なフィ
ルタ特性を持ち、ノイズ成分を精度よく除去できるフィ
ルタ回路が実現できる。
【００１１】
【実施例】本発明の一実施例について、図１の回路構成
図を参照して説明する。
図を参照して説明する。
【００１２】ＩＮは入力端子で、入力端子ＩＮから入力
された入力信号は、サンプリング回路１１に加えられ
る。サンプリング回路１１には、クロック信号発生回路
１２からサンプリング用のクロック信号ＣＬが供給され
ており、このクロック信号ＣＬによって、入力信号がサ
ンプリングされる。そして、サンプリングされたサンプ
リング信号が第１の記憶回路１３に加えられ記憶され
る。
された入力信号は、サンプリング回路１１に加えられ
る。サンプリング回路１１には、クロック信号発生回路
１２からサンプリング用のクロック信号ＣＬが供給され
ており、このクロック信号ＣＬによって、入力信号がサ
ンプリングされる。そして、サンプリングされたサンプ
リング信号が第１の記憶回路１３に加えられ記憶され
る。
【００１３】第１の記憶回路１３に記憶されたサンプリ
ング信号は、クロック信号ＣＬの制御で読み出され、第
２の記憶回路１４に送られ記憶される。また、第２の記
憶回路１４に記憶されたサンプリング信号は、クロック
信号ＣＬの制御で読み出され比較回路１５に送られる。
比較回路１５には、比較回路１５を経由しないで第１の
記憶回路１３から直接送られるサンプリング信号も供給
されており、両信号が比較される。したがって、比較回
路１５では、サンプリング回路１１でサンプリングされ
た信号が、１サンプリング時間ずれた同士で順に比較さ
れることになる。
ング信号は、クロック信号ＣＬの制御で読み出され、第
２の記憶回路１４に送られ記憶される。また、第２の記
憶回路１４に記憶されたサンプリング信号は、クロック
信号ＣＬの制御で読み出され比較回路１５に送られる。
比較回路１５には、比較回路１５を経由しないで第１の
記憶回路１３から直接送られるサンプリング信号も供給
されており、両信号が比較される。したがって、比較回
路１５では、サンプリング回路１１でサンプリングされ
た信号が、１サンプリング時間ずれた同士で順に比較さ
れることになる。
【００１４】また、比較回路１５の出力はカウンタ回路
１６に供給される。このとき、１サンプリング時間だけ
ずれた信号同士の比較で、両信号が等しいと比較回路１
５で判定された場合は、比較回路１５の出力はカウンタ
回路１６の端子Ｙに加えられ、クロック信号発生回路１
２から供給されるクロック信号ＣＬの計数を継続する。
そして、クロック信号ＣＬの数が例えば３２に達したと
きに、カウンタ回路１６からＭＡＸ信号が出力され、そ
の際、第２の記憶回路１４に記憶されている信号が、Ｍ
ＡＸ信号の立上がりで第３の記憶回路１７に移される。
その後、記憶回路１７に移された信号が出力信号として
出力端子ＯＵＴから出力される。
１６に供給される。このとき、１サンプリング時間だけ
ずれた信号同士の比較で、両信号が等しいと比較回路１
５で判定された場合は、比較回路１５の出力はカウンタ
回路１６の端子Ｙに加えられ、クロック信号発生回路１
２から供給されるクロック信号ＣＬの計数を継続する。
そして、クロック信号ＣＬの数が例えば３２に達したと
きに、カウンタ回路１６からＭＡＸ信号が出力され、そ
の際、第２の記憶回路１４に記憶されている信号が、Ｍ
ＡＸ信号の立上がりで第３の記憶回路１７に移される。
その後、記憶回路１７に移された信号が出力信号として
出力端子ＯＵＴから出力される。
【００１５】なお、比較回路１５で比較される両信号が
相違すると判定されたときは、比較回路１５の出力はカ
ウンタ回路１６の端子Ｎに加えられ、カウンタ回路１６
の計数をクリアする。
相違すると判定されたときは、比較回路１５の出力はカ
ウンタ回路１６の端子Ｎに加えられ、カウンタ回路１６
の計数をクリアする。
【００１６】上記したように、第１の記憶回路１３と第
２の記憶回路１４から読み出された信号、即ち、１サン
プリング時間ずれたサンプリング信号同士が、ある一定
時間、例えばクロック信号の数が例えば３２個数えられ
る時間、等しい状態が継続した場合に、第２の記憶回路
１４に記憶された信号が第３の記憶回路１７に移され、
出力されることになる。なお、１サンプリング時間ずれ
た信号同士が等しいときは、その間にノイズＮが存在し
ない場合であり、したがって、第３の記憶回路１７に移
される信号にはノイズＮは含まれない。
２の記憶回路１４から読み出された信号、即ち、１サン
プリング時間ずれたサンプリング信号同士が、ある一定
時間、例えばクロック信号の数が例えば３２個数えられ
る時間、等しい状態が継続した場合に、第２の記憶回路
１４に記憶された信号が第３の記憶回路１７に移され、
出力されることになる。なお、１サンプリング時間ずれ
た信号同士が等しいときは、その間にノイズＮが存在し
ない場合であり、したがって、第３の記憶回路１７に移
される信号にはノイズＮは含まれない。
【００１７】ここで、比較回路１５の動作について、図
２を参照して説明する。図２は信号Ｓ中にノイズＮが含
まれる状態を示しており、また、横軸の数字はクロック
信号でサンプリングされたサンプリング信号の順番を示
している。なお、比較回路１５では、順番が隣合うサン
プリング信号同士が比較される。例えばｎ番目のサンプ
リング信号にノイズＮが重畳されているとすると、（ｎ
−１）番目とｎ番目、あるいは、ｎ番目と（ｎ＋１）番
目の各サンプリング信号の比較で、両信号は相違すると
判定される。このとき、カウンタ回路１６の計数はクリ
アされる。したがって、ノイズ部分が第２の記憶回路１
４から第３の記憶回路１７に移されることがなく、また
出力されることもない。このようにしてノイズ部分は除
去される。
２を参照して説明する。図２は信号Ｓ中にノイズＮが含
まれる状態を示しており、また、横軸の数字はクロック
信号でサンプリングされたサンプリング信号の順番を示
している。なお、比較回路１５では、順番が隣合うサン
プリング信号同士が比較される。例えばｎ番目のサンプ
リング信号にノイズＮが重畳されているとすると、（ｎ
−１）番目とｎ番目、あるいは、ｎ番目と（ｎ＋１）番
目の各サンプリング信号の比較で、両信号は相違すると
判定される。このとき、カウンタ回路１６の計数はクリ
アされる。したがって、ノイズ部分が第２の記憶回路１
４から第３の記憶回路１７に移されることがなく、また
出力されることもない。このようにしてノイズ部分は除
去される。
【００１８】一方、サンプリング信号１〜３２の部分は
ノイズが重畳されていないので、互いに同じ大きさであ
り、比較回路１５で同一と判定される。そして、この状
態が例えばクロック信号の３２個分の回数継続すると、
上記したように第２の記憶回路１４に記憶された信号が
第３の記憶回路１７に移される。したがって、第３の記
憶回路１７に移される信号にはノイズ成分は含まれない
ことになる。
ノイズが重畳されていないので、互いに同じ大きさであ
り、比較回路１５で同一と判定される。そして、この状
態が例えばクロック信号の３２個分の回数継続すると、
上記したように第２の記憶回路１４に記憶された信号が
第３の記憶回路１７に移される。したがって、第３の記
憶回路１７に移される信号にはノイズ成分は含まれない
ことになる。
【００１９】上記したような信号処理がその後の入力信
号に繰り返され、ノイズ成分のない信号が出力される。
号に繰り返され、ノイズ成分のない信号が出力される。
【００２０】なお、上記の実施例では、クロック信号の
数が例えば３２に達したときに、カウンタ回路１６から
ＭＡＸ信号が出力されている。しかし、ＭＡＸ信号が出
力されるクロック信号の数は３２に限られるものではな
く、設計条件によっていろいろの値を選ぶことができ
る。また、クロック信号の周期を変えることにより、除
去できるノイズの大きさなどを適宜調整することもでき
る。
数が例えば３２に達したときに、カウンタ回路１６から
ＭＡＸ信号が出力されている。しかし、ＭＡＸ信号が出
力されるクロック信号の数は３２に限られるものではな
く、設計条件によっていろいろの値を選ぶことができ
る。また、クロック信号の周期を変えることにより、除
去できるノイズの大きさなどを適宜調整することもでき
る。
【００２１】本発明によれば、クロック信号の周期でフ
ィルタ特性が決定されるので、通過させる信号や遮断す
るノイズ成分などの変動が少ないフィルタ特性が得られ
る。
ィルタ特性が決定されるので、通過させる信号や遮断す
るノイズ成分などの変動が少ないフィルタ特性が得られ
る。
【００２２】
【発明の効果】本発明によれば、精度のよいフィルタ回
路が得られる。
路が得られる。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本発明の一実施例を説明する波形図である。
１１…サンプリング回路 １２…クロック信号発生回路 １３…第１の記憶回路 １４…第２の記憶回路 １５…比較回路 １６…カウンタ回路 １７…第３の記憶回路 ＩＮ…入力端子 ＯＵＴ…出力端子 ＣＬ…クロック信号
Claims (1)
- 【請求項１】 入力信号をクロック信号によってサンプ
リングするサンプリング回路と、このサンプリング回路
でサンプリングされたサンプリング信号を記憶する第１
の記憶回路と、この第１の記憶回路に記憶されたサンプ
リング信号を、前記クロック信号の制御で読みだし、読
みだされたサンプリング信号を記憶する第２の記憶回路
と、前記第１の記憶回路および前記第２の記憶回路か
ら、前記クロック信号の制御で読みだされ、１サンプリ
ング時間ずれたサンプリング信号同士を順に比較する比
較回路と、この比較回路による比較で、１サンプリング
時間ずれたサンプリング信号同士が等しいと判定される
状態が継続する回数を計数するカウンタ回路とを具備し
たデジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16369993A JPH0722904A (ja) | 1993-07-02 | 1993-07-02 | デジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16369993A JPH0722904A (ja) | 1993-07-02 | 1993-07-02 | デジタルフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722904A true JPH0722904A (ja) | 1995-01-24 |
Family
ID=15778938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16369993A Pending JPH0722904A (ja) | 1993-07-02 | 1993-07-02 | デジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118107A (ja) * | 2007-11-06 | 2009-05-28 | Oki Semiconductor Co Ltd | ノイズ除去回路 |
-
1993
- 1993-07-02 JP JP16369993A patent/JPH0722904A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118107A (ja) * | 2007-11-06 | 2009-05-28 | Oki Semiconductor Co Ltd | ノイズ除去回路 |
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