JPH07226859A - 水平同期信号遅延回路 - Google Patents
水平同期信号遅延回路Info
- Publication number
- JPH07226859A JPH07226859A JP6017160A JP1716094A JPH07226859A JP H07226859 A JPH07226859 A JP H07226859A JP 6017160 A JP6017160 A JP 6017160A JP 1716094 A JP1716094 A JP 1716094A JP H07226859 A JPH07226859 A JP H07226859A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- horizontal synchronizing
- synchronizing signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 テレビジョン、コンピュータなどの映像信号
を入力とし信号処理する機器において使用される水平同
期信号の遅延回路において、簡単な回路で遅延量の調整
を細かく行う事ができる水平同期信号遅延回路を提供す
る。 【構成】 入力された水平同期信号Ｓ１を波形整形回路
１により、立ち上がり立ち下がり時間が一定で、振幅が
一定な信号に整形したのち、積分回路２により積分し立
ち上がり立ち下がり時間を任意の一定値に整形し、その
後電圧コンパレータ３により遅延量設定電圧Ｓ２と比較
し水平同期信号出力Ｓ３として出力することにより、遅
延量設定電圧Ｓ２の値で水平同期信号出力Ｓ３の遅延時
間を設定できる。
を入力とし信号処理する機器において使用される水平同
期信号の遅延回路において、簡単な回路で遅延量の調整
を細かく行う事ができる水平同期信号遅延回路を提供す
る。 【構成】 入力された水平同期信号Ｓ１を波形整形回路
１により、立ち上がり立ち下がり時間が一定で、振幅が
一定な信号に整形したのち、積分回路２により積分し立
ち上がり立ち下がり時間を任意の一定値に整形し、その
後電圧コンパレータ３により遅延量設定電圧Ｓ２と比較
し水平同期信号出力Ｓ３として出力することにより、遅
延量設定電圧Ｓ２の値で水平同期信号出力Ｓ３の遅延時
間を設定できる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン、コンピ
ュータなどの映像信号を入力とし信号処理する機器にお
いて使用される、水平同期信号の遅延回路に関するもの
である。
ュータなどの映像信号を入力とし信号処理する機器にお
いて使用される、水平同期信号の遅延回路に関するもの
である。
【０００２】
【従来の技術】テレビジョン、コンピュータなどの映像
信号を入力とし信号処理する機器において、映像信号の
水平方向の位置を精密に設定したり、また水平同期信号
を基準にＰＬＬ回路を用いてクロック信号を作成する回
路において、水平同期信号の位相とクロック信号の位相
関係を微調整するために、入力された水平同期信号を精
密に遅延させる必要がある。
信号を入力とし信号処理する機器において、映像信号の
水平方向の位置を精密に設定したり、また水平同期信号
を基準にＰＬＬ回路を用いてクロック信号を作成する回
路において、水平同期信号の位相とクロック信号の位相
関係を微調整するために、入力された水平同期信号を精
密に遅延させる必要がある。
【０００３】以下に従来の水平同期信号遅延回路につい
て説明する。図５は従来の水平同期信号遅延回路のブロ
ック図を示すものである。図５において、２１、２２、
２３は遅延回路、２４は切り替え回路である。
て説明する。図５は従来の水平同期信号遅延回路のブロ
ック図を示すものである。図５において、２１、２２、
２３は遅延回路、２４は切り替え回路である。
【０００４】以上のように構成された従来の水平同期信
号遅延回路の動作について以下に説明する。入力された
水平同期信号Ｓ２１は遅延回路２１により遅延される。
遅延回路２１の出力は更に遅延回路２２により遅延され
る。遅延回路２２の出力は更に遅延回路２３により遅延
される。
号遅延回路の動作について以下に説明する。入力された
水平同期信号Ｓ２１は遅延回路２１により遅延される。
遅延回路２１の出力は更に遅延回路２２により遅延され
る。遅延回路２２の出力は更に遅延回路２３により遅延
される。
【０００５】水平同期信号Ｓ２１、出力遅延回路２１の
出力、出力遅延回路２２の出力、遅延回路２３の出力の
４つの信号は切り替え回路２４に入力され、遅延量設定
信号Ｓ２２に従って選択され水平同期信号出力Ｓ２３と
して出力される。
出力、出力遅延回路２２の出力、遅延回路２３の出力の
４つの信号は切り替え回路２４に入力され、遅延量設定
信号Ｓ２２に従って選択され水平同期信号出力Ｓ２３と
して出力される。
【０００６】この様な構成により入力された水平同期信
号は遅延量設定信号Ｓ２２で設定された遅延量だけ遅延
され、水平同期信号出力Ｓ２３として出力される。
号は遅延量設定信号Ｓ２２で設定された遅延量だけ遅延
され、水平同期信号出力Ｓ２３として出力される。
【０００７】
【発明が解決しようとする課題】しかしながら図５に示
す従来の水平同期信号遅延回路は、遅延量の調整を細か
く制御しようとすると遅延回路の数を増やす必要があ
り、同時に切り替え回路に入力される信号線も増え、回
路が非常に大きくなる問題点があった。
す従来の水平同期信号遅延回路は、遅延量の調整を細か
く制御しようとすると遅延回路の数を増やす必要があ
り、同時に切り替え回路に入力される信号線も増え、回
路が非常に大きくなる問題点があった。
【０００８】本発明はかかる点に鑑み簡単な回路で遅延
量の調整を細かく行う事ができる水平同期信号遅延回路
を提供するものである。
量の調整を細かく行う事ができる水平同期信号遅延回路
を提供するものである。
【０００９】
【課題を解決するための手段】上記従来の課題を解決す
るために、本発明の第１の手段は、水平同期信号を入力
としその振幅レベルと立ち上がり立ち下がり時間を一定
の値にする波形整形回路と、前記波形整形回路の出力を
入力としその立ち上がり立ち下がり時間を一定の任意の
値にする積分回路と、前記積分回路の出力と遅延時間設
定電圧とを入力としこれらを比較して水平同期信号出力
として出力する電圧コンパレータとで構成され、前記遅
延量設定電圧の値により前記水平同期信号と前記水平同
期信号出力との間の遅延時間を設定できる。
るために、本発明の第１の手段は、水平同期信号を入力
としその振幅レベルと立ち上がり立ち下がり時間を一定
の値にする波形整形回路と、前記波形整形回路の出力を
入力としその立ち上がり立ち下がり時間を一定の任意の
値にする積分回路と、前記積分回路の出力と遅延時間設
定電圧とを入力としこれらを比較して水平同期信号出力
として出力する電圧コンパレータとで構成され、前記遅
延量設定電圧の値により前記水平同期信号と前記水平同
期信号出力との間の遅延時間を設定できる。
【００１０】また、本発明の第２の手段は、水平同期信
号を入力としその振幅レベルと立ち上がり立ち下がり時
間を一定の値にする波形整形回路と、前記波形整形回路
の出力を入力としその立ち上がり立ち下がり時間を一定
の任意の値にする積分回路と、前記積分回路の出力とコ
ントロール電圧を入力としこれらを比較して水平同期信
号出力として出力する電圧コンパレータと、前記波形整
形回路の出力と前記電圧コンパレータの出力を入力とし
これらの排他的論理和を出力する排他的論理和回路と、
前記排他的論理和の出力を入力とし前記波形整形回路の
出力によりその出力と入力を接続非接続に切り替えるア
ナログスイッチと、前記アナログスイッチの出力を積分
して直流電圧に変換する積分回路と、前記積分回路の出
力と遅延量設定電圧との差を増幅して前記コントロール
電圧として出力する差動増幅回路とで構成され、前記遅
延量設定電圧の値により前記水平同期信号と前記水平同
期信号出力との間の遅延時間を設定できる。
号を入力としその振幅レベルと立ち上がり立ち下がり時
間を一定の値にする波形整形回路と、前記波形整形回路
の出力を入力としその立ち上がり立ち下がり時間を一定
の任意の値にする積分回路と、前記積分回路の出力とコ
ントロール電圧を入力としこれらを比較して水平同期信
号出力として出力する電圧コンパレータと、前記波形整
形回路の出力と前記電圧コンパレータの出力を入力とし
これらの排他的論理和を出力する排他的論理和回路と、
前記排他的論理和の出力を入力とし前記波形整形回路の
出力によりその出力と入力を接続非接続に切り替えるア
ナログスイッチと、前記アナログスイッチの出力を積分
して直流電圧に変換する積分回路と、前記積分回路の出
力と遅延量設定電圧との差を増幅して前記コントロール
電圧として出力する差動増幅回路とで構成され、前記遅
延量設定電圧の値により前記水平同期信号と前記水平同
期信号出力との間の遅延時間を設定できる。
【００１１】
【作用】本発明の水平同期信号遅延回路によれば、簡単
な回路で遅延量の調整を細かく行う事ができる水平同期
信号遅延回路を実現できる。
な回路で遅延量の調整を細かく行う事ができる水平同期
信号遅延回路を実現できる。
【００１２】
（実施例１）まず、本発明の第１の実施例について、図
面を参照しながら説明する。図１は本発明の第１の実施
例を示す水平同期信号遅延回路のブロック図である。図
１において、１は波形整形回路、２は積分回路、３は電
圧コンパレータであり、Ｓ１は水平同期信号、Ｓ２は遅
延量設定電圧、Ｓ３は水平同期信号出力である。
面を参照しながら説明する。図１は本発明の第１の実施
例を示す水平同期信号遅延回路のブロック図である。図
１において、１は波形整形回路、２は積分回路、３は電
圧コンパレータであり、Ｓ１は水平同期信号、Ｓ２は遅
延量設定電圧、Ｓ３は水平同期信号出力である。
【００１３】以上のように構成された本発明の第一の実
施例につき、図２によりその動作を説明する。図２は図
１に示す本発明の第１の実施例における水平同期信号遅
延回路の各部の波形図である。
施例につき、図２によりその動作を説明する。図２は図
１に示す本発明の第１の実施例における水平同期信号遅
延回路の各部の波形図である。
【００１４】水平同期信号Ｓ１は、図２に示すように波
形整形回路１により立ち上がり立ち下がり時間が一定で
振幅が一定な信号に整形される。波形整形回路１の出力
は、積分回路２により積分され、立ち上がり立ち下がり
時間が任意の一定値に整形される。電圧コンパレータ３
は、積分回路２の出力と遅延量設定電圧Ｓ２を比較し水
平同期信号出力Ｓ３として出力する。
形整形回路１により立ち上がり立ち下がり時間が一定で
振幅が一定な信号に整形される。波形整形回路１の出力
は、積分回路２により積分され、立ち上がり立ち下がり
時間が任意の一定値に整形される。電圧コンパレータ３
は、積分回路２の出力と遅延量設定電圧Ｓ２を比較し水
平同期信号出力Ｓ３として出力する。
【００１５】この様な動作により、遅延量設定電圧Ｓ２
により水平同期信号Ｓ１と水平同期信号出力Ｓ３の間の
遅延時間を設定できる。
により水平同期信号Ｓ１と水平同期信号出力Ｓ３の間の
遅延時間を設定できる。
【００１６】（実施例２）次に、本発明の第２の実施例
について、図面を参照しながら説明する。図３は本発明
の第２の実施例を示す水平同期信号遅延回路のブロック
図である。図３において、１１は波形整形回路、１２は
積分回路、１３は電圧コンパレータ、１４は排他的論理
和回路、１５は積分回路、１６は差動増幅回路、１７は
アナログスイッチであり、Ｓ１１は水平同期信号、Ｓ１
２は遅延量設定電圧、Ｓ１３は水平同期信号出力、Ｓ１
４はコントロール電圧である。
について、図面を参照しながら説明する。図３は本発明
の第２の実施例を示す水平同期信号遅延回路のブロック
図である。図３において、１１は波形整形回路、１２は
積分回路、１３は電圧コンパレータ、１４は排他的論理
和回路、１５は積分回路、１６は差動増幅回路、１７は
アナログスイッチであり、Ｓ１１は水平同期信号、Ｓ１
２は遅延量設定電圧、Ｓ１３は水平同期信号出力、Ｓ１
４はコントロール電圧である。
【００１７】以上のように構成された本発明の第２の実
施例につき、図４によりその動作を説明する。図４は図
３に示す本発明の第２の実施例における水平同期信号遅
延回路の各部の波形図である。
施例につき、図４によりその動作を説明する。図４は図
３に示す本発明の第２の実施例における水平同期信号遅
延回路の各部の波形図である。
【００１８】水平同期信号Ｓ１１は、図４に示すように
波形整形回路１１により立ち上がり立ち下がり時間が一
定で振幅が一定な信号に整形される。波形整形回路１１
の出力は、積分回路１２により積分され立ち上がり立ち
下がり時間が任意の一定値に整形される。電圧コンパレ
ータ１３は、積分回路１２の出力とコントロール電圧Ｓ
１４を比較し水平同期信号出力Ｓ１３として出力する、
この様な構成によりコントロール電圧Ｓ１４により、水
平同期信号Ｓ１１と水平同期信号出力Ｓ１３との間の遅
延時間が制御されるようになる。排他的論理和回路１４
は、波形整形回路１１の出力と水平同期信号出力Ｓ１３
との排他的論理和をとり出力する、この出力のパルス幅
は、波形整形回路１１の出力と水平同期信号出力Ｓ１３
との間の遅延時間になる。アナログスイッチ１７は波形
整形回路１１の出力が低レベルの時だけ排他的論理和回
路１４の出力を積分回路１５に接続する。この様な構成
により積分回路１５の出力は、排他的論理和１４の出力
を波形整形回路１１の出力が低レベルの期間だけ積分し
た値になる。差動増幅回路１６は積分回路１５の出力と
遅延量設定電圧Ｓ１２の差をとり増幅してコントロール
電圧Ｓ１４として出力する。以上のような構成において
差動増幅回路の入出力の極性を、水平同期信号Ｓ１１と
水平同期信号出力Ｓ１３の遅延時間が大きくなった時つ
まり積分回路１５の出力が高くなった時にコントロール
電圧Ｓ１４が高くなるように設定すると、積分回路１５
の出力と遅延量設定電圧Ｓ１２が等しくなる値にコント
ロール電圧Ｓ１４が決まる、このため水平同期信号Ｓ１
１と水平同期信号出力Ｓ１３の間の遅延時間は遅延量設
定電圧Ｓ１２により設定される。この回路においては、
水平同期信号Ｓ１が低レベルである時間にたいする、水
平同期信号Ｓ１１と水平同期信号出力Ｓ１３の間の遅延
時間の比が、遅延量設定電圧Ｓ１２により設定できる事
になる。
波形整形回路１１により立ち上がり立ち下がり時間が一
定で振幅が一定な信号に整形される。波形整形回路１１
の出力は、積分回路１２により積分され立ち上がり立ち
下がり時間が任意の一定値に整形される。電圧コンパレ
ータ１３は、積分回路１２の出力とコントロール電圧Ｓ
１４を比較し水平同期信号出力Ｓ１３として出力する、
この様な構成によりコントロール電圧Ｓ１４により、水
平同期信号Ｓ１１と水平同期信号出力Ｓ１３との間の遅
延時間が制御されるようになる。排他的論理和回路１４
は、波形整形回路１１の出力と水平同期信号出力Ｓ１３
との排他的論理和をとり出力する、この出力のパルス幅
は、波形整形回路１１の出力と水平同期信号出力Ｓ１３
との間の遅延時間になる。アナログスイッチ１７は波形
整形回路１１の出力が低レベルの時だけ排他的論理和回
路１４の出力を積分回路１５に接続する。この様な構成
により積分回路１５の出力は、排他的論理和１４の出力
を波形整形回路１１の出力が低レベルの期間だけ積分し
た値になる。差動増幅回路１６は積分回路１５の出力と
遅延量設定電圧Ｓ１２の差をとり増幅してコントロール
電圧Ｓ１４として出力する。以上のような構成において
差動増幅回路の入出力の極性を、水平同期信号Ｓ１１と
水平同期信号出力Ｓ１３の遅延時間が大きくなった時つ
まり積分回路１５の出力が高くなった時にコントロール
電圧Ｓ１４が高くなるように設定すると、積分回路１５
の出力と遅延量設定電圧Ｓ１２が等しくなる値にコント
ロール電圧Ｓ１４が決まる、このため水平同期信号Ｓ１
１と水平同期信号出力Ｓ１３の間の遅延時間は遅延量設
定電圧Ｓ１２により設定される。この回路においては、
水平同期信号Ｓ１が低レベルである時間にたいする、水
平同期信号Ｓ１１と水平同期信号出力Ｓ１３の間の遅延
時間の比が、遅延量設定電圧Ｓ１２により設定できる事
になる。
【００１９】
【発明の効果】以上のように本発明の水平同期信号遅延
回路によれば簡単な回路で遅延量の調整を細かく行う事
ができる水平同期信号遅延回路を実現できる。
回路によれば簡単な回路で遅延量の調整を細かく行う事
ができる水平同期信号遅延回路を実現できる。
【図１】本発明の第１の実施例を示す水平同期信号遅延
回路のブロック図
回路のブロック図
【図２】本発明の第１の実施例における水平同期信号遅
延回路の各部の波形図
延回路の各部の波形図
【図３】本発明の第２の実施例を示す水平同期信号遅延
回路のブロック図
回路のブロック図
【図４】本発明の第２の実施例における水平同期信号遅
延回路の各部の波形図
延回路の各部の波形図
【図５】従来の水平同期信号遅延回路のブロック図
１、１１ 波形整形回路 ２、１２、１５ 積分回路 ３、１３ 電圧コンパレータ １４ 排他的論理和回路 １６ 差動増幅回路 １７ アナログスイッチ ２１、２２、２３ 遅延回路 ２４ 切り替え回路 Ｓ１、Ｓ１１、Ｓ２１ 水平同期信号 Ｓ２、Ｓ１２ 遅延量設定電圧 Ｓ３、Ｓ１３、Ｓ２３ 水平同期信号出力 Ｓ１４ コントロール電圧
Claims (2)
- 【請求項１】 水平同期信号を入力としその振幅レベル
と立ち上がり立ち下がり時間を一定の値にする波形整形
回路と、前記波形整形回路の出力を入力としその立ち上
がり立ち下がり時間を一定の任意の値にする積分回路
と、前記積分回路の出力と遅延時間設定電圧とを入力と
しこれらを比較して水平同期信号出力として出力する電
圧コンパレータとで構成され、前記遅延量設定電圧の値
により前記水平同期信号と前記水平同期信号出力との間
の遅延時間を設定できる事を特徴とする水平同期信号遅
延回路。 - 【請求項２】 水平同期信号を入力としその振幅レベル
と立ち上がり立ち下がり時間を一定の値にする波形整形
回路と、前記波形整形回路の出力を入力としその立ち上
がり立ち下がり時間を一定の任意の値にする積分回路
と、前記積分回路の出力とコントロール電圧を入力とし
これらを比較して水平同期信号出力として出力する電圧
コンパレータと、前記波形整形回路の出力と前記電圧コ
ンパレータの出力を入力としこれらの排他的論理和を出
力する排他的論理和回路と、前記排他的論理和の出力を
入力とし前記波形整形回路の出力によりその出力と入力
を接続非接続に切り替えるアナログスイッチと、前記ア
ナログスイッチの出力を積分して直流電圧に変換する積
分回路と、前記積分回路の出力と遅延量設定電圧との差
を増幅して前記コントロール電圧として出力する差動増
幅回路とで構成され、前記遅延量設定電圧の値により前
記水平同期信号と前記水平同期信号出力との間の遅延時
間を設定できる事を特徴とする水平同期信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017160A JPH07226859A (ja) | 1994-02-14 | 1994-02-14 | 水平同期信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017160A JPH07226859A (ja) | 1994-02-14 | 1994-02-14 | 水平同期信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226859A true JPH07226859A (ja) | 1995-08-22 |
Family
ID=11936225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017160A Pending JPH07226859A (ja) | 1994-02-14 | 1994-02-14 | 水平同期信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747558B1 (ko) * | 2001-02-28 | 2007-08-08 | 엘지전자 주식회사 | 디지털 티브이 수신기 |
-
1994
- 1994-02-14 JP JP6017160A patent/JPH07226859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747558B1 (ko) * | 2001-02-28 | 2007-08-08 | 엘지전자 주식회사 | 디지털 티브이 수신기 |
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