JPH0722533A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0722533A JPH0722533A JP5158774A JP15877493A JPH0722533A JP H0722533 A JPH0722533 A JP H0722533A JP 5158774 A JP5158774 A JP 5158774A JP 15877493 A JP15877493 A JP 15877493A JP H0722533 A JPH0722533 A JP H0722533A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置のセラミック
パッケ−ジの封止に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the sealing of ceramic packages for semiconductor devices.
【０００２】[0002]
【従来の技術】半導体チップの微細化により集積度が向
上し高速化するにつれ消費電力も増大し、発熱量が増大
する。半導体チップ温度の上昇は、デバイスの動作スピ
−ドの低下や信頼性を損なう原因にもなるため、効率の
よい冷却ができるパッケ−ジが必要であり、放熱性の高
いセラミックパッケ−ジの需要が高まっている。2. Description of the Related Art As semiconductor chips are miniaturized and the degree of integration is improved and the speed is increased, power consumption is increased and the amount of heat generation is increased. The rise in the semiconductor chip temperature also causes a decrease in the operating speed of the device and impairs reliability.Therefore, a package capable of efficient cooling is required, and there is a demand for a ceramic package with high heat dissipation. Is increasing.
【０００３】従来のセラミックパッケ−ジ１００を図８
を参照して説明する。半導体チップ１０１はセラミック
基板１０２に搭載され、セラミック基板１０２は接着剤
１０３を介してキャップ１０４により封止されている。
またセラミック基板１０２には、半導体チップ１０１が
搭載される面に配線パタ−ン（図示せず）及び外部に多
数のピン１０５が設けられ、内部に上記配線パタ−ンと
ピン１０５を導通させる電導路（図示せず）が形成され
ている。半導体チップ１０１はボンディングワイヤ１０
６を用いて上記配線パタ−ンにボンディングされピン１
０５と電気的に接続する。A conventional ceramic package 100 is shown in FIG.
Will be described with reference to. The semiconductor chip 101 is mounted on a ceramic substrate 102, and the ceramic substrate 102 is sealed with a cap 104 via an adhesive 103.
Further, the ceramic substrate 102 is provided with a wiring pattern (not shown) on the surface on which the semiconductor chip 101 is mounted and a large number of pins 105 on the outside, and a conductive layer for electrically connecting the wiring pattern and the pins 105 inside. A channel (not shown) is formed. The semiconductor chip 101 is the bonding wire 10
Pin 1 is bonded to the above wiring pattern using 6
05 to be electrically connected.
【０００４】上記構造からなるセラミックパッケ−ジ１
００は、キャップ１０４、接着剤１０３、セラミック基
板１０２とを順に積み重ねて封止している。その際に、
キャップ１０４及びセラミック基板１０２のそれぞれ接
着面は平らな面であるため、キャップ１０４が横にずれ
たり若しくは回転したりすることがある。更に極端な例
では、キャップ１０４あるいは接着剤１０３がボンディ
ングワイヤ１０６及び上記配線パタ−ン等と接触し電気
的に短絡することもある。Ceramic package 1 having the above structure
In 00, a cap 104, an adhesive 103, and a ceramic substrate 102 are stacked in order and sealed. At that time,
Since the bonding surfaces of the cap 104 and the ceramic substrate 102 are flat surfaces, the cap 104 may shift laterally or rotate. In a more extreme example, the cap 104 or the adhesive 103 may come into contact with the bonding wire 106, the wiring pattern, etc., and electrically short-circuit.
【０００５】[0005]
【発明が解決しようとする課題】上述のように、キャッ
プとセラミック基板とを封止する際に横ずれや回転ずれ
等が発生する。そのため、セラミックパッケ−ジの生産
性を低下させたり、セラミックパッケ−ジの劣化を早く
する。As described above, when the cap and the ceramic substrate are sealed, lateral displacement, rotational displacement, etc. occur. Therefore, the productivity of the ceramic package is reduced, and the deterioration of the ceramic package is accelerated.
【０００６】それ故に、本発明の目的は、セラミックパ
ッケ−ジを封止する際に、横ずれや回転ずれを生じるこ
とがなく容易に封止することが可能なセラミックパッケ
−ジを提供することである。Therefore, it is an object of the present invention to provide a ceramic package which can be easily sealed without causing lateral displacement or rotational displacement when sealing the ceramic package. is there.
【０００７】[0007]
【課題を解決するための手段】本発明によるセラミック
パッケ−ジは、半導体チップを搭載するセラミック基板
と、上記セラミック基板を接着剤を介して封止するキャ
ップとからなり、上記セラミック基板及び上記キャップ
にはそれぞれ凹部または凸部が設けられ、上記凹部及び
上記凸部とが噛み合うように接着される。上記凹部及び
上記凸部は、上記セラミック基板及び上記キャップとが
接着する全体に設けてもよく、または部分的に設けるこ
ともできる。A ceramic package according to the present invention comprises a ceramic substrate on which a semiconductor chip is mounted and a cap which seals the ceramic substrate with an adhesive, and the ceramic substrate and the cap are provided. Each is provided with a concave portion or a convex portion, and the concave portion and the convex portion are bonded so as to mesh with each other. The concave portion and the convex portion may be provided on the entire surface where the ceramic substrate and the cap are adhered, or may be provided partially.
【０００８】[0008]
【作用】上記セラミック基板と上記キャップとは、上記
凹部及び上記凸部により互いの位置が規定される。従っ
て、上記セラミック基板と上記キャップとが横ずれ及び
回転ずれ等を生じることなく容易に封止することができ
る。The positions of the ceramic substrate and the cap are regulated by the concave portion and the convex portion. Therefore, the ceramic substrate and the cap can be easily sealed without causing lateral deviation and rotational deviation.
【０００９】[0009]
【実施例】以下、本発明の一実施例を図面を参照して説
明する。先ず本発明による第１実施例を説明する。図１
によれば、セラミックパッケ−ジ１０は半導体チップ１
１を搭載するセラミック基板１２と、セラミック基板１
２に接着剤（ＡｕＳｎ，ガラス等）１３を介して接着さ
れるキャップ（セラミック等）１４とからなる。ここで
セラミック基板１２には、半導体チップ１１が搭載され
る面に配線パタ−ン（図示せず）が形成されており、外
部に多数のピン１５が設けられ、内部に上記配線パタ−
ンとピン１５を導通させる電導路（図示せず）が形成さ
れている。半導体チップ１１はボンディングワイヤ１６
を用いて上記配線パタ−ンに接続されピン１５と電気的
に接続している。また、凹凸部１７に示される様にセラ
ミック基板１２及びキャップ１４は、それらが噛み合う
様にそれぞれ凹凸に形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. First, a first embodiment according to the present invention will be described. Figure 1
According to the ceramic package 10, the semiconductor chip 1
Ceramic substrate 12 mounting 1 and ceramic substrate 1
2 and a cap (ceramic etc.) 14 adhered to the No. 2 via an adhesive agent (AuSn, glass etc.) 13. A wiring pattern (not shown) is formed on the surface of the ceramic substrate 12 on which the semiconductor chip 11 is mounted, a large number of pins 15 are provided on the outside, and the wiring pattern is formed on the inside.
An electrical path (not shown) is formed to electrically connect the pin 15 and the pin 15. The semiconductor chip 11 is the bonding wire 16
Is connected to the wiring pattern and is electrically connected to the pin 15. Further, as shown by the uneven portion 17, the ceramic substrate 12 and the cap 14 are each formed in an uneven shape so that they mesh with each other.
【００１０】凹凸部１７は、セラミックパッケ−ジ１０
の全体つまりセラミック基板１２とキャップ１４とが接
着する全ての辺（図２（ａ）において、斜線が施されて
いる部分）に設けてもよく、また部分的（同図（ｂ）に
おいて、丸印部分Ａ乃至Ｄ部分）に設けることもでき
る。The concavo-convex portion 17 is a ceramic package 10.
May be provided on all sides (the shaded portion in FIG. 2A) where the ceramic substrate 12 and the cap 14 are bonded, or partially (in FIG. 2B, circled). It can also be provided in the marked portions A to D).
【００１１】凹凸部１７をパッケ−ジの全体に設けた場
合を図３より詳細に説明する。尚、同図（ａ）は、キャ
ップ１４を裏面（セラミック基板との接着面）からの概
略図であり、同図（ａ），（ｂ）中の二点鎖線は凹凸が
形成されていない場合のキヤップ１４，セラミック基板
１２の各々の形状を示す仮想線である。同図（ａ）によ
れば、キャップ１４には仮想線より上方に設けらた凸部
１７x が四辺全体に渡り設けられている。また、同図
（ｂ）によれば、セラミック基板１２は仮想線より周囲
が小さく形成され、凹部１７y を有する形状となってい
る。凸部１７x と凹部１７y とは対応する形状であり、
セラミック基板１２とキャップ１４とがずれることなく
噛み合うことができる。接着剤（図示せず）を介して接
着される部分は砂点が施された部分である。The case where the uneven portion 17 is provided on the entire package will be described in detail with reference to FIG. It should be noted that FIG. 10A is a schematic view of the cap 14 from the back surface (bonding surface to the ceramic substrate), and the two-dot chain line in FIGS. 3 is an imaginary line showing the shape of each of the cap 14 and the ceramic substrate 12. According to FIG. 4A, the cap 14 is provided with the convex portion 17 x provided above the imaginary line over the entire four sides. Further, according to FIG. 2B, the ceramic substrate 12 has a periphery smaller than the imaginary line and has a recess 17 y . The convex portion 17 x and the concave portion 17 y have corresponding shapes,
The ceramic substrate 12 and the cap 14 can be engaged with each other without shifting. The part bonded with an adhesive (not shown) is a part with sand dots.
【００１２】また、凹凸部１７を部分的に設けた場合を
図４より詳細に説明する。図２（ｂ）に示す様に、凹凸
部１７をセラミックパッケ−ジ１０の四隅（Ａ，Ｂ，
Ｃ，Ｄ）のみに設ける。その場合、キャップ１４は四隅
に凸部１７x を有する形状となり（図３（ａ））、反対
にセラミック基板１２は四隅に凹部１７y を有する形状
となる（図３（ｂ））。このような形状であるから、封
止する際には凸部１７xと凹部１７y とが噛み合い、回
転ずれや横ずれが生じることなく容易に封止を行うこと
ができる。接着部分は、セラミック基板１２においては
砂点が施された部分（セラミック基板側面の凹部１７y
の部分とセラミック基板上面の周囲部分）であり、キャ
ップ１４においてはセラミック基板１２に施された上記
砂点に対応する部分（図示せず）である。The case where the uneven portion 17 is partially provided will be described in more detail with reference to FIG. As shown in FIG. 2B, the concave-convex portions 17 are formed on the four corners (A, B,
Provided only in C, D). In that case, the cap 14 has a shape having convex portions 17 x at the four corners (FIG. 3A), while the ceramic substrate 12 has a shape having concave portions 17 y at the four corners (FIG. 3B). Due to such a shape, the convex portion 17 x and the concave portion 17 y are engaged with each other when sealing, and the sealing can be easily performed without causing rotational deviation or lateral deviation. The bonded portion is a portion in the ceramic substrate 12 where sand dots are formed (the concave portion 17 y on the side surface of the ceramic substrate
And a peripheral portion of the upper surface of the ceramic substrate), and in the cap 14, a portion (not shown) corresponding to the above-mentioned sand dots formed on the ceramic substrate 12.
【００１３】尚、凹凸部１７をセラミックパッケ−ジ１
０において対角する位置（ＡとＣまたはＢとＤ）の２カ
所に設けた場合でも、四隅（Ａ，Ｂ，Ｃ，Ｄ）に設けた
場合と同様に封止を行うことができる。凹凸部を対角状
に設けることにより、四隅に設ける場合よりも簡易に形
成することができる。It should be noted that the uneven portion 17 is formed on the ceramic package 1.
Even when it is provided at two diagonal positions (A and C or B and D) at 0, sealing can be performed in the same manner as when it is provided at the four corners (A, B, C, D). By providing the uneven portion in a diagonal shape, it can be formed more easily than in the case where it is provided at the four corners.
【００１４】このように、凹凸部１７をセラミックパッ
ケ−ジの四辺全体，四隅のみ，対角状に設けることによ
り、セラミック基板１２とキャップ１４との互いの位置
関係が凹凸により規定される。従って、横ずれや回転ず
れを発生することなく封止することができる。As described above, the concave and convex portions 17 are provided on all four sides and only the four corners of the ceramic package diagonally, so that the positional relationship between the ceramic substrate 12 and the cap 14 is defined by the concave and convex portions. Therefore, sealing can be performed without causing lateral deviation or rotational deviation.
【００１５】以下、本発明による他の実施例を説明す
る。但し、第１実施例と異なるところのみを説明する。
図５乃至図７は、セラミックパッケ−ジ１０に設けられ
た凹凸部１７を示す断面図である。Another embodiment according to the present invention will be described below. However, only the differences from the first embodiment will be described.
5 to 7 are cross-sectional views showing the uneven portion 17 provided on the ceramic package 10.
【００１６】第２実施例では、セラミック基板１２の側
面（上面）に凸部１７x を形成し、その凸部１７x の内
側にキャップ１４が接着される（図５）。第３実施例で
は、セラミック基板１２の上面に凸部１７x を形成し、
その凸部１７x の外側にキャップ１４が接着される（図
６）。In the second embodiment, the convex portion 17 x is formed on the side surface (upper surface) of the ceramic substrate 12, and the cap 14 is adhered to the inside of the convex portion 17 x (FIG. 5). In the third embodiment, the convex portion 17 x is formed on the upper surface of the ceramic substrate 12,
The cap 14 is adhered to the outside of the convex portion 17 x (FIG. 6).
【００１７】第４実施例では、セラミック基板１２の上
面に凸部１７x を形成し、キャップ１４に凹部１７y が
形成され、セラミック基板１２の凸部１７x にキャップ
の凹部１７y が被さるように接着される（図７）。In the fourth embodiment, the convex portion 17 x is formed on the upper surface of the ceramic substrate 12, the concave portion 17 y is formed on the cap 14, and the convex portion 17 x of the ceramic substrate 12 is covered with the concave portion 17 y of the cap. (Fig. 7).
【００１８】尚、第２実施例乃至第４実施例に示された
凹凸部１７は、第１実施例と同様にセラミックパッケ−
ジ１０の全体あるいは四隅または対角する位置に設ける
ことができるのはいうまでもない。更に、第１実施例乃
至第４実施例を通し、凹凸部１７はセラミック基板１２
とキャップ１４との位置関係を互いに規定する部分に設
けてあればよく、また個数も限ることなく設けることが
できる。The concave and convex portions 17 shown in the second to fourth embodiments are the same as those in the first embodiment.
It goes without saying that they can be provided on the entire surface of the die 10, at the four corners or at diagonal positions. Further, through the first to fourth embodiments, the uneven portion 17 is formed on the ceramic substrate 12
It suffices that they are provided at portions that define the positional relationship between the cap 14 and the cap 14, and the number of caps can be provided without limitation.
【００１９】[0019]
【発明の効果】本発明によれば、セラミック基板とキャ
ップとを封止する際に横ずれ及び回転ずれ等を防ぐこと
ができるため、容易に封止することができ、生産性が向
上される。また、セラミック基板とキャップとが所定の
位置に封止されるため、キャップあるいははみ出した接
着剤がボンディングワイヤ及びセラミック基板上の配線
パタ−ン等に接触したりすることなく、電気的に短絡す
ることを防止できる。According to the present invention, since lateral deviation and rotational deviation can be prevented when the ceramic substrate and the cap are sealed, they can be easily sealed and the productivity is improved. In addition, since the ceramic substrate and the cap are sealed at predetermined positions, the cap or the protruding adhesive is electrically short-circuited without coming into contact with the bonding wire and the wiring pattern on the ceramic substrate. Can be prevented.
【図１】本発明による第１実施例を示すセラミックパッ
ケ−ジの断面図である。FIG. 1 is a sectional view of a ceramic package showing a first embodiment according to the present invention.
【図２】本発明による凹凸部が、セラミックパッケ−ジ
全体に設けた場合（ａ）と、部分的に設けた場合を示す
セラミックパッケ−ジの平面図である。FIG. 2 is a plan view of the ceramic package showing a case where the uneven portion according to the present invention is provided on the whole ceramic package (a) and a case where the uneven portion is provided partially.
【図３】図２（ａ）の場合のセラミックパッケ−ジのキ
ャップ（ａ）とセラミック基板（ｂ）を示す概略図であ
る。但し、同図（ａ）はキャップ裏面からの概略をしめ
している。FIG. 3 is a schematic view showing a ceramic package cap (a) and a ceramic substrate (b) in the case of FIG. 2 (a). However, the figure (a) shows the outline from the back surface of the cap.
【図４】図２（ｂ）の場合のセラミックパッケ−ジのキ
ャップ（ａ）とセラミック基板（ｂ）を示す概略図であ
る。FIG. 4 is a schematic view showing a ceramic package cap (a) and a ceramic substrate (b) in the case of FIG. 2 (b).
【図５】本発明による第２実施例を示すセラミックパケ
−ジの主要断面図である。FIG. 5 is a main sectional view of a ceramic package showing a second embodiment of the present invention.
【図６】本発明による第３実施例を示すセラミックパケ
−ジの主要断面図である。FIG. 6 is a main sectional view of a ceramic package showing a third embodiment of the present invention.
【図７】本発明による第４実施例を示すセラミックパケ
−ジの主要断面図である。FIG. 7 is a main sectional view of a ceramic package showing a fourth embodiment according to the present invention.
【図８】従来のセラミックパッケ−ジを示す断面図であ
る。FIG. 8 is a sectional view showing a conventional ceramic package.
１０…セラミックパッケ−ジ、１１…半導体チップ、１
２…セラミック基板 １３…接着剤、１４…キャップ、１５…ピン、１６…ボ
ンディングワイヤ １７…凹凸部（１７x …凸部，１７y …凹部）10 ... Ceramic package, 11 ... Semiconductor chip, 1
2 ... Ceramic substrate 13 ... Adhesive agent, 14 ... Cap, 15 ... Pin, 16 ... Bonding wire 17 ... Concavo-convex part ( 17x ... convex part, 17y ... concave part)
Claims (4)
と、上記セラミック基板に接着剤を介して封止するキャ
ップとからなり、 上記セラミック基板と上記キャップとは、上記セラミッ
ク基板に設けられた凸部若しくは凹部と、上記キャップ
に設けられた凹部若しくは凸部とが噛み合う凹凸部を含
み封止されたことを特徴とする半導体装置。1. A ceramic substrate on which a semiconductor chip is mounted, and a cap for sealing the ceramic substrate with an adhesive, wherein the ceramic substrate and the cap are convex portions provided on the ceramic substrate. A semiconductor device, comprising: a concave portion and a concave portion provided on the cap, the concave portion and the convex portion meshing with each other.
設けられたことを特徴とする請求項１記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the uneven portion is provided on the entire semiconductor device.
みに設けられたことを特徴とする請求項１記載の半導体
装置。3. The semiconductor device according to claim 1, wherein the uneven portion is provided only at four corners of the semiconductor device.
に設けられたことを特徴とする請求項１記載の半導体装
置。4. The semiconductor device according to claim 1, wherein the uneven portion is provided in a diagonal shape of the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158774A JPH0722533A (en) | 1993-06-29 | 1993-06-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158774A JPH0722533A (en) | 1993-06-29 | 1993-06-29 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722533A true JPH0722533A (en) | 1995-01-24 |
Family
ID=15679052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158774A Pending JPH0722533A (en) | 1993-06-29 | 1993-06-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722533A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131152A (en) * | 2006-11-17 | 2008-06-05 | Fujitsu Media Device Kk | Surface acoustic wave device |
| JP2011096750A (en) * | 2009-10-28 | 2011-05-12 | Shizuki Electric Co Inc | Capacitor |
-
1993
- 1993-06-29 JP JP5158774A patent/JPH0722533A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131152A (en) * | 2006-11-17 | 2008-06-05 | Fujitsu Media Device Kk | Surface acoustic wave device |
| JP2011096750A (en) * | 2009-10-28 | 2011-05-12 | Shizuki Electric Co Inc | Capacitor |
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