JPH0722374B2

JPH0722374B2 - ペデスタルレベル検出回路

Info

Publication number: JPH0722374B2
Application number: JP60280715A
Authority: JP
Inventors: 義明守山
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1985-12-13
Filing date: 1985-12-13
Publication date: 1995-03-08
Anticipated expiration: 2010-03-08
Also published as: JPS62140575A

Description

【発明の詳細な説明】技術分野本発明は、ペデスタルレベル検出回路に関するものであ
る。

背景技術ビデオディスクプレーヤ等の記録情報再生装置において
は、映像信号に含まれる同期信号や制御信号の信号分離
やペデスタルクランプなどの信号処理が行なわれるが、
これらの信号処理を行なうためには映像信号のペデスタ
ルレベルを検出するペデスタルレベル検出回路が不可欠
となる。

ところで、ペデスタルレベルを検出する場合、映像信号
のフロントポーチ又はバックポーチでのペデスタルレベ
ルを検出することになるが、従来では、ドロップアウト
によって偽の水平同期信号が発生してフロントポーチ又
はバックポーチ以外のところのレベルを検出したり、ド
ロップアウトがフロントポーチ又はバックポーチに発生
して誤ったレベルを検出することがあり、ドロップアウ
トの影響なしに確実にペデスタルレベルをサンプリング
することができなかった。

発明の概要本発明は、上述した点に鑑みなされたもので、確実にバ
ックポーチでペデスタルレベルをサンプリングできるペ
デスタルレベル検出回路を提供することを目的とする。

本発明によるペデスタルレベル検出回路は、第１のゲー
ト信号で水平同期信号の立下がりを検出し、この立下が
りを基準として第２のゲート信号を発生して水平同期信
号の立上がりを検出し、この立上がりを基準にしてサン
プル期間信号を発生し、このサンプル期間信号の発生期
間でかつドロップアウト検出信号の非発生期間において
サンプリング信号を発生し、このサンプリング信号によ
って映像信号のペデスタルレベルをサンプリングする構
成となっている。

実施例以下、本発明の実施例を図に基づいて詳細に説明する。

第１図（Ａ）において、ビデオディスク等の記録媒体か
ら読み取られたFM映像信号は、入力端子１を介してアナ
ログLPF（ローパスフィルタ）２を経てA/D（アナログ／
ディジタル）変換器４に供給される。当該LPF2はA/D変
換における折り返しひずみを除去するものであるが、FM
映像信号中に含まれるωs/2（ωｓはA/D変換の際のサン
プリング周波数）以上の成分が非常に少なければ、当該
LPF2を省いてもよい。A/D変換器４から出力されるディ
ジタル化FM映像信号は、ディジタルBPF（バンドパスフ
ィルタ）６に供給される。このディジタルBPF6は、FM音
声信号をも含むA/D変換出力から映像信号の検波に必要
な成分のみを抽出して次段のFM検波回路７に供給する。

ディジタルBPF6としては、例えば第２図に示すように、
１クロック分の遅延を行なう互いに直列接続された遅延
回路60₁〜60nと、遅延回路60₁の入力信号及び遅延回路6
0₁〜60nの各出力信号に乗算係数k₀〜knを乗ずる乗算器6
1₀〜61nと、各乗算出力を加算する加算器62と、この加
算出力をラッチするラッチ回路63とからなるFIRフィル
タ（非巡回形ディジタルフィルタ）を用いることがで
き、乗算器61₀〜61nの各乗算係数K₀〜knを適当に選定す
ることによって所望の振幅特性と群遅延特性を得ること
ができる。したがって、アナログLPF2によって群遅延ひ
ずみが生じる場合、ディジタルBPF6の群遅延特性をアナ
ログLPF2の逆特性とすることにより、群遅延ひずみをな
くした状態で、FM検波回路７にディジタル化FM映像信号
を供給することができる。また、アナログLPF2の群遅延
ひずみが小さく無視できる場合あるいはアナログLPF2を
削除した場合は、ディジタルBPF6に位相直線型のフィル
タを用いることにより、同様に群遅延ひずみのない信号
が得られる。第２図において、ディジタルBPF6の係数K₀
〜Knをn9中心に対称（K₀＝Kn,K₁＝Kn_-1……）とすれ
ば、理想的な位相直線フィルタとなる。

FM検波回路７は、例えば第１図（Ａ）に示すように、デ
ィジタル化FM映像信号をヒルベルト変換するヒルベルト
変換器70と、ディジタル化FM映像信号をｎサンプル期間
だけ遅延させる遅延回路71と、ヒルベルト変換器70及び
遅延回路71の各出力信号をそれぞれ２乗して加算する２
乗和回路72と、遅延回路71の出力信号を１サンプル期間
だけ遅延させる遅延回路73と、遅延回路71,73の各出力
信号を掛算するマルチプライヤ74と、このマルチプライ
ヤ74の出力信号を２乗和回路72の出力信号で除する除算
器75とから構成されている。ヒルベルト変換器70はトラ
ンスバーサルフィルタ等で構成される。また、遅延回路
71の遅延時間はヒルベルト変換器70の遅延時間と対応し
ている。かかる構成のFM検波回路７に関しては、本願出
願人により特願昭59−262481号にて提案されている。

第１図（Ｂ）において、FM検波回路７の検波出力が供給
されるビデオLPF10では、当該検波出力から映像信号の
ベースバンド成分のみが抽出される。ビデオLPF10のカ
ットオフ周波数は、NTSC方式の場合例えば、4.2MHzに設
定される。第３図にはビデオLPF10の一例の構成が示さ
れており、このビデオLPF10は、4Nfsc（Ｎは２以上の整
数）のクロック周波数にて動作しFM検波されたディジタ
ル化映像信号に含まれる搬送波成分を除去しベースバン
ド成分のみを抽出する前段の位相直線非巡回形ディジタ
ルフィルタ（FIRフィルタ）100と、このFIRフィルタ100
の出力を4fscのクロック周波数にダウンサンプリングす
るダウンサンプリング回路101と、4fscのクロック周波
数にて動作しディジタル化映像信号の位相特性の補償を
行なう後段の巡回形ディジタルフィルタ（IIRフィル
タ）102とから構成されている。

第４図（Ａ）〜（Ｃ）には、第３図における各部（Ａ）
〜（Ｃ）のスペクトラムが示されている。FM検波出力
（Ａ）にはベースバンド映像信号の他にその２次高調波
成分も含まれており、FIRフィルタ100を通過することに
よりその出力端にはベースバンド映像信号（Ｂ）のみが
導出されることになる。このベースバンド映像信号
（Ｂ）はダウンサンプリング回路101で4Nfscのクロック
周波数から4fscのクロック周波数にダウンサンプリング
される。ダウンサンプリング後のスペクトラムは図
（Ｂ）のものと同じである。このように、サンプリング
周波数を落すことにより、時間的な余裕やハード量の縮
小が可能となる。なお、FIRフィルタ100を通過すること
によりディジタル化映像信号の帯域が約4.2MHzと狭くな
るので、サンプリング周波数を落しても何ら支障はない
のである。ベースバンド映像信号（Ｂ）はダウンサンプ
リング後IIRフィルタ102で位相特性の補償が行なわれ
る。位相補償後のスペクトラム（Ｃ）も図（Ｂ）のもの
と同じである。

ビデオディスク等の場合、その再生信号の信号処理系が
従来アナログ的であったために、アナログで設計された
ビデオLPFでは位相が回ってしまうことを前提として、
情報の記録時にビデオLPFの位相ひずみを逆補償する形
で逆方向にひずませて情報の記録が行なわれている。従
って、このような記録形態のビデオディスク等の再生に
際し、この再生信号をディジタル的に処理する場合に
は、記録時の位相ひずみの逆補償分を更に補償する必要
があり、この位相特性の補償がIIRフィルタ102で行なわ
れるのである。第５図には、IIRフィルタ102の位相特性
が示されている。

第６図乃至第８図には、FIRフィルタ100、ダウンサンプ
リング回路101及びIIRフィルタ102の具体的構成の一例
が示されている。まず第６図において、FIRフィルタ100
は、１クロック分の遅延を行なう互いに直列接続された
遅延回路103₁〜103nと、遅延回路103₁の入力信号及び遅
延回路103₁〜103nの各出力信号に乗算係数k₀〜knを乗ず
る乗算器104₀〜104nと、各乗算出力を加算する加算器10
5と、この加算出力をラッチするＤ型フリップフロップ
等からなるラッチ回路106とから構成され、遅延回路103
₁〜103n及びラッチ回路106のクロック周波数が4Nfscに
設定されている。ダウンサンプリング回路101は、第７
図に示すように、Ｄ型フリップフロップ等からなるラッ
チ回路107によって構成され、そのクロック周波数が4fs
cに設定されている。これにより、ラッチ回路107に入力
されたデータはＮ−１個おきに出力される。

また、IIRフィルタ102は、第８図に示すように、入力信
号に乗算係数k₀を乗する乗算器108₀と、この乗算出力を
１つの加算入力とする加算器109と、この加算出力をラ
ッチするＤ型フリップフロップ等からなるラッチ回路11
0と、加算器109の加算出力を順次１クロック分だけ遅延
する互いに直列接続された遅延回路111₁〜111nと、これ
ら遅延回路111₁〜111nの各出力に乗算係数k₁〜knを乗ず
る乗算器108₁〜108nとから構成され、ラッチ回路110及
び遅延回路111₁〜111nのクロック周波数が4fscに設定さ
れている。この回路構成において、乗算器108₀〜108nの
各乗算係数k₀〜knを適当に設定することにより、第５図
に示す如き位相特性を得ることができる。

上述したビデオLPF10においては、位相直線のFIRフィル
タ100を前段に用いたことで、位相補償はすべて後段のI
IRフィルタ102のみにて決定できると共に、位相特性を
変化させることなく振幅特性を調整することができるこ
とになる。

なお、ダウンサンプリングをIIRフィルタ102の前で行な
っているが、これは、IIRフィルタ102が１クロック周期
内で全演算を完了しなければならないことによる。ダウ
ンサンプリングをIIRフィルタ102の後で行なうには、上
記理由によりパイプライン処理は不可能であり、演算数
を減らすか、高速の素子を使用しなければならないが、
それにも限界がある。これに対し、ダウンサンプリング
をIIRフィルタ102の前で行なえば、当然、クロック同期
が長くなり、それに伴い演算数を増やせば、より正確な
特性が得られ、安定性も増すのである。

上述した構成のビデオLPF10においては、前段のFIRフィ
ルタ100を4Nfscのクロックで動作させ、その出力をダウ
ンサンプリング回路101で4fscのクロックにダウンサン
プリングするようにしたが、第９図に示すように、FIR
フィルタ100′内の演算回路以前でダウンサンプリング
し、演算回路以降を4fscのクロックで動作させるように
構成することも可能である。このとき、ダウンサンプリ
ング回路101は必要ない。

すなわち、第９図において、FIRフィルタ100′は、１ク
ロック分の遅延を行なう互いに直列接続された遅延回路
112₁〜112nと、入力信号及び遅延回路112₁〜112nの各出
力信号をラッチするＤ型フリップフロップからなるラッ
チ回路113₀〜113nと、これらラッチ回路113₀〜113nの各
ラッチ出力に乗算係数k₀〜knを乗ずる乗算器114₀〜114n
と、これら乗算出力を加算する加算器115と、この加算
出力をラッチするＤ型フリップフロップからなるラッチ
回路116とからなり、遅延回路112₁〜112nの動作を4Nfsc
のクロックで行ない、次段のラッチ回路113₀〜113nの動
作を4fscのクロックで行ない、終段の演算回路（乗算器
114₀〜114n、加算器115及びラッチ回路116）の動作を4f
scのクロックで行なう構成となっている。

かかる構成のFIRフィルタ100′では、演算が4fscのクロ
ックで行なわれるため不要な演算は省かれ、またクロッ
ク周期が長くなるため演算回数の増加が可能であり、相
対的に、先述した構成のFIRフィルタ100よりも回路規模
の縮小化が図れることになる。

なお、第６図と第９図においてFIRフィルタが位相直線
特性であるためには、ディジタルBPF6と同様、係数K₀〜
Knは中心に対して対称（K₀＝Kn,K₁＝Kn_-1,……）でなけ
ればならない。

再び第１図（Ｂ）において、ビデオLPF10を通過したデ
ィジタル化映像信号は、ディエンファシス回路11を通っ
てペデスタルクランプ手段を構成する加算器12、ペデス
タルレベル検出回路13及び信号分離回路14に供給され
る。

ところで、ディジタル的に信号処理を行なう場合、１語
当りの量子化ビット数ｎ（bit/word）が少ない方が回路
を設計する上で有利なことは明らかである。しかしなが
ら、FM検波出力を考えた場合、ディスクプレーヤの定常
状態では、出力レベルは一定であるが、スピンドルモー
タ24の回転の立上がり、CLV（線速度一定）ディスク再
生時のサーチやスキャン等の非定常状態では、映像信号
の直流成分が大きく変化する。非定常状態において同期
信号が検出不能となると、スピンドルサーボ回路23にお
いてロックできず、またクロック発生回路21においても
同期不能となり、永久に定常状態になり得ないので、非
定常状態でも同期信号を検出できるようにする必要があ
る。そのためには、非定常状態を基準にしてビット数ｎ
を設定しなければならない。

そこで、少なくとも信号分離回路14の入力、即ちディエ
ンファシス回路11の出力までのビット数ｎを、非定常状
態を基準にしてペデスタルレベルが大幅に変化しても十
分なようにダイナミックレンジの広いビット数n₁（bit/
word）に設定する。これにより、定常状態のみならず非
定常状態であっても、ディエンファシス回路11を経たFM
検波出力から信号分離回路14で同期信号を確実に検出で
きることになる。

ペデスタルレベル検出回路13は、ペデスタルレベルV_PD
を検出し基準電圧V_RFからペデスタルレベルV_PDを減じた
出力（V_RF−V_PD）を発生し、加算器12にてディジタル化
映像信号に加算してペデスタルレベルの変動分をキャン
セルすることにより、当該映像信号をディジタル的にペ
デスタルクランプする。ペデスタルクランプされたn
₁（bit/word）のデータは加算器12の出力においてn₂（b
it/word）のデータにビット削減される（n₂＜n₁）。n₂
は定常状態での映像信号に対して必要なダイナミックレ
ンジと分解能によって決定される。このビット削減によ
り、加算器２以降の回路設計が容易となる。また、ペデ
スタルランプを行なうことにより、定常状態のみならず
非定常状態においても、ディジタル化映像信号の信号レ
ベルがn₂（bit/word）のダイナミックレンジ内に入るこ
とになるので、CLVのスキャン時等の非定常状態でも、
画像を見ることができることになる。

なお、上記構成においては、ディジタル信号処理系を構
成する各回路のダイナミックレンジに関し、信号分離回
路14の入力までをn₁（bit/word）のダイナミックレンジ
とし、映像処理に関しては、ディジタル的にペデスタル
クランプした後、n₂（bit/word）にビット削減してダイ
ナミックレンジを狭くするようにしたが、第10図に示す
ように、ディジタルFM検波回路７の出力を映像処理系と
信号分離系の２系統に分離し、各系のビット数ｎを異な
らしめることも可能である。

すなわち、第10図において、信号分離系のビット数ｎ
は、非定常状態でペデスタルレベルが大幅に変化しても
十分なようにダイナミックレンジの広いビット数n₁（bi
t/word）に設定される。このn₁（bit/word）のデータは
LPF16を介して信号分離回路14に供給される。LPF16はそ
の出力から同期信号が検出可能となる程度の特性を持つ
フィルタであれば良く、よって簡略化されたフィルタ係
数を使用することにより簡単な構成となる。他方、映像
処理系に関しては、n₁より小なるビット数n₂（bit/wor
d）のダイナミックレンジに設定される。n₂は定常状態
での映像信号に対して必要なダイナミックレンジと分解
能によって決定される。

このように、ディジタルFM検波出力をn₁,n₂（bit/wor
d）の２系統に分離することにより、ビデオLPF10以降の
回路を定常状態の場合のみを考慮するだけで設計できる
ことになるので、回路構成の簡略化が図れ、またスピン
ドルモータ24の立上がり等の非定常状態でも同期信号を
確実に検出できることになる。

なお、かかる回路構成においては、非定常状態ではペデ
スタルレベルの変化により画像を見れない場合が生ずる
が、これは定常状態時のみ画像が見れ、又非定常状態で
確実に同期信号を検出できれば良いという考えに基づく
ものである。但し、CLVスキャンでは、クロック発生回
路21においてある程度同期が取れているので、ペデスタ
ル・レベルの変化が小さいときが多く、このときは画像
も見ることができる。

第11図は、ペデスタルレベル検出回路13の構成の一例を
示すブロック図である。本図において、LPF117でカラー
バーストが除去されたディジタル化映像信号（ａ）はペ
デスタルサンプリング回路118及び同期分離回路119にそ
れぞれ供給される。同期分離回路119では、ディジタル
化映像信号（ａ）に含まれる同期信号（ｂ）が分離抽出
され、当該同期信号（ｂ）は立上がり検出回路121及び
立下がり検出回路120にそれぞれ供給される。立下がり
検出回路120はタイミング信号発生回路122から出力され
る第１のゲート信号（ｃ）の発生期間に同期信号（ｂ）
の立下がりを、立上がり検出回路121は第２のゲート信
号（ｄ）の発生期間に同期信号（ｂ）の立上がりをそれ
ぞれ検出する。

タイミング信号発生回路122は、後述するドロップアウ
ト検出回路17（第１図（Ａ）参照）からのドロップアウ
ト検出信号（ｇ）の非発生期間においてクロック信号に
基づいて第１のゲート信号（ｃ）を発生し、更に立下が
り検出回路120による立下がり検出タイミングを基準に
して、一定時間後のドロップアウト検出信号（ｇ）の非
発生期間に第２のゲート信号（ｄ）を発生する。サンプ
ル期間信号発生回路123では、立上がり検出回路121の検
出出力に応答して一定期間のサンプル期間信号（ｅ）が
発生され、パルス発生制御回路124に供給される。

パルス発生制御回路124は、例えば、サンプル期間信号
発生回路123からのサンプル期間信号（ｅ）及びドロッ
プアウト検出信号（ｇ）の反転出力を入力とする３入力
ANDゲート125と、立上がり検出回路121の検出出力をセ
ット（Ｓ）入力、ANDゲート125の出力をリセット（Ｒ）
入力、クロック信号をクロック（CK）入力としかつその
Ｑ出力をANDゲート125の一入力とするSRフリップフロッ
プ126とからなり、ANDゲート125の出力パルスをサンプ
リングパルス（ｆ）としてペデスタルサンプリング回路
118に供給される。ペデスタルサンプリング回路118はＤ
型フリップフロップ等からなり、サンプリングパルス
（ｆ）に応答してディジタル化映像信号のペデスタルレ
ベルV_PDをラッチする。サンプリングされたペデスタル
レベルV_PDは、演算回路127で基準レベルV_RFから減算さ
れかつ複数のＨの間で平均化され、（V_RF−V_PD）レベル
の検出出力となる。

第12図には第11図の回路の動作波形が示されており、図
（ａ）〜（ｇ）は第11図の各部（ａ）〜（ｇ）の波形を
それぞれ応答して示している。

第11図の構成のペデスタルレベル検出回路13において
は、第１のゲート信号（ｃで同期信号（ｂ）に含まれる
水平同期信号の立下がりを検出し、この立下がりを基準
として水平同期信号パルス相当の時間後に第２のゲート
信号（ｄ）を発生して水平同期信号（ｂ）の立上がりを
検出し、この立上がりを基準にしてサンプル期間信号
（ｅ）を発生するので、確実に水平同期信号をとらえ、
水平ブランキング期間のバックポーチにてペデスタルレ
ベルをサンプリングできることになる。また、ディジタ
ル化映像信号（ａ）はLPF117でカラーバーストが除去さ
れているため、カラーバーストがあった部分を含んで広
い期間のサンプル期間信号（ｅ）を発生することができ
る。

サンプリングパルス（ｆ）は、サンプリング期間信号
（ｅ）の発生期間でかつドロップアウト検出信号（ｇ）
の非発生期間において発生され、クロック信号の１クロ
ック分に相当するパルス幅を有している。すなわち、フ
リップフロップ126においては立ち上がり検出回路121に
より水平同期信号（ｂ）の立上がりが検出されると、セ
ット入力が高レベルとなる一方、このときリセット状態
にある当該フリップフロップ126のＱ出力が低レベルで
あることによるANDゲート125の低レベル出力がリセット
入力となるので、この直後のクロック入力によってセッ
ト状態に切り換わる。フリップフロップ126がセット状
態となると、そのＱ出力は高レベルとなるとともに、こ
のときサンプリング期間信号（ｅ）及びドロップアウト
検出信号の反転信号が高レベルであれば、ANDゲート125
の３入力は全て高レベルとなり、そのゲート出力も高レ
ベルとなる。

かかるゲート125の出力が高レベルとなると、フリップ
フロップ126のリセット入力に高レベルが設定されたこ
とになるので、立ち上がり検出が完了して低レベルが設
定されたセット入力とともに、その直後のクロック入力
によってフリップフロップ126は、リセット状態とな
る。これによりフリップフロップ126のＱ出力は低レベ
ルとなるので、それまで高レベルを出力していたANDゲ
ート125は再び元の低レベルを出力するようになる。か
くして、ANDゲート125からは、１クロック分のパルス幅
を有するサンプリングパルス（ｆ）が出力されることと
なる。

これに対し、ドロップアウト検出信号の反転信号が低レ
ベル、すなわちドロップアウトがある場合においては、
立ち上がり検出回路121により水平同期信号（ｂ）の立
ち上がりが検出され、また、サンプリング期間信号
（ｅ）が高レベルとなったとしても、かかる反転信号の
低レベルがゲート125の高レベル出力を遮断するので、
サンプリングパルス（ｆ）は発生しない。従って、第12
図（ｇ）の２点鎖線で示される如くサンプル期間より短
いドロップアウトがあれば、第12図（ｆ）に二点鎖線で
示す如くサンプリングパルスが発生し、ドロップアウト
の影響なしに確実に1Hに１クロック分のサンプリングを
行なうことができる。また、第1,第２のゲート信号
（Ｃ），（ｄ）はドロップアウトが発生した部分を除い
て発生されるので、ドロップアウトによって偽の水平同
期信号が発生しても、この水平同期信号を基準として誤
ってサンプル期間信号を発生することもないのである。

ペデスタルレベル検出回路13の出力（V_RF−V_PD）を、第
１図（Ｂ）における加算器12にて映像信号に加算するこ
とにより、ペデスタルクランプが行なわれる。また、ペ
デスタルレベルV_PDは第１図（Ｂ）における信号分離回
路14にも供給され、当該回路14においては、ペデスタル
レベルV_PDを基準レベルとして同期信号や制御信号の分
離が行なわれる。

なお、上記構成において、入力部分のLPF117は省略可能
であるが、省略した場合には、カラーバースト部分以外
の期間でサンプリング期間信号を発生させる必要があ
る。また、パルス発生制御回路124の構成は、上述した
回路構成に限定されるものではなく、例えばマイクロプ
ロセッサを用いるなど、種々考えられる。また、LPF117
と同期分離回路119は、後述の第21図におけるLPF145aと
信号検出回路145cでそれぞれ置換可能であり、これらの
回路を共通に使用してもよい。

第13図には、第11図における立下がり検出回路120、立
上がり検出回路121、タイミング信号発生回路122及びサ
ンプル期間信号発生回路123の具体的な回路構成の一例
が示されている。本図において、立下がり検出回路120
は、同期信号（ｂ）をデータ（Ｄ）入力としかつクロッ
ク信号をクロック入力とするＤ型フリップフロップ128
と、同期信号（ｂ）を入力とするインバータ129Aと、フ
リップフロップ128のＱ出力、タイミング信号発生回路1
22からの第１のゲート信号（ｃ）及びインバータ129Aか
らの出力を３入力とする３入力NANDゲート129Bとから構
成され、フリップフロップ128のＱ出力は同期信号
（ｂ）が１クロック遅延されたものとなり、NANDゲート
129Bでは、第１のゲート信号（ｃ）が高レベルの期間中
に同期信号（ｂ）の立下がり、すなわち水平同期信号の
立下りがあると、立下がりの瞬間に３入力が全て高レベ
ルとなり、低レベルの検出出力が発生されるのである。

タイミング信号発生回路122は、立下がり検出回路120の
検出出力をロード（Ｌ）入力としかつクロック信号をク
ロック入力とする1Hカウンタ130と、このカウンタ130の
出力をデコードして所定の期間に第1,第２のゲート信号
（ｃ），（ｄ）を発生するゲート回路131とから構成さ
れている。1Hカウンタ130は水平同期信号の立下がりに
同期して1H期間クロックをカウントするものであり、映
像信号がNTSCの場合はクロックが14.3MHz＝4fsc＝910f_H
（f_Hは水平走査周波数）となり、910進行カウンタとな
る。また、ドロップアウトが発生している期間はゲート
信号（ｃ），（ｄ）を発生させない。

なお、図中には示していないが、1Hカウンタ130のロー
ドが何回か連続して行なわれない場合には、強制的に第
１のゲート信号（Ｃ）を高レベルにして水平同期信号立
ち下がりを検出するようにする。これは、等化パルスに
よって1/2Hずれた状態で1Hカウンタ130がロードされる
ことにより、以後水平同期信号によるロードが行なわれ
なくなり、ペデスタルレベルの検出が不可能になること
を防ぐためである。

立上がり検出回路121は、タイミング信号発生回路122か
らの第２のゲート信号（ｄ）をデータ（Ｄ）入力としか
つ同期信号（ｂ）をクロック入力とするＤ型フリップフ
ロップ132からなり、第２のゲート信号（ｄ）が高レベ
ルの期間中に信号（ｂ）の立上がり、すなわち水平同期
信号の立上がりがあると、Ｑ出力端から高レベルの検出
出力を発生する。サンプリング期間信号発生回路123
は、立上がり検出回路121の検出出力をロード（Ｌ）入
力かつイネーブル（EN）入力とする７ビットカウンタ13
3からなり、水平同期信号の立上がりの直前までは“90"
がロードされ、水平同期信号の立上がりでカウントを開
始し、“96"〜“127"の期間をサンプル期間としてサン
プル期間信号（ｅ）を出力する。カウントが“127"を越
えて“0"になると、Ｄ型フリップフロップ132をクリア
しロード入力とイネーブル入力を低レベルにして再びロ
ード状態に戻って停止する。

なお、立下がり検出回路120とタイミング信号発生回路1
22は、後述の第21図におけるるHV分離回路145dと第31図
のシステムコントローラ18のタイミング信号発生部の一
部であるとしてもよく、HV分離回路145dにおける水平同
期信号の立下がり検出と第31図におけるＤ型フリップフ
ロップ180とインバータ181AとNANDゲート181Bを立下が
り検出回路120で置換し、1Hカウンタ130とゲート回路13
1を第31図の1Hカウンタ183とゲート回路182Aとでそれぞ
れ共通してもよい。

第14図は、ペデスタルレベル検出回路13の他の構成を示
すブロック図であり、図中第11図と同等部分は同一符号
により示されている。本図において、LPF117を経たディ
ジタル化映像信号（ａ）から同期分離回路119で分離抽
出された同期信号（ｂ）は立下がり検出回路134に供給
される。立下がり検出回路134はタイミング信号発生回
路135から出力されるゲート信号（ｃ）の発生期間に同
期信号（ｂ）の立下がりを検出し、検出出力をタイミン
グ信号発生回路135に供給する。

タイミング信号発生回路135は、ドロップアウト検出信
号（ｆ）の非発生期間においてクロック信号に基づいて
ゲート信号（ｃ）を発生し、更に立下がり検出回路134
により立下がり検出タイミングを基準にして1H後の水平
同期信号のフロントポーチにおいてサンプル期間信号
（ｄ）を発生し、パルス発生制御回路136に供給する。
パルス発生制御回路136は、例えば、タイミング信号発
生回路135からのサンプル期間信号（ｄ）及びドロップ
アウト検出信号（ｆ）の反転出力を入力とする３入力AN
Dゲート137と、タイミング発生回路135からのセット信
号をセット（Ｓ）入力、ANDゲート137の出力をリセット
（Ｒ）入力、クロック信号をクロック（CK）入力としか
つそのＱ出力をANDゲート137の一入力とするSRフリップ
フロップ138とからなり、ANDゲート137の出力パルスを
サンプリングパルス（ｅ）としてペデスタルサンプリン
グ回路118に供給する。以降の動作は第11図のそれと同
じである。

第15図には第14図の回路の動作波形が示されており、図
（ａ）〜（ｆ）は第14図の各部（ａ）〜（ｆ）の波形を
それぞれ対応して示している。

第14図の構成のペデスタルレベル検出回路13において
は、ゲート信号（ｃ）で水平同期信号の立下がりを検出
し、この立下がりを基準としてセット信号を発生してAN
Dゲート137を開いた後、1H後のフロントポーチに対応し
てサンプル期間信号（ｄ）を発生するので、垂直ブラン
キング期間でもペデスタルレベルの検出が可能となる。
また、ペデスタルレベルをサンプリングした後、ゲート
信号（ｃ）の発生中に水平同期信号の立下りを検出でき
なかった場合は、立下がり検出回路134からペデスタル
イネーブル信号を発生することにより、サンプリングさ
れたペデスタルレベルが無効であることを次段の回路に
知らせたり、前に検出されたペデスタルレベルを保持さ
せることができる。例えば、ペデスタルイネーブル信号
を演算回路127に入力することにより、当該回路127が以
前に出力した（V_RF−V_PD）を引き続き出力するようにさ
せる。

ゲート信号（ｃ）及びサンプル期間信号（ｄ）はドロッ
プアウトが発生した部分を除いて発生し、またパルス発
生制御回路136では、１クロック分だけサンプリングパ
ルス（ｅ）が発生するので、ドロップアウトによって誤
ってサンプル期間信号（ｄ）を発生することがなく、サ
ンプル期間中のドロップアウトの長さがサンプル期間を
越えなければ、第15図（ｅ）に二点鎖線で示す如く、ド
ロップアウトの影響なしに確実に1Hに１クロック分のサ
ンプリングを行なうことができる。

なお、転用例については、第11図の構成の場合と同様の
態様が考えられる。

第16図には、第14図における立下がり検出回路134及び
タイミング信号発生回路135の具体的な回路構成の一例
が示されている。本図において、立下がり検出回路134
は、同期信号（ｂ）を反転クロック入力、ゲート信号
（ｃ）をＪ入力とするJKフリップフロップ139からな
り、ゲート信号（ｃ）が高レベルの期間中に同期信号
（ｂ）の立下がりすなわち水平同期信号の立下がりがあ
ると、Ｑ出力が高レベルとなり、以後、リセット信号が
低レベルに遷移するまでＱ出力を高レベルに保持する。
リセット信号が低レベルになると、Ｑ出力も低レベルに
なる。

タイミング信号発生回路135は、JKフリップフロップ139
のＱ出力をデータ（Ｄ）入力、クロック信号をクロック
入力とするＤ型フリップフロップ140と、このフリップ
フロップ140のＱ出力をＤ入力、クロック信号をクロッ
ク入力とするＤ型フリップフロップ141と、このフリッ
プフロップ141の出力をロード（Ｌ）入力、クロック
信号をクロック入力とする1Hカウンタ142と、この1Hカ
ウンタ142の出力をデコードして所定の期間にゲート信
号とリセット信号を発生するゲート回路143とからな
り、JKフリップフロップ139のＱ出力が高レベルになっ
た直後に、Ｄ型フリップフロップ140,141から１クロッ
ク分だけロードパルスが発生されて1Hカウンタ142をロ
ードし、これにより1Hカウンタ142が水平同期信号の立
下がりに同期して1H期間をカウントする、1Hカウンタ14
2は、映像信号がNTSCの場合はクロックが14.3MHz＝4fsc
＝910f_H（f_Hは水平走査周波数）となり、910進カウンタ
となる。ゲート回路143において、ゲート信号（ｃ）は
ドロップアウトが発生している期間は発生されない。ま
た、リセット信号はペデスタルイネーブル信号が次段の
回路で認識されるように、ゲート信号（ｃ）と充分な間
隔を保って1Hに１回のパルスとして発生される。

なお、第16図の回路でも、等化パルスによる1Hカウンタ
142のロードのためにゲート信号（ｃ）が1/2Hずれるこ
とを防止するように、第13図と同様の対策を施す。

また、第16図の回路と、第21図におけるHV分離回路145d
及び第31図の回路との回路の置換や共通化も、第13図の
場合と同様に可能である。

なお、上述したペデスタルレベル検出回路13の各実施例
では、映像信号はディジタル化されているものとして説
明したが、ディジタル映像信号への適用に限定されるも
のではなく、アナログ映像信号に対しても同様に適用で
きる。

次に、第１図（Ｂ）におけるドロップアウト補正回路19
について説明する。このドロップアウト補正回路19は、
加算器12から出力されるディジタル化映像信号のドロッ
プアウトの補正を行なうが、垂直同期信号部分のドロッ
プアウトに関しては、予め垂直同期信号の信号レベルと
等しいレベルに設定された補正信号と置換することによ
りドロップアウトの補正が行なわれる構成となってい
る。

このドロップアウト補正回路19の構成を第17図に示す。
本図において、ディジタル化映像信号は第１の切換スイ
ッチ190の一入力となり、当該スイッチ190の出力は第１
の遅延回路191を介して第２の遅延回路192及び3.58MHz
のBPF193に供給される。ここで、BPF193の遅延量をｄと
した場合、第１の遅延回路191の遅延量は1H−ｄに、第
２の遅延回路192の遅延量はｄに設定される。BPF193の
出力は−２の係数を持つ乗算器194を介して加算器195に
供給され、第２の遅延回路192の出力と加算される。加
算器195の加算出力は第２の切換スイッチ196の一入力と
なり、当該スイッチ196の出力は第１の切換スイッチ190
の他入力となる。第１の切換スイッチ190はドロップア
ウト検出回路17（第１図（Ａ）参照）から供給されるド
ロップアウト検出信号により切換え制御が行なわれる。

アドレス発生回路197では、信号分離回路14から供給さ
れる水平同期信号及び垂直同期信号に基づいてフィール
ド識別信号、水平アドレス及び垂直アドレスが発生さ
れ、これらアドレス情報に基づいて垂直同期レベル発生
回路198から既知である垂直同期信号の信号レベルと等
しいレベルに設定された補正信号が発生され、第２の切
換スイッチ196の他入力となる。切換信号発生回路199で
は、垂直アドレスに基づいて垂直同期信号の発生期間に
垂直同期期間信号が発生され、この垂直同期期間信号は
第２の切換スイッチ196を切換え制御する切換信号とな
る。

ところで、第18図に示すように、補正前の信号（Ａ）に
おける垂直同期パルスの部分でドロップアウトが生じた
場合、この部分をそのまま1H前の信号（Ｂ）と置換する
ことによってドロップアウトの補正を行なうと、水平相
関が無いために補正後の信号（Ｃ）にあっては垂直同期
パルスの位置ずれを起すことがある（第18図において
は、○印部分間で1/2Hの位置ずれが生じている）。この
ように垂直同期パルスの位置ずれが生じると、以降の映
像機器においてフィールド誤りを起す可能性がある。し
かしながら、垂直同期パルスのドロップアウト補正を禁
止すると、同期乱れを起す可能性がある。

そこで、第17図に示すように、ドロップアウトが垂直同
期パルス部分で生じた場合には、1H前の信号に代えて垂
直同期レベル発生回路198から出力される、垂直同期信
号の信号レベルと等しいレベルの補正信号を第１の切換
スイッチ190に供給し、ディジタル化映像信号をこれと
置換することにより、垂直同期パルスの位置ずれを起す
ことなくドロップアウトの補正を行なうことができる。

なお、第17図において、1H前の信号により、ドロップア
ウト補正を行なっているが、このときクロマ信号の位相
はそのままでは逆相になってしまう。そこで、第17図の
破線で囲まれた回路により、クロマ信号の位相を反転さ
せており、これによってドロップアウト補正信号のカラ
ー化を可能にしている。したがって、ドロップアウト補
正が輝度信号のみ（モノクロ）の場合、2H前の信号（ク
ロク信号が同期）の場合等では、上記破線部分の回路は
除かれる。アドレス発生回路197と垂直同期レベル発生
回路198と切換信号発生回路199はシステムコントローラ
18に含めてもよく、第31図における1Hカウンタ183,ゲー
ト回路182A、１フレームカウンタ189,ゲート回路182B等
で置換してもよい。

第１図（Ａ）におけるドロップアウト検出回路17はレベ
ルコンパレータ構成となっており、第19図に示すよう
に、FM検波回路７の２乗和回路72の出力信号、即ちディ
ジタル化FM映像信号（Ａ）のエンベロープ成分の２乗信
号（Ｂ）の信号レベルが所定値以下になったことを検出
してドロップアウト検出信号（Ｃ）を出力する。この構
成によれば、FM検波回路７にレベルコンパレータを付加
するだけでドロップアウト検出回路を構成できるから、
ドロップアウトの検出を簡単な回路構成にて確実に行な
うことができると共に、検出動作がすべてディジタル的
に行なわれるので安定した特性が得られることになる。

なお、エンベロープの急な変化により２乗和回路72の出
力に生じるリンギング（第19図（Ｂ）に一点鎖線で囲ん
で示した部分）によって検波出力が乱れる可能性がある
が、２乗和回路72の出力信号（Ｂ）の信号レベルが所定
値以下になる前n₁ポイント及び当該レベルが所定値以上
になった数n₂ポイントの区間もドロップアウト区間とし
てドロップアウト検出信号（Ｄ）を出力することによ
り、以降の補正を確実に実行できることになる。このと
き、ヒルベルト変換器70の遅延分だけリンギングの出る
可能性があるので、n₁,n₂は遅延回路71の遅延時間ｎに
等しいか、又はそれよりも大きく設定される。

第１図（Ｂ）における信号分離回路14では、ディジタル
化映像信号に含まれるカラーバースト信号及び水平同期
信号や垂直同期信号等と共に、フレーム番号やストップ
コード等の制御信号の分離抽出が行なわれる。この信号
分離のために、第20図に示すように、制御信号Ａを分離
抽出するための第１の基準レベルV_TH1と、同期信号Ｂを
分離抽出するための第２の基準レベルV_TH2とが設定され
る。

この信号分離回路14の構成を第21図に示す。本図におい
て、ペデスタルレベル検出回路13では先述した如くディ
ジタル化映像信号のペデスタルレベルが検出され、最小
値検出回路20ではディジタル化映像信号の所定期間内の
最小値レベルが検出される。最小値検出回路20の構成に
関しては後で詳細に説明する。このペデスタルレベル検
出回路13及び最小値検出回路20の各検出レベルに基づい
て第1,第２の基準レベルV_TH1,V_TH2が設定されるのであ
るが、基準レベル発生回路140はペデスタルレベル検出
回路13の検出レベルのみに基づいて当該レベルに一定値
を加算することによって第１の基準レベルV_TH1を発生
し、基準レベル発生回路141はペデスタルレベル検出回
路13及び最小値検出回路20の各検出レベルに基づいて両
レベルの中間値を第２の基準レベルV_TH2として発生す
る。基準レベル発生回路142,143は最小値検出回路20の
検出レベルのみに基づいて第1,第２の基準レベルV_TH1,V
_TH2を発生する。

基準レベル発生回路140〜143の各出力はセレクタ144に
供給され、このセレクタ144はシステムコントローラ18
から同期成立判別信号が供給されているとき、即ち同期
が安定しているときは基準レベル発生回路140,141で発
生された第1,第２の基準レベルV_TH1,V_TH2を選択し、そ
れ以外即ち同期が不安定なときは基準レベル発生回路14
2,143で発生された第1,第２の基準レベルV_TH1,V_TH2を選
択する。なお、システムコントローラ18では、内部クロ
ックを基にした基準同期パルスと抽出された同期パルス
との比較によって同期が成立しているか否かの判別が行
なわれる。セレクタ144で選択された第1,第２の基準レ
ベルV_TH1,V_TH2は信号検出回路145cに供給され、この信
号検出回路145cはこれら基準レベルV_TH1,V_TH2に基づい
てLPE145aを通過したディジタル化映像信号から制御信
号Ａ及び同期信号Ｂを分離抽出する。

すなわち、上述した構成の信号分離回路14では、1H同期
が安定しているときには、ペデスタルレベル及びペデス
タルレベルと最小値レベルに基づいて設定された第1,第
２の基準レベルV_TH1,V_TH2を基準に、又スピンドルモー
タ24の回転立上がり時あるいはCLVディスクのサーチや
スキャン中など同期が不安定なときには、ペデスタルの
検出位置が定まらずその値が定まらないので、最小値レ
ベルのみに基づいて設定された第1,第２の基準レベルV
_TH1,V_TH2を基準に制御信号Ａ及び同期信号Ｂの分離抽出
が行なわれるのである。これによれば、同期安定時のみ
ならず同期不安定時にも、安定かつ確実に信号分離が行
なわれることになる。分離された同期信号ＢはHV分離回
路145dに入力され、システムコントローラ18からのHSゲ
ート信号が高レベルのときに立下がりを検出することに
より水平同期信号が分離される。また同期信号ＢはHV分
離回路145dにおいて積分処理され、所定基準レベルに基
づいて垂直同期信号が分離される。ディジタル化映像信
号はLPF145aと共にfscBPF145bに入力され、fscBPF145b
からは色信号成分を含んだカラーバースト信号が出力さ
れる。

ところで、信号検出回路145cにおける同期信号の検出に
関しては、第22図に示すように、ディジタル化映像信号
を所定クロック毎にサンプリングし（図の×印がサンプ
ル点）、同期信号の信号レベルが基準レベルV_TH2を越え
た時点をもって同期信号の検出を行なうようになってい
る。この同期信号検出回路の構成を第23図に示す。本図
において、基準レベル発生回路141（又は143）からの基
準レベルV_TH2及びLPF145aを通過したディジタル化映像
信号を入力とする減算器146は、各サンプル点で基準レ
ベルV_TH2に対する映像信号の信号レベルのレベル差を算
出すると共に、映像信号レベルが基準レベルV_TH2よりも
小であるサンプル点を同期信号として検出する。減算器
146で算出されたレベル差信号は遅延回路147、符号判定
回路148及びROM（リード・オンリー・メモリ）等の記憶
装置149に供給される。遅延回路147は１クロック相当分
の遅延量を有し、減算器146からのレベル差信号を遅延
して符号判定回路148及び記憶装置149に供給する。符号
判定回路148は遅延回路147の出力Ａが正でかつ減算器14
6の出力Ｂが負の状態、即ち遅延回路147の出力Ａが基準
レベルV_TH2を越える直前のサンプル点ａでのレベル差で
かつ減算器146の出力Ｂが基準レベルV_TH2を越えた直後
のサンプル点ｂでのレベル差であることを判定し、判定
信号を記憶装置149に供給する。

記憶装置149には、例えば第24図に示す如き時間テーブ
ルが予め記憶されており、記憶装置149は符号判定回路1
48から判定信号が発生された時における遅延回路147及
び減算器146の各出力、即ち上記２つのサンプル点a,bに
おけるレベル差A,Bに基づいて対応する時間情報を出力
する。記憶装置149の入力A,B及び出力は共に例えば４ビ
ットのデータとなっており、入力A,Bの４ビットのうち
最初の１ビットは符号ビットであり、２の補数で表現さ
れている。記憶装置149の出力である時間情報は、同期
信号の信号レベルが基準レベルV_TH2を越えた時点ｃとサ
ンプル点ａ又はｂとの時間差であり、これにより、上記
時点ｃがサンプル点と時間的に一致しない場合であって
も、同期信号の立下がりのエッジの位置を正確に検出で
きることになる。

次に、第21図における最小値検出回路20について説明す
る。第25図において、カウンタ200はクロックをカウン
トすることにより例えば1H相当期間毎に第１の期間パル
スを発生すると共に、1H相当期間よりも長い期間毎に第
２の期間パルスを発生する。これら期間パルスはセレク
タ201に供給され、定常状態では第１の期間パルスが、
スピンドルモータ24の回転立上がり時やCLVサーチまた
はスキャン時等、ディスクの回転が不安定な非定常状態
では第２の期間パルスが選択されてレジスタ202及び平
均化回路203に供給される。LPF145aの出力のディジタル
化映像信号を一入力とする比較器204は、その入力デー
タＡとレジスタ202に格納されているデータＢとをクロ
ックの発生毎に比較し、小さい方のデータをレジスタ20
2に供給する。ただし、比較器204はドロップアウト発生
時にはその動作を停止するようになっている。レジスタ
202はセレクタ201から供給される第１又は第２の期間パ
ルスによってリセットされるので、レジスタ202には前
回のリセット時点から最も小さい値が格納されることに
なる。レジスタ202に格納された最小値は第１又は第２
の期間パルスの発生毎に平均化回路203にロードされ、
平均化回路203では２以上の検出期間の各最小値を平均
化して最終的に最小値として出力する。

かかる構成において、映像信号では通常、同期信号期間
にあるとき最小値が現われるので、検出期間（第１の期
間パルスの発生間隔）として1H期間が設定されている
が、スピンドルモータ24の回転立上がり時やCLVサーチ
またはスキャン時等の非定常状態には、ディスクの回転
が安定しないため1H期間の長さが変動することになる。
このとき、第１の期間パルスに基づく通常の間隔で最小
値検出を行なうと、同期信号が当該間隔内に含まれない
場合が生ずる。そこで、非定常状態では、1H期間相当よ
りも長い期間毎に発生される第２の期間パルスを用いる
ことにより、検出期間内に同期信号が含まれることにな
るので、確実に最小値レベルを検出でき、最小値レベル
の値の変動を小さくできることになる。また、ドロップ
アウト発生時は一時的に同期信号の信号レベルよりも小
さい値が発生する場合があるが、ドロップアウト区間は
比較器204の動作を停止して検出動作を禁止することに
より、最小値の誤検出を未然に防止できることになる。

また、ドロップアウト検出信号により、カウンタ200を
リセットし、カウンタ200はドロップアウト以後再び所
定期間のカウントを開始するので、ドロップアウトによ
っては同期信号部分が欠落しても、次の期間パルスを発
生するまでに確実に同期信号部分のレベル検出が行なえ
る。

第１図（Ｂ）におけるクロック発生回路21は、基準信号
発生器22からの基準水平同期信号または信号分離回路14
からの水平同期信号またはカラーバースト信号に基づい
て4fsc（fscはサブキャリア周波数）及び4Nfsc（例えば
12fsc）のクロックを発生するものであり、PLL（フェイ
ズロックドループ）回路構成となっている。ここで発生
された4fsc及び4Nfscのクロックはディジタル的信号処
理のためのクロックとして用いられ、A/D変換器４のサ
ンプリングクロックとビデオLPF10までの信号処理のク
ロックを4Nfscとして、ビデオLPF10の出力から4fscにダ
ウンサンプリングする。クロック発生回路21の構成を第
26図に示す。本図において、カラーバースト信号を比較
基準入力とする位相比較器210はサンプリングパルス発
生回路211を介して供給されるサンプリングパルスCK₁,C
K₂に応答して位相比較を行なう。なお、PLLを基準水平
同期信号あるいは水平同期信号にロックさせる場合に
は、位相比較器210を使用せず、図示されていない別の
位相比較器を用いて、これらの信号の一方と2fscを1/45
5したf_Hの信号とを位相比較し、その出力をLPF212に入
力する。

以下、カラーバースト信号にロックさせる場合について
のみ説明する。位相比較器210の比較出力はLPF212を介
してD/A変換器213に供給され、アナログ信号に変換され
てVCO（電圧制御発振器）214の制御信号となる。VCO214
の発振周波数は12fscに設定されており、そのままクロ
ック12fscとして出力されると共に、1/3分周器215で4fs
cに分周される。このクロック4fscはそのまま出力され
ると共に、サンプリングパルス発生回路211の一入力と
なり、更には1/2分周器216及び217でfscに分周されて位
相比較器210の比較入力となる。サンプリングパルス発
生回路211にはゲートパルス発生回路218で発生されるゲ
ートパルスが他入力として供給されており、従って位相
比較器210にはゲートパルスの発生期間のみサンプリン
グパルスCK₁,CK₂が供給されることになる。ゲートパル
ス発生回路218は水平同期信号に基づいて4fscに同期し
て第27図に示すように、カラーバースト信号（Ａ）の振
幅が一定な中央部分に相当する期間だけゲートパルス
（Ｂ）を発生する。

位相比較器210においては、第28図に示すように、カラ
ーバースト信号が加減算器219,220の一入力となり、各
加減算出力は遅延回路221,222を経て加減算器219,220の
他入力となると共に、割算器223で割り算される。加減
算器219,220の加減算（±）制御は、第29図に示すクロ
ックパルスfsc（Ｂ）に基づいてサンプル点S₁,S₂では加
算、サンプル点S₃,S₄では減算となるように行なわれ
る。但し、静止画再生などでトラックジャンプを行った
ときには、カラーバースト信号の位相が180゜変化する
ので、トラックジャンプのたびにクロックパルスfsc
（Ｂ）の位相を反転させてPLLのロックを維持する。こ
れは、第１図（Ｂ）のシステムコントローラ18から供給
されるクロマ反転制御信号により1/2分周器217を制御す
ることによって行われる。

また、サンプリングパルス発生回路211はＤ型フリップ
フロップで構成され、サンプリングクロックCK₁,CK
₂は、4fscと同期しており、その周波数の1/2でかつ互い
に逆相となっており、ゲートパルスが高レベルのときの
み、それぞれ遅延回路221,222のクロックとなる。その
結果、カラーバースト信号（Ａ）の振幅をＡとすると、
遅延回路221の出力としてΣA sinθが、遅延回路222の
出力としてΣAcos θがそれぞれ導出され、割算器223の
出力としてtan θが導出される。そして、この割算出力
tan θをtan^-1回路224を通すことにより位相差θが得ら
れるのである。

すなわち、位相比較器210における位相差θは、次式か
ら算出できるのである。

θ＝tan^-1｛Σ［（S₁−S₃）／（S₂−S₄）］｝ここに、S₁＝Ａ・sinθ S₂＝Ａ・cosθ S₃＝−Ａ・sinθ S₄＝−Ａ・cosθ ところで、上記式から明らかなように、カラーバースト
信号（Ａ）の振幅Ａが1H内において一定でないと、検出
位相差θに若干の誤差や、PLLのループゲインの変化に
よるループ特性の変化が生じることになる。

ところが、上述したクロック発生回路21では、S₁〜S₄を
求めるサンプリングパルスCK₁・CK₂にゲートをかけるこ
とによって、カラーバースト信号（Ａ）の振幅Ａが一定
となる期間においてのみ位相比較を行なうようにしてい
るので、上記の如き不都合が生じることはないのであ
る。

なお、上記構成においては、サンプリングパルスにゲー
トをかけることによってカラーバースト信号の中央部分
のみで位相比較を行なうようにしたが、カラーバースト
信号自体にゲートをかけるようにしても良いことは勿論
である。この場合、ディジタルゲートとなるのでアナロ
グスイッチ等と比較して、正確にカラーバースト信号の
中央部のみを抜き出すことができる。また、第26図にお
いて、LPF212とD/A変換器213との配列関係は逆であって
も良い。

第１図（Ｂ）において、基準信号発生器22は水晶発振器
等からなり、4fscの基準信号及び基準水平同期信号を発
生する。スピンドルサーボ回路23は基準信号発生器22か
らの基準水平同期信号と信号分離回路14からの水平同期
信号との位相差に応じてスピンドルモータ24の駆動制御
を行なう。クロマ反転回路25では、スティル（静止）、
スローなどの特殊再生時にもカラーフレーミングを維持
するために必要に応じてクロマ（色）信号の位相反転が
行なわれる。

このクロマ反転回路25の構成を第30図に示す。本図にお
いて、ディジタル化映像信号は1H遅延回路270、加算器2
71に供給される。加算器271の出力はレベル調整回路272
で信号レベルが1/2にされた後、減算器273に供給され
る。減算器273の減算出力は、位相直線非巡回形ディジ
タルBPF274を経て加算器275へ供給され、その加算器275
の加算出力は、切換スイッチ276へ供給される。

遅延回路270の遅延出力は減算器273及びBPF274と同じ遅
延量をもつ遅延回路277に供給されると共に、1H遅延回
路278を経て加算器271に供給される。遅延回路277の遅
延出力は加算器275及び切換スイッチ276へ供給される。
切換スイッチ276は、第１図（Ｂ）のシステムコントロ
ーラ18から供給されるクロマ反転制御信号によっては適
宜切り換えられる。かかる構成によって、2,3ライン相
関櫛形フィルタが構成され、減算器273の減算出力は、1
H遅延回路270の遅延出力（Ｙ＋Ｃとする）に対して、逆
相で２倍のレベルをもったクロマ信号（−2C）となる。
このクロマ信号はBPF274によって不要成分を取り除かれ
た後、遅延回路277で遅延量を調整された遅延出力（Ｙ
＋Ｃ）と加算器275で加算され、遅延回路277の遅延出力
（ａ）に対して反転したクロマ信号をもつディジタル化
映像信号（ｂ）を加算出力として得る。スティルやスロ
ーなどの特殊再生において、切換スイッチ276を第１図
（Ｂ）のシステムコントローラ18からのクロマ反転制御
信号が切り換えることによって、カラーフレーミングを
維持することができる。

第１図（Ｂ）において、クロマ反転回路25の出力はビデ
オ処理回路38に供給される。ビデオ処理回路38では、文
字挿入、MCAコード抑圧、スケルチなどが行なわれる。
ビデオ処理回路38を経たディジタル化映像信号は再生映
像信号から抽出されたカラーバースト信号に基づいてク
ロック発生回路21で発生される4fscのクロックによって
バッファメモリ39に書き込まれる。このバッファメモリ
39からの読出しは、基準信号発生器22で発生される4fsc
の基準クロックによってなされる。このように、再生信
号とは関係のない安定した基準クロックによってバッフ
ァメモリ39からの読出しを行なうことにより、再生信号
のジッタを吸収できることになり、いわゆるタンジェン
シャル・サーボや色補正回路が不要となる。バッファメ
モリ39から読み出されたディジタル化映像信号はD/A変
換器40でアナログ信号に変換され、LPF41を介して出力
端子42に供給される。

システムコントローラ18は、主な機能として以下に示す
機能を有す。すなわち、 1. パネルスイッチ、リモコン等の操作部からの指令、
サーボ系からのステート信号に応じて各種サーボ系をコ
ントロールし、プレーヤに種々の動作を行なわせる。

2. 制御信号からフレーム番号、チャプタ番号を読み取
る。

3. フレーム番号、チャプタ番号などを画面へ合成する
ための信号を発生する。

4. 水平同期信号、垂直同期信号に内部カウンタを同期
させ、カウンタの出力をデコードして種々のタイミング
信号を発生する。

5. クロック発生のPLLループの制御を行う。上記の主
なる機能のうち、４番目の機能を実現する具体的な構成
について以下に説明する。

第31図において、水平同期信号（▲▼）をデータ
（Ｄ）入力としかつ4fscのクロック信号をクロック（C
K）入力とするＤ型フリップフロップ180が設けられてお
り、このフリップフロップ180のＱ出力はNANDゲート181
Bの一入力となる。NANDゲート181Bはインバータ181Aを
介して供給される水平同期信号を他入力としており、そ
の出力は1Hカウンタ183のロード（Ｌ）入力となる。ゲ
ート回路182Aは、1Hカウンタ183の出力をデコードして
所定の期間に前記HSゲート信号を発生させて第21図のHV
分離回路145dに入力すると共に、水平同期信号に同期し
たf_Hの周波数のクロックHCKを発させる。HSゲート信号
はHV分離回路145dにおいて、等化パルスを除いた水平同
期信号の立下がりを検出し、水平信号を分離するために
用いられる。初期状態ではHSゲート信号は常に高レベル
であり、同期信号の立下がりで1Hカウンタ183をロード
し、以後1H周期で水平同期信号の立下がりを検出するよ
うに所定の期間のみ高レベルとなる。初期状態におい
て、あるいは何らかの原因で、等化パルスの立下がりに
よって1Hカウンタ183がロードされ1/2Hずれが生じた場
合には、垂直ブランキング期間以後1Hカウンタ183のロ
ードが行われないので、システムコントローラ18内でこ
の状態に陥ったことを検出し、再びHSゲート信号を常に
高レベルの状態にする。なお、HV分離回路145dでは水平
同期信号の立下がりを基準にして、所定幅のパルスを発
生して、これを水平同期信号として出力する。クロック
HCKは同期信号の立下がりを起点として前半で高レベ
ル、後半で低レベルとなるようなデューディ比50％の信
号である。ゲート回路182Aは更に、1H内の各種タイミン
グ信号を発生して各回路に供給する。

正極性の垂直同期信号（VS）はＤ型フリップフロップ18
4,185の各クロック入力となる。Ｄ型フリップフロップ1
84はゲート回路182Bから出力されるVSゲート信号をデー
タ（Ｄ）入力とし、当該信号が高レベルの期間中に垂直
同期信号の立上がりがあると、そのＱ出力が高レベル、
出力が低レベルとなり、以後リセット信号が低レベル
になるまでその状態を保持し、リセット信号が低レベル
になるとQ,出力が反転する。Ｄ型フリップフロップ18
5は、ゲート回路182Aから出力されるクロックHCKをデー
タ入力とし、垂直同期信号がフィールド１のものである
かフィールド２のものであるかを判定するためのもので
あり、フィールド１ではクロックHCKが低レベルのとき
垂直同期信号の立上がりが到来するのでＱ出力が低レベ
ル、出力が高レベルとなり、フィールド２ではクロッ
クHCKが高レベルのとき垂直同期信号の立上がりが到来
するのでＱ出力が高レベル、出力が低レベルとなる。
フリップフロップ184のＱ出力をデータ入力、クロックH
CKをクロック入力としかつフリップフロップ185のＱ出
力をクリア入力とするＤ型フリップフロップ186は、フ
ィールド２のときにフリップフロップ184のＱ出力が高
レベルになるとクロックHCKの立上がりでＱ出力が高レ
ベルとなり、フィールド１のときはＱ出力は低レベルの
ままである。

Ｄ型フリップフロップ184のQ,出力をJ,K入力、クロッ
クHCKを反転クロック入力としかつフリップフロップ185
の出力をクリア入力とするＪ−Ｋフリップフロップ18
7は、フィールド１のときにＤ型フリップフロップ184の
Ｑ出力が高レベルになるとクロックHCKの立下がりでＱ
出力が高レベルとなり、フィールド２のときはＱ出力は
低レベルのままである。Ｄ型フリップフロップ186及び
Ｊ−Ｋフリップフロップ187の各Ｑ出力を２入力とするN
ORゲート188は、その出力によって次段の１フレームカ
ウンタ189をロードすると共にＤ型フリップフロップ184
をリセットする。ここで、フィールド毎に別のフリップ
フロップを用いてロードパルスを作っているのは、いず
れのフィールドにおいても十分幅のあるロードパルスを
１フレームカウンタ189に送出するためである。１フレ
ームカウンタ189は、クロックHCKをカウントする525進
カウンタであり、NORゲート188の出力が低レベルのとき
にクロックHCKでロードされるが、ロードされる数をフ
ィールド２はフィールド１に対して263だけ多い数とす
るようにＤ型フリップフロップ185の出力で制御され
る。ゲート回路182Bは、１フレームカウンタ189の出力
をデコードして所定の期間に先述したVSゲート信号を発
生させると共に、１フレーム内におけるＨ単位のタイミ
ング信号を発生して各回路に供給する。

次に、システムコントローラ18の先述した５つの機能の
５番目、即ちクロック発生のPLLループの制御を行なう
機能について、第32図のフローチャートに基づいて説明
する。前述の如く、このPLLは基準水平同期信号あるい
は再生水平同期信号にロックさせるための位相比較器と
カラーバースト信号にロックさせるための位相比較器の
２つの位相比較器を持っており、前者の位相比較器の入
力部における基準水平同期信号と再生水平同期信号との
切換えと、位相比較器自体の切換えを行なうことによ
り、３つのループが選択できるように構成されている。
第32図において、電源投入直後やスピンドルモータ強制
加速時などの初期状態では、まず、スピンドルサーボの
基準となる基準信号発生器22（第１図（Ｂ）を参照）で
得た基準水平同期信号にロックさせるべくPLLのループ
が動作する（ステップ１）。基準水平同期信号にロック
したと判定され（ステップ２）、再生映像信号から水平
同期信号が得られるようになると、再生水平同期信号に
ループを切り換える（ステップ３）。このとき、ロック
できないと判定されると（ステップ４）、ステップ１に
戻って再び基準水平同期信号にループを戻す。ステップ
４で再生水平同期信号にロックしたと判定されると、カ
ラーバースト信号の有無を検出し（ステップ５）、カラ
ーバースト信号がなければステップ４に戻って再生水平
同期信号にロックさせたままとする。白黒のディスク
や、カラーのディスクでも垂直ブランキング期間はこの
状態となる。カラーバースト信号が有ると判定される
と、カラーバースト信号にPLLのループを切り換える
（ステップ６）。ここで、カラーバースト信号にロック
できないと判定されると（ステップ７）、ステップ３の
再生水平同期信号のループに戻るが、ロックできればカ
ラーバースト・ループの状態を維持する。但し、同時に
再生水平同期信号との同期も監視し（ステップ８）、カ
ラーバースト信号とのロック或は再生水平同期信号との
ロックのいずれか一方でも外れればロック外れとみなし
て再生水平同期信号のループ（ステップ３）に戻す。こ
のとき、再生水平同期信号のループでも再生水平同期信
号にロックできなければ（ステップ４）、更に基準水平
同期信号のループ（ステップ１）まで戻す。

なお、ステップ4,7におけるNOの判断は、最初に通過す
るときは所定期間内にロックできないことを示し、二度
目以降に通過するときはロックしていないことを示す。

以上、各回路の具体的構成を示しながら本システムにつ
いて説明してきたが、本システムは、A/D変換器４とD/A
変換器40との間は全てディジタル的に信号処理を行なう
点に大きな特徴を有している。このように、信号をディ
ジタル化することにより多機能化、例えば、モノクロで
あったドロップアウト補正信号のカラー化、クロマ反
転、フレームメモリの導入によるＹ−Ｃ分離の高精度化
或はCLVでの静止画再生等が容易となる。

なお、第１図（Ｂ）において、加算器12以降、ドロップ
アウト補正回路19、クロマ反転回路25、ビデオ処理回路
38及びバッファメモリ39の順序で各回路を配列したが、
この配列に限定されるものではなく、例えば第33図
（Ａ）及び（Ｂ）に示すように、「ドロップアウト補正
回路19＋クロマ反転回路25」、「ビデオ処理回路38」及
び「バッファメモリ39」の順序は入れ換えが可能であ
る。但し、バッファメモリ39の書込みと読出しが非同期
であるため、「バッファメモリ39」の後に他の２つがあ
る場合（第33図（Ｂ）の場合）には、他の２つのための
制御信号やタイミング信号の再同期化或は遅延が必要と
なる。また、「ビデオ処理回路38」の後に「ドロップア
ウト補正回路19＋クロマ反転回路25」がある場合（第33
図（Ａ）の場合）には、ビデオ処理回路38で文字を挿入
したときにドロップアウト補正回路19でのドロップアウ
ト補正を文字の部分では禁止する制御信号が必要とな
る。

また、第34図に示すように、R.G.B分離をもディジタル
的に行なうことが可能であり、RGB分離回路43で分離さ
れた各ディジタル信号をD/A変換器44でアナログ化しLPF
45を介して各アナログ出力端子46R,46G,46Bに供給する
ようにしておくことにより、これら端子をRGB入力のモ
ニタTV（テレビジョン）に接続すれば、TV内のRGB分離
回路を使用しなくて済むので、画質の向上が図れること
になる。また、ディジタル化されたままのRGB入力が可
能なディジタルTVを用いるときは、RGB分離回路43で分
離された各ディジタル信号をD/A変換器を介さずに直接
各ディジタル出力端子47R,47G,47Bを介して出力するこ
とができる。

このRGB分離において、本システムでは、A/D変換器４の
クロックを4Nfsc（Ｎは２以上の整数）に設定し、映像
信号のカラーバースト信号に4fscのクロックをロックさ
せているので、RGB分離（復調）を容易に行なうことが
できる。以下、Ｒ−Y,B−Ｙ信号を用いて復調する場合
について説明するが、I,Q信号を用いても同様に復調で
きる。

NTSC方式において、色信号の位相は第35図に示すように
なり、直角２相変調されて輝度信号と周波数多重され
る。R.G.B信号と輝度信号Ｙとの関係を次式に示す。

Ｙ＝0.30R＋0.59G＋0.11B ……（１）また、映像信号中の色信号Ｃは次式のようになる。

＝I cos（ωc t＋33゜）＋Qsin（ωc t＋33゜） ……
（３）ここに、ωｃは色搬送波の角周波数であり、ωｃ＝２π
＋3.58MHzである。

4fscのサンプリング周波数の位相をカラーバースト信号
に対して０゜でロックさせると、第35図と（２）式よ
り、各サンプル点は第36図に示すように、±（Ｒ−Ｙ）
/1.14,±（Ｂ−Ｒ）/2.03となることがわかる。また、
（１）式、（２）式よりとなり、R.G.B信号が得られる。なお、I,Q信号を得るに
はカラーバースト信号に対して±33゜或は±57゜の位相
でロックさせれば良い。以上から、クロックをカラーバ
ースト信号にロックさせることにより、RGB復調が容易
に行なえることがわかる。

なお、上記実施例においては、NTSC方式のビデオディス
クプレーヤに適用した場合について説明したが、本シス
テムは、VTRの再生側信号処理、PAL,SECAMのビデオディ
スクプレーヤ等にも適用し得るものである。

発明の効果以上説明したように、本発明によれば、２つのゲート信
号で正しく水平同期信号を見つけ、この水平同期信号の
立上がりを基準にしてサンプル期間信号を発生するよう
にしたので、確実かつ安定にバックポーチ期間でペデス
タルレベルを検出できることになる。また、２つのゲー
ト信号をドロップアウトが発生した部分を除いて発生す
るようにしたので、ドロップアウトによって発生した偽
の同期信号があっても誤ってサンプル期間信号を発生す
ることがなく、よって誤検出を未然に防止できることに
なる。更には、サンプル期間からドロップアウト部分を
除いた期間にサンプリング信号を発生させるので、ドロ
ップアウトの長さがサンプル期間を越えなければ、その
影響なしに確実にペデスタルレベルのサンプリングを行
なうことができる。

【図面の簡単な説明】

第１図（Ａ），（Ｂ）は本発明に係る映像信号再生装置
の一実施例を示すブロック図、第２図は第１図（Ａ）に
おけるディジタルBPFの具体的構成を示すブロック図、
第３図は第１図（Ｂ）におけるビデオLPFの構成の一例
を示すブロック図、第４図（Ａ）〜（Ｃ）は第３図の各
部（Ａ）〜（Ｃ）のスペクトラム図、第５図は第３図に
おけるIIRフィルタの位相特性図、第６図乃至第８図は
第３図におけるFIRフィルタ、ダウンサンプリング回路
及びIIRフィルタの具体的構成を示すブロック図、第９
図はビデオLPFの他の構成を示すブロック図、第10図は
第１図（Ｂ）におけるビット削減処理の他の構成を示す
ブロック図、第11図は第１図（Ｂ）におけるペデスタル
レベル検出回路の一例の構成を示すブロック図、第12図
は第11図の各部の動作波形図、第13図は第11図における
立下がり検出回路、立上がり検出回路、タイミング信号
発生回路及びサンプル期間信号発生回路の具体的構成を
示すブロック図、第14図はペデスタルレベル検出回路の
他の構成を示すブロック図、第15図は第14図の各部の動
作波形図、第16図は第14図における立下がり検出回路及
びタイミング信号発生回路の具体的構成を示すブロック
図、第17図は第１図（Ｂ）におけるドロップアウト補正
回路の具体的構成を示すブロック図、第18図は第17図の
回路動作を説明するための波形図、第19図は第１図
（Ａ）におけるドロップアウト検出回路の回路動作を説
明するための波形図、第20図は第１図（Ｂ）における信
号分離回路での映像信号と基準レベルとの関係を示す波
形図、第21図は当該信号分離回路の具体的構成を示すブ
ロック図、第22図は第21図における信号検出回路の動作
を説明するための波形図、第23図は当該信号検出回路の
具体的構成を示すブロック図、第24図は第23図における
ROMに記憶された時間テーブルの一例を示す図、第25図
は第21図における最小値検出回路の具体的構成を示すブ
ロック図、第26図は第１図（Ｂ）におけるクロック発生
回路の具体的構成を示すブロック図、第27図は第26図の
各部の波形図、第28図は第26図における位相比較器の具
体的構成を示すブロック図、第29図は第28図の回路動作
を説明するための波形図、第30図は第１図（Ｂ）におけ
るクロマ反転回路の具体的構成を示すブロック図、第31
図は第１図（Ｂ）におけるシステムコントローラの所定
の機能を果すための一部ハードウェアの構成を示すブロ
ック図、第32図は当該コントローラの所定の機能のフロ
ーチャート、第33図（Ａ），（Ｂ）は本システムの変形
例を示すブロック図、第34図は更に他の変形例を示すブ
ロック図、第35図は第34図におけるRGB分離の原理説明
に用いる色信号の位相特性図、第36図は各サンプル点に
おける信号の波形図である。主要部分の符号の説明２……アナログLPF、４……A/D変換器６……ディジタルBPF ７……FM検波回路、10……ビデオLPF 13……ペデスタルレベル検出回路 14……信号分離回路 17……ドロップアウト検出回路 18……システムコントローラ 19……ドロップアウト補正回路 21……クロック発生回路 22……基準信号発生器 24……スピンドルモータ 25……クロマ反転回路 38……ビデオ処理回路 39……バッファメモリ 40……D/A変換器

Claims

【特許請求の範囲】

【請求項１】映像信号に含まれる同期信号を分離抽出す
る同期分離回路と、第１及び第２のゲート信号の発生期
間に前記同期信号の立下がり及び立上がりをそれぞれ検
出する第１及び第２の検出回路と、ドロップアウト検出
信号の非発生期間においてクロック信号に基づいて前記
第１のゲート信号を発生しかつ前記第１の検出回路によ
る検出タイミングを基準にして前記ドロップアウト検出
信号の非発生期間において前記第２のゲート信号を発生
するタイミング信号発生回路と、前記第２の検出回路の
検出出力に応答して一定期間のサンプル期間信号を発生
する手段と、前記サンプル期間信号の発生期間でかつ前
記ドロップアウト検出信号の非発生期間においてサンプ
リング信号を発生する手段と、前記サンプリング信号に
応答して前記映像信号のペデスタルレベルをサンプリン
グする手段とからなることを特徴とするペデスタルレベ
ル検出回路。