JPH07221621A - スイッチングデバイス - Google Patents
スイッチングデバイスInfo
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- JPH07221621A JPH07221621A JP827694A JP827694A JPH07221621A JP H07221621 A JPH07221621 A JP H07221621A JP 827694 A JP827694 A JP 827694A JP 827694 A JP827694 A JP 827694A JP H07221621 A JPH07221621 A JP H07221621A
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Abstract
(57)【要約】
【目的】 外部端子を３個とすると共に内蔵する制御回
路を電流制御方式とし、プリント基板への実装が容易
で、かつ信頼性の向上が計られた安価なスイッチングデ
バイスを得ることを目的とする。 【構成】 スイッチング素子として用いられるＭＯＳＦ
ＥＴとその制御回路とが同一チップの半導体集積回路と
して構成されるスイッチングデバイスにおいて、前記Ｍ
ＯＳＦＥＴのオン・オフを制御する電流制御方式の制御
回路を具備し、この制御回路によって制御されるＭＯＳ
ＦＥＴのドレイン端子とソース端子及び前記制御回路の
電源入力端子を外部端子とすることを特徴とする。
路を電流制御方式とし、プリント基板への実装が容易
で、かつ信頼性の向上が計られた安価なスイッチングデ
バイスを得ることを目的とする。 【構成】 スイッチング素子として用いられるＭＯＳＦ
ＥＴとその制御回路とが同一チップの半導体集積回路と
して構成されるスイッチングデバイスにおいて、前記Ｍ
ＯＳＦＥＴのオン・オフを制御する電流制御方式の制御
回路を具備し、この制御回路によって制御されるＭＯＳ
ＦＥＴのドレイン端子とソース端子及び前記制御回路の
電源入力端子を外部端子とすることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを使用した
スイッチングデバイスに関し、詳しくはスイッチング電
源のスイッチ素子としてＭＯＳＦＥＴを用いて構成した
スイッチングデバイスに関するものである。
スイッチングデバイスに関し、詳しくはスイッチング電
源のスイッチ素子としてＭＯＳＦＥＴを用いて構成した
スイッチングデバイスに関するものである。
【０００２】
【従来の技術】近年、スイッチング電源の部品点数の削
減，スペースファクタの向上，或いは小型化，コストダ
ウン等の為に、スイッチ素子として用いられるＭＯＳＦ
ＥＴとその制御回路とを同一チップの半導体集積回路に
組み込んだスイッチングデバイスが実用化されている。
減，スペースファクタの向上，或いは小型化，コストダ
ウン等の為に、スイッチ素子として用いられるＭＯＳＦ
ＥＴとその制御回路とを同一チップの半導体集積回路に
組み込んだスイッチングデバイスが実用化されている。
【０００３】ところで、従来のこのようなスイッチング
デバイスにおいては、外部端子として例えば２０本以上
のピンが設けられているので、このデバイスをプリント
基板へ実装する場合にその実装が困難であり、又外部端
子の数に対応した外付け部品が必要であるので、小型化
する場合に制約がある。加えて、外付け部品の点数に対
応してコストも高くなる。
デバイスにおいては、外部端子として例えば２０本以上
のピンが設けられているので、このデバイスをプリント
基板へ実装する場合にその実装が困難であり、又外部端
子の数に対応した外付け部品が必要であるので、小型化
する場合に制約がある。加えて、外付け部品の点数に対
応してコストも高くなる。
【０００４】本願出願人は、このような問題点を解決す
る為に、特願平５−２１８３９３号「スイッチングデバ
イス装置」として、上記のような問題点を改善したスイ
ッチングデバイスを出願した。この出願によれば、外部
端子はＭＯＳＦＥＴのドレイン端子とソース端子及び制
御回路の電源入力端子の３個の端子で構成されるので、
プリント基板へ実装が容易で、かつ外付け部品も少なく
て済む特徴がある。しかし、この既出願のスイッチング
デバイスの制御方式は電圧制御方式をとっている。電圧
制御方式の場合、その制御系が２次遅れとなり、このよ
うな２次遅れの制御系においては位相が１８０°反転す
る為に制御が非常に不安定となる。
る為に、特願平５−２１８３９３号「スイッチングデバ
イス装置」として、上記のような問題点を改善したスイ
ッチングデバイスを出願した。この出願によれば、外部
端子はＭＯＳＦＥＴのドレイン端子とソース端子及び制
御回路の電源入力端子の３個の端子で構成されるので、
プリント基板へ実装が容易で、かつ外付け部品も少なく
て済む特徴がある。しかし、この既出願のスイッチング
デバイスの制御方式は電圧制御方式をとっている。電圧
制御方式の場合、その制御系が２次遅れとなり、このよ
うな２次遅れの制御系においては位相が１８０°反転す
る為に制御が非常に不安定となる。
【発明が解決しようとする課題】本発明は、このような
問題点を解決するために成されたものであって、その目
的は外部端子は上記既出願の内容と同様に３個とすると
共に、内蔵する制御回路を電流制御方式としたものであ
る。電流制御方式はその制御系が１次遅れとなり、安定
な制御を行うことができる。これにより、本発明によれ
ばプリント基板への実装が容易で、かつ信頼性の向上が
計られた安価なスイッチングデバイスを得ることができ
る。
問題点を解決するために成されたものであって、その目
的は外部端子は上記既出願の内容と同様に３個とすると
共に、内蔵する制御回路を電流制御方式としたものであ
る。電流制御方式はその制御系が１次遅れとなり、安定
な制御を行うことができる。これにより、本発明によれ
ばプリント基板への実装が容易で、かつ信頼性の向上が
計られた安価なスイッチングデバイスを得ることができ
る。
【０００５】
【課題を解決するための手段】本発明は、スイッチング
素子として用いられるＭＯＳＦＥＴとその制御回路とが
同一チップの半導体集積回路として構成されるスイッチ
ングデバイスにおいて、前記ＭＯＳＦＥＴのオン・オフ
を制御する電流制御方式の制御回路を具備し、この制御
回路によって制御されるＭＯＳＦＥＴのドレイン端子と
ソース端子及び前記制御回路の電源入力端子を外部端子
とすることを特徴としたものである。
素子として用いられるＭＯＳＦＥＴとその制御回路とが
同一チップの半導体集積回路として構成されるスイッチ
ングデバイスにおいて、前記ＭＯＳＦＥＴのオン・オフ
を制御する電流制御方式の制御回路を具備し、この制御
回路によって制御されるＭＯＳＦＥＴのドレイン端子と
ソース端子及び前記制御回路の電源入力端子を外部端子
とすることを特徴としたものである。
【０００６】
【作用】このような本発明では、電流制御方式の制御回
路でＭＯＳＦＥＴが制御され、かつ外部端子を３端子と
することができる。
路でＭＯＳＦＥＴが制御され、かつ外部端子を３端子と
することができる。
【０００７】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明に係わるスイッチングデバイスの一実施例の回路
構成図である。図において、１０はパッケージで、この
パッケージ内にスイッチング素子として用いられるマル
チソースのＭＯＳＦＥＴ（以下、単にＦＥＴという）２
０と、このＦＥＴを制御する電流制御方式の制御回路３
０が同一チップの半導体集積回路として組み込まれてい
る。４０は外部からの電圧Ｖｉｎが電源電圧として入力
される端子である。パッケージ１０には、ＦＥＴ２０の
ドレイン端子２１とソース端子２２，及び電源入力端子
４０の３個の端子が設けられている。即ち、３端子方式
のパッケージとなっている。
本発明に係わるスイッチングデバイスの一実施例の回路
構成図である。図において、１０はパッケージで、この
パッケージ内にスイッチング素子として用いられるマル
チソースのＭＯＳＦＥＴ（以下、単にＦＥＴという）２
０と、このＦＥＴを制御する電流制御方式の制御回路３
０が同一チップの半導体集積回路として組み込まれてい
る。４０は外部からの電圧Ｖｉｎが電源電圧として入力
される端子である。パッケージ１０には、ＦＥＴ２０の
ドレイン端子２１とソース端子２２，及び電源入力端子
４０の３個の端子が設けられている。即ち、３端子方式
のパッケージとなっている。
【０００８】制御回路３０において、３１は発振回路、
３２はオアゲート、３２ａはインバータ、３３はＲＳフ
リツプフロップで構成したラッチ回路である。発振回路
３１は、一定周期のパルス（ブランキングパルス）を発
生すると共に、そのパルスを発生させる為の鋸歯状波
（又は三角波）を出力する。ブランキングパルスはオア
ゲート３２に加えられると共に、ラッチ回路３３のセッ
ト端子Ｓに入力され、ラッチ回路３３のＱバー出力はオ
アゲート３２に加えられている。３４は電源入力端子４
０より印加される電圧Ｖｉｎを受けて基準電圧Ｖｒを発
生する基準電圧発生回路、３５は電圧Ｖｉｎが基準値よ
り低い場合を検出する低電圧検出回路、３６は逆にＶｉ
ｎが所定値より高い場合を検出する高電圧検出回路で、
両検出回路の基準電圧は共に基準電圧発生回路３４より
得ている。３６ａはスイッチ、３６ｂは分圧抵抗であ
る。高電圧検出回路３６にはスイッチ３６ａを介して得
られる電源電圧Ｖｉｎが分圧抵抗３６ｂで分圧されて加
えられる。
３２はオアゲート、３２ａはインバータ、３３はＲＳフ
リツプフロップで構成したラッチ回路である。発振回路
３１は、一定周期のパルス（ブランキングパルス）を発
生すると共に、そのパルスを発生させる為の鋸歯状波
（又は三角波）を出力する。ブランキングパルスはオア
ゲート３２に加えられると共に、ラッチ回路３３のセッ
ト端子Ｓに入力され、ラッチ回路３３のＱバー出力はオ
アゲート３２に加えられている。３４は電源入力端子４
０より印加される電圧Ｖｉｎを受けて基準電圧Ｖｒを発
生する基準電圧発生回路、３５は電圧Ｖｉｎが基準値よ
り低い場合を検出する低電圧検出回路、３６は逆にＶｉ
ｎが所定値より高い場合を検出する高電圧検出回路で、
両検出回路の基準電圧は共に基準電圧発生回路３４より
得ている。３６ａはスイッチ、３６ｂは分圧抵抗であ
る。高電圧検出回路３６にはスイッチ３６ａを介して得
られる電源電圧Ｖｉｎが分圧抵抗３６ｂで分圧されて加
えられる。
【０００９】３７はチップ保護の為に異常な温度上昇を
検出する為の異常加熱検出回路で、その出力は低電圧，
及び高電圧検出回路３５，３６の出力と共に前記したオ
アゲート３２に加えられている。オアゲート３２の出力
はインバータ３２ａを介してＦＥＴ２０のゲート電極に
加えられている。
検出する為の異常加熱検出回路で、その出力は低電圧，
及び高電圧検出回路３５，３６の出力と共に前記したオ
アゲート３２に加えられている。オアゲート３２の出力
はインバータ３２ａを介してＦＥＴ２０のゲート電極に
加えられている。
【００１０】３８は誤差増幅器、３８ａはスイッチ、３
８ｂは分圧抵抗である。誤差増幅器３８にはスイッチ３
８ａを介して得られる電源入力端子４０より加えられる
電圧Ｖｉｎが分圧抵抗３８ｂで分圧されて加えられる。
誤差増幅器３８はこの分圧電圧を基準値Ｖｒと比較し、
その差を増幅して出力する。この基準電圧Ｖｒも前記し
た基準電圧発生回路３４より得たものである。スイッチ
３８ａ及び前記したスイッチ３６ａは共に低電圧検出回
路３５の出力で駆動されるようになつている。
８ｂは分圧抵抗である。誤差増幅器３８にはスイッチ３
８ａを介して得られる電源入力端子４０より加えられる
電圧Ｖｉｎが分圧抵抗３８ｂで分圧されて加えられる。
誤差増幅器３８はこの分圧電圧を基準値Ｖｒと比較し、
その差を増幅して出力する。この基準電圧Ｖｒも前記し
た基準電圧発生回路３４より得たものである。スイッチ
３８ａ及び前記したスイッチ３６ａは共に低電圧検出回
路３５の出力で駆動されるようになつている。
【００１１】３９はＦＥＴ２０のマルチソースから検出
されるソース電流に比例した電流と，誤差増幅器３８の
出力とを比較する電流検出コンパレータで、その反転入
力端子には誤差増幅器３８の出力が加えられている。非
反転入力端子には抵抗２３によって検出されるＦＥＴ２
０のソース電流に比例した電圧が電流に変換されて加え
られると共に、前記発振回路３１が出力する鋸歯状波が
バイアスとして加えられている。このコンパレータの出
力はラッチ回路３３のリセット端子Ｒに接続されてい
る。発振回路３１より得られる鋸歯状波を重畳したの
は、デューテイが５０％以上になつた時、系が不安定に
ならないように補正する為である。３９ａは電流検出コ
ンパレータ３９の反転入力端子に加えられる電圧の最大
値を制限する為の定電圧素子で、これによりＦＥＴ２０
のドレイン電流の最大値を制限するようになっている。
されるソース電流に比例した電流と，誤差増幅器３８の
出力とを比較する電流検出コンパレータで、その反転入
力端子には誤差増幅器３８の出力が加えられている。非
反転入力端子には抵抗２３によって検出されるＦＥＴ２
０のソース電流に比例した電圧が電流に変換されて加え
られると共に、前記発振回路３１が出力する鋸歯状波が
バイアスとして加えられている。このコンパレータの出
力はラッチ回路３３のリセット端子Ｒに接続されてい
る。発振回路３１より得られる鋸歯状波を重畳したの
は、デューテイが５０％以上になつた時、系が不安定に
ならないように補正する為である。３９ａは電流検出コ
ンパレータ３９の反転入力端子に加えられる電圧の最大
値を制限する為の定電圧素子で、これによりＦＥＴ２０
のドレイン電流の最大値を制限するようになっている。
【００１２】このような図１に示す本発明に係わるスイ
ッチングデバイスの動作を図２の波形図を用いて説明す
ると次のごとくなる。なお、図３は図１において用いら
れるラッチ回路３３の真理値表である。
ッチングデバイスの動作を図２の波形図を用いて説明す
ると次のごとくなる。なお、図３は図１において用いら
れるラッチ回路３３の真理値表である。
【００１３】電源入力端子４０より入力された電圧Ｖｉ
ｎは上記の様に制御回路３０を構成する各回路に電源電
圧として加えられ、その結果基準電圧発生回路３４は基
準電圧Ｖｒを発生する。この場合、入力電圧Ｖｉｎは電
源投入時より徐々に増加するが、その値が低電圧検出回
路３５の基準値Ｖｒで定まる起動電圧より低い期間，ス
イッチ３６ａと３８ａはオフとなっいるが、起動電圧に
達すると低電圧検出回路３５の出力により両スイッチは
オンとなり、これによって制御回路全体が動作状態とな
る。
ｎは上記の様に制御回路３０を構成する各回路に電源電
圧として加えられ、その結果基準電圧発生回路３４は基
準電圧Ｖｒを発生する。この場合、入力電圧Ｖｉｎは電
源投入時より徐々に増加するが、その値が低電圧検出回
路３５の基準値Ｖｒで定まる起動電圧より低い期間，ス
イッチ３６ａと３８ａはオフとなっいるが、起動電圧に
達すると低電圧検出回路３５の出力により両スイッチは
オンとなり、これによって制御回路全体が動作状態とな
る。
【００１４】制御回路３０が起動すると、発振回路３１
は第２図（イ）に示す鋸歯状波を出力すると共に、この
鋸歯状波によって得られる第２図（ロ）に示す一定周期
のブランキングパルスを発生する。鋸歯状波信号は電流
検出コンパレータ３９の非反転入力端子に加えられ、ブ
ランキングパルスはオアーゲート３２の入力端子とラッ
チ回路３２のセット端子Ｓに加えられる。一方、スイッ
チ３８ａがオンになると、入力電圧Ｖｉｎはこのスイッ
チを介して分圧回路３８ａに加えられて分圧される。こ
の分圧電圧は誤差増幅器３８で基準値Ｖｒと比較され、
その差が増幅されて電流検出コンパレータ３９に閾値電
流Ｉｔｈとしてこのコンパレータの反転入力端子に加え
られる。この閾値電流のレベルを第２図（ト）でＩｔｈ
１〜Ｉｔｈ３として示す。Ｉｔｈ１は分圧回路３８ａの
分圧電圧と基準値Ｖｒとの差が小さい場合、Ｉｔｈ３は
その差が大きい場合を示す。
は第２図（イ）に示す鋸歯状波を出力すると共に、この
鋸歯状波によって得られる第２図（ロ）に示す一定周期
のブランキングパルスを発生する。鋸歯状波信号は電流
検出コンパレータ３９の非反転入力端子に加えられ、ブ
ランキングパルスはオアーゲート３２の入力端子とラッ
チ回路３２のセット端子Ｓに加えられる。一方、スイッ
チ３８ａがオンになると、入力電圧Ｖｉｎはこのスイッ
チを介して分圧回路３８ａに加えられて分圧される。こ
の分圧電圧は誤差増幅器３８で基準値Ｖｒと比較され、
その差が増幅されて電流検出コンパレータ３９に閾値電
流Ｉｔｈとしてこのコンパレータの反転入力端子に加え
られる。この閾値電流のレベルを第２図（ト）でＩｔｈ
１〜Ｉｔｈ３として示す。Ｉｔｈ１は分圧回路３８ａの
分圧電圧と基準値Ｖｒとの差が小さい場合、Ｉｔｈ３は
その差が大きい場合を示す。
【００１５】ここで、抵抗２１より検出されるＦＥＴ２
０のソース電流の波形を第２図（ト）に示す。この検出
電流は第２図（ロ）に示すブランキングパルスの立ち下
がりによって立ち上がるようになっている。例えば、時
刻ｔ１においてブランキングパルスが立ち下がると検出
電流（ソース電流）が立ち上がり、その電流は徐々に増
加し、時刻ｔ２においてその値が閾値電流Ｉｔｈ１に達
すると電流検出コンパレータ３９が第２図（ハ）で示す
如くこれを検出する。この検出出力はラッチ回路３３の
リセット端子Ｒに加えられる。検出電流が閾値電流Ｉｔ
ｈ１に達しないｔ１〜ｔ２の期間、ラッチ回路３３の出
力Ｑバーは第２図（ニ）で示す如くロウレベルになって
いるが、時刻ｔ２において閾値電流Ｉｔｈ１に達すると
Ｑバー出力はハイレベルとなる。このハイレベル出力は
次のブランキングパルスの立ち上がりによってロウとな
る。
０のソース電流の波形を第２図（ト）に示す。この検出
電流は第２図（ロ）に示すブランキングパルスの立ち下
がりによって立ち上がるようになっている。例えば、時
刻ｔ１においてブランキングパルスが立ち下がると検出
電流（ソース電流）が立ち上がり、その電流は徐々に増
加し、時刻ｔ２においてその値が閾値電流Ｉｔｈ１に達
すると電流検出コンパレータ３９が第２図（ハ）で示す
如くこれを検出する。この検出出力はラッチ回路３３の
リセット端子Ｒに加えられる。検出電流が閾値電流Ｉｔ
ｈ１に達しないｔ１〜ｔ２の期間、ラッチ回路３３の出
力Ｑバーは第２図（ニ）で示す如くロウレベルになって
いるが、時刻ｔ２において閾値電流Ｉｔｈ１に達すると
Ｑバー出力はハイレベルとなる。このハイレベル出力は
次のブランキングパルスの立ち上がりによってロウとな
る。
【００１６】オアーゲート３２はこれに加えられる入力
のレベルが全てロウの時その出力は第２図（ホ）に示す
如くロウレベルとなり、このロウレベルがインバータ３
２ａによって第２図（へ）に示す如く反転され、そのハ
イレベルの信号がＦＥＴ２０のゲートに加えられる。Ｆ
ＥＴ２０はこのゲートに加えられるインバータ３２ａの
出力がハイレベルの期間オン状態になる。即ち、図２に
おいてｔ１〜ｔ２の期間、ＦＥＴ２０はオンとなるが、
ｔ２〜ｔ３の期間ＦＥＴ２０のゲートに加わる信号レベ
ルはロウとなり、その結果ＦＥＴ２０はオフとなってい
る。
のレベルが全てロウの時その出力は第２図（ホ）に示す
如くロウレベルとなり、このロウレベルがインバータ３
２ａによって第２図（へ）に示す如く反転され、そのハ
イレベルの信号がＦＥＴ２０のゲートに加えられる。Ｆ
ＥＴ２０はこのゲートに加えられるインバータ３２ａの
出力がハイレベルの期間オン状態になる。即ち、図２に
おいてｔ１〜ｔ２の期間、ＦＥＴ２０はオンとなるが、
ｔ２〜ｔ３の期間ＦＥＴ２０のゲートに加わる信号レベ
ルはロウとなり、その結果ＦＥＴ２０はオフとなってい
る。
【００１７】次のブランキングパルスが時刻ｔ３におい
て立ち下がると、第２図（ト）に示す検出電流が立ち上
がる。この場合、電源電圧Ｖｉｎの値が時刻ｔ１〜ｔ３
の期間における値よりより小さく、その結果誤差増幅器
３８の出力が大きくて電流検出コンパレータ３９の閾値
電流がＩｔｈ２となったとすると、検出電流がＩｔｈ２
に達する時刻ｔ４までラッチ回路３３のＱバー出力はハ
イレベルにならない。即ち、ラッチ回路３３のＱバー出
力がロウであるｔ３〜ｔ４の期間は、ｔ１〜ｔ２の期間
より長く、そのｔ３〜ｔ４の期間ＦＥＴ２０はオンとな
っている。更に、時刻ｔ３〜ｔ５の期間より電源電圧Ｖ
ｉｎの値が小さく、電流検出コンパレータ３９の閾値電
流がＩｔｈ３の場合、期間ｔ５〜ｔ６で示す如くｔ３〜
ｔ４の期間より長い間、ＦＥＴ２０はオンとなってい
る。このように、電源入力端子４０に加えられる電圧Ｖ
ｉｎと基準値Ｖｒに差が有る場合、その差に応じてＦＥ
Ｔ２０のオン時間を制御して検出電流が一定値になるよ
うに入力電圧Ｖｉｎの値が制御される。
て立ち下がると、第２図（ト）に示す検出電流が立ち上
がる。この場合、電源電圧Ｖｉｎの値が時刻ｔ１〜ｔ３
の期間における値よりより小さく、その結果誤差増幅器
３８の出力が大きくて電流検出コンパレータ３９の閾値
電流がＩｔｈ２となったとすると、検出電流がＩｔｈ２
に達する時刻ｔ４までラッチ回路３３のＱバー出力はハ
イレベルにならない。即ち、ラッチ回路３３のＱバー出
力がロウであるｔ３〜ｔ４の期間は、ｔ１〜ｔ２の期間
より長く、そのｔ３〜ｔ４の期間ＦＥＴ２０はオンとな
っている。更に、時刻ｔ３〜ｔ５の期間より電源電圧Ｖ
ｉｎの値が小さく、電流検出コンパレータ３９の閾値電
流がＩｔｈ３の場合、期間ｔ５〜ｔ６で示す如くｔ３〜
ｔ４の期間より長い間、ＦＥＴ２０はオンとなってい
る。このように、電源入力端子４０に加えられる電圧Ｖ
ｉｎと基準値Ｖｒに差が有る場合、その差に応じてＦＥ
Ｔ２０のオン時間を制御して検出電流が一定値になるよ
うに入力電圧Ｖｉｎの値が制御される。
【００１８】なお、ブランキングパルスに加えて、電圧
Ｖｉｎが基準値Ｖｒより低い場合を検出する低電圧検出
回路３５，Ｖｉｎが基準値より高くなるとこれを検出す
る高電圧検出回路３６，及び回路が異常に加熱されると
これを検出する異常加熱検出回路３７の出力はオアゲー
ト３２に夫々加えられている。これらの回路の出力のう
ちの１つでもハイレベルとなると、オアゲート３２の出
力はハイレベルとなり、これがインバータ３２ａにより
反転されてＦＥＴ２０のゲートに加えられる。これによ
り、ＦＥＴ２０はオフとなる。
Ｖｉｎが基準値Ｖｒより低い場合を検出する低電圧検出
回路３５，Ｖｉｎが基準値より高くなるとこれを検出す
る高電圧検出回路３６，及び回路が異常に加熱されると
これを検出する異常加熱検出回路３７の出力はオアゲー
ト３２に夫々加えられている。これらの回路の出力のう
ちの１つでもハイレベルとなると、オアゲート３２の出
力はハイレベルとなり、これがインバータ３２ａにより
反転されてＦＥＴ２０のゲートに加えられる。これによ
り、ＦＥＴ２０はオフとなる。
【００１９】このように、本発明においては外部端子は
３個で、しかも内蔵する制御回路は電流制御方式として
構成される。これにより、その制御系が１次遅れとな
り、非常に安定制御を行うことのできるスイッチングデ
バイスを得ることができる。
３個で、しかも内蔵する制御回路は電流制御方式として
構成される。これにより、その制御系が１次遅れとな
り、非常に安定制御を行うことのできるスイッチングデ
バイスを得ることができる。
【００２０】図４は本発明に係わる図１のデバイス装置
を用いて構成したスイッチング電源の一例の回路図であ
る。図４において、１０は図１で説明したパッケージ
で、このパッケージ内にマルチソースのＭＯＳＦＥＴ２
０と、このＦＥＴを制御する電流制御方式の制御回路３
０が同一チップの半導体集積回路として組み込まれてい
る。４０は電源入力端子である。図１で説明したよう
に、外部端子としては電源入力端子４０及びＦＥＴ２０
のドレイン端子Ｄとソース端子Ｓの３個となっている。
を用いて構成したスイッチング電源の一例の回路図であ
る。図４において、１０は図１で説明したパッケージ
で、このパッケージ内にマルチソースのＭＯＳＦＥＴ２
０と、このＦＥＴを制御する電流制御方式の制御回路３
０が同一チップの半導体集積回路として組み込まれてい
る。４０は電源入力端子である。図１で説明したよう
に、外部端子としては電源入力端子４０及びＦＥＴ２０
のドレイン端子Ｄとソース端子Ｓの３個となっている。
【００２１】５０は商用電源入力端子、６０はトランス
で、一次巻線６１と二次巻線６２及びバイアス巻線６３
よりなっている。５１は商用電源電圧を全波整流する全
波整流回路、５２は平滑回路である。整流平滑された商
用電源電圧の出力端は起動用抵抗５３を介してパッケー
ジ１０の電源入力端子４０に接続されると共に、トラン
ス６０の一次巻線６１を介してＦＥＴ２０のドレイン端
子Ｄに加えられている。６２ａ，６３ａは夫々ダイオー
ド、６２ｂ，６３ｂは夫々コンデンサで、ダイオード６
２ａとコンデンサ６２ｂはトランス６０の二次巻線６２
に誘起した電圧を整流平滑し、ダイオード６３ａとコン
デンサ６３ｂはバイアス巻線６３に誘起した電圧を整流
平滑する。バイアス巻線６２より得られる直流電圧は電
源入力端子４０に加えられている。
で、一次巻線６１と二次巻線６２及びバイアス巻線６３
よりなっている。５１は商用電源電圧を全波整流する全
波整流回路、５２は平滑回路である。整流平滑された商
用電源電圧の出力端は起動用抵抗５３を介してパッケー
ジ１０の電源入力端子４０に接続されると共に、トラン
ス６０の一次巻線６１を介してＦＥＴ２０のドレイン端
子Ｄに加えられている。６２ａ，６３ａは夫々ダイオー
ド、６２ｂ，６３ｂは夫々コンデンサで、ダイオード６
２ａとコンデンサ６２ｂはトランス６０の二次巻線６２
に誘起した電圧を整流平滑し、ダイオード６３ａとコン
デンサ６３ｂはバイアス巻線６３に誘起した電圧を整流
平滑する。バイアス巻線６２より得られる直流電圧は電
源入力端子４０に加えられている。
【００２２】商用電源入力端子５０に加えられた交流電
圧は全波整流回路５１，及び平滑回路５２により直流電
圧に変換され、その直流電圧はトランス６０の一次巻線
６１に加えられると共に、起動用抵抗５３を介して電源
電圧Ｖｉｎとして電源入力端子４０より制御回路３０に
加えられ、これにより図１で説明した如く制御回路３０
が起動する。トランス６０の一次巻線６１にはＦＥＴ２
０のドレイン・ソース端子Ｄ・Ｓが直列に接続され、こ
のソース端子Ｓを流れる電流は抵抗２１によって検出さ
れる。図１で説明した如く、この検出電流の値が一定に
なるように、ＦＥＴ２０のオン時間が制御される。ＦＥ
Ｔ２０がオン・オフすることにより、トランス６０の一
次巻線６１を流れる電流がオン・オフされる。これによ
り、トランス６０の二次巻線６２及びバイアス巻線６３
に電圧が誘起し、夫々ダイオード６２ａ，６３ａ及びコ
ンデンサ６２ｂ，６３ｂによって整流平滑される。二次
巻線６２より得られる直流電圧は出力電圧ＯＵＴとして
取り出され、バイアス巻線６３より得られる直流電圧は
電源電圧Ｖｉｎとして電源入力端子４０に加えられる。
圧は全波整流回路５１，及び平滑回路５２により直流電
圧に変換され、その直流電圧はトランス６０の一次巻線
６１に加えられると共に、起動用抵抗５３を介して電源
電圧Ｖｉｎとして電源入力端子４０より制御回路３０に
加えられ、これにより図１で説明した如く制御回路３０
が起動する。トランス６０の一次巻線６１にはＦＥＴ２
０のドレイン・ソース端子Ｄ・Ｓが直列に接続され、こ
のソース端子Ｓを流れる電流は抵抗２１によって検出さ
れる。図１で説明した如く、この検出電流の値が一定に
なるように、ＦＥＴ２０のオン時間が制御される。ＦＥ
Ｔ２０がオン・オフすることにより、トランス６０の一
次巻線６１を流れる電流がオン・オフされる。これによ
り、トランス６０の二次巻線６２及びバイアス巻線６３
に電圧が誘起し、夫々ダイオード６２ａ，６３ａ及びコ
ンデンサ６２ｂ，６３ｂによって整流平滑される。二次
巻線６２より得られる直流電圧は出力電圧ＯＵＴとして
取り出され、バイアス巻線６３より得られる直流電圧は
電源電圧Ｖｉｎとして電源入力端子４０に加えられる。
【００２３】電源電圧Ｖｉｎは図１で説明した如く、分
圧抵抗器３８ｂで分圧される。その分圧電圧が誤差増幅
器３８において基準値Ｖｒと比較され、その差が小さく
なるように，即ち検出抵抗２１に流れるＦＥＴ２０のソ
ース電流が一定値になるように端子４０に印加される電
源電圧Ｖｉｎの値が一定値に制御される。この場合、一
定値に制御された時の電圧Ｖｉｎの値とトランス６０の
バイアス巻線６３に生じる電圧はほぼ等しいので、バイ
アス巻線６３と二次巻線６２との巻数比を適当にするこ
とにより、二次巻線６２の整流平滑回路から所望の直流
電圧ＯＵＴを得ることができる。このように、本発明を
使用した図４の電源においては、商用電源より絶縁され
所望の値に変換された直流電圧を得ることができる。
圧抵抗器３８ｂで分圧される。その分圧電圧が誤差増幅
器３８において基準値Ｖｒと比較され、その差が小さく
なるように，即ち検出抵抗２１に流れるＦＥＴ２０のソ
ース電流が一定値になるように端子４０に印加される電
源電圧Ｖｉｎの値が一定値に制御される。この場合、一
定値に制御された時の電圧Ｖｉｎの値とトランス６０の
バイアス巻線６３に生じる電圧はほぼ等しいので、バイ
アス巻線６３と二次巻線６２との巻数比を適当にするこ
とにより、二次巻線６２の整流平滑回路から所望の直流
電圧ＯＵＴを得ることができる。このように、本発明を
使用した図４の電源においては、商用電源より絶縁され
所望の値に変換された直流電圧を得ることができる。
【００２４】なお、第４図に示す起動抵抗５３を介して
制御回路３０における電源入力端子４０に電圧Ｖｉｎが
印加されるが、この場合第１図で説明した如く、Ｖｉｎ
が起動電圧以下の場合にはスイッチ３６ａ及び３８ａは
オフとなつている。Ｖｉｎが起動電圧に達すると低電圧
誤動作防止回路３５の出力がハイレベルとなり、これに
よりスイッチ３６ａ及び３８ａが閉じると同時に回路全
体が動作を開始する。即ち、起動電圧以下ではスイッチ
がオープン状態なので、分圧抵抗３６ｂ，３８ｂに電流
が流れない。
制御回路３０における電源入力端子４０に電圧Ｖｉｎが
印加されるが、この場合第１図で説明した如く、Ｖｉｎ
が起動電圧以下の場合にはスイッチ３６ａ及び３８ａは
オフとなつている。Ｖｉｎが起動電圧に達すると低電圧
誤動作防止回路３５の出力がハイレベルとなり、これに
よりスイッチ３６ａ及び３８ａが閉じると同時に回路全
体が動作を開始する。即ち、起動電圧以下ではスイッチ
がオープン状態なので、分圧抵抗３６ｂ，３８ｂに電流
が流れない。
【００２５】このように、図１に示す本発明において
は、電源電圧Ｖｉｎの検出用にスイッチ３６ａ及び３８
ａを設けたことにより、デバイスの起動開始前の入力電
流を減少させることができる。これにより、図４に示す
起動抵抗５３に高抵抗値のものを用いることが可能とな
り、起動抵抗損失を減少させることができる。例えば、
スイッチ３６ａ及び３８ａが無い場合、起動開始前の電
流はほぼ１ｍＡ必要となり、その時の起動抵抗５３は１
００ＫΩである。この場合、起動抵抗５３の損失は１．
６Ｗとなる。これに対して、スイッチを設けると、起動
開始前の電流はほぼ０．１ｍＡで、起動抵抗５３の値は
３００ＫΩで、この時の損失は０．５３Ｗに減少する。
即ち，スイッチ３６ａ及び３８ａを設けることにより、
損失は１／３に減少する。
は、電源電圧Ｖｉｎの検出用にスイッチ３６ａ及び３８
ａを設けたことにより、デバイスの起動開始前の入力電
流を減少させることができる。これにより、図４に示す
起動抵抗５３に高抵抗値のものを用いることが可能とな
り、起動抵抗損失を減少させることができる。例えば、
スイッチ３６ａ及び３８ａが無い場合、起動開始前の電
流はほぼ１ｍＡ必要となり、その時の起動抵抗５３は１
００ＫΩである。この場合、起動抵抗５３の損失は１．
６Ｗとなる。これに対して、スイッチを設けると、起動
開始前の電流はほぼ０．１ｍＡで、起動抵抗５３の値は
３００ＫΩで、この時の損失は０．５３Ｗに減少する。
即ち，スイッチ３６ａ及び３８ａを設けることにより、
損失は１／３に減少する。
【００２６】
【発明の効果】本発明によれば、外部端子を既出願の内
容と同様に３個のスイッチングデバイスを実現すると共
に、内蔵する制御回路を電流制御方式とすることによ
り、制御系が１次遅れとなって非常に安定なデバイスを
実現することができる。これにより、本発明によればプ
リント基板へ実装が容易で、かつ信頼性の向上が計られ
た安価なスイッチングデバイスを得ることができる。
容と同様に３個のスイッチングデバイスを実現すると共
に、内蔵する制御回路を電流制御方式とすることによ
り、制御系が１次遅れとなって非常に安定なデバイスを
実現することができる。これにより、本発明によればプ
リント基板へ実装が容易で、かつ信頼性の向上が計られ
た安価なスイッチングデバイスを得ることができる。
【図面の簡単な説明】
【図１】本発明に係わるデバイスの一実施例を示した構
成図である。
成図である。
【図２】図１の動作を説明する為の波形図である。
【図３】図１に用いられるラッチ回路の真理値表であ
る。
る。
【図４】図１のデバイスを用いて構成したスイッチング
電源の一例の構成図である。
電源の一例の構成図である。
１０ パッケージ ２０ ＭＯＳＦＥＴ ３０ 電流制御回路 ３１ 発振回路 ３２ オアゲート ３３ ラッチ回路 ３６ａ スイッチ ３８ 誤差増幅器 ３８ａ スイッチ ３９ 電流検出コンパレータ ４０ 電源入力端子 ５０ 商用電圧入力端子 ６０ トランス
Claims (3)
- 【請求項１】スイッチング素子として用いられるＭＯＳ
ＦＥＴとその制御回路とが同一チップの半導体集積回路
として構成されるスイッチングデバイスにおいて、 前記ＭＯＳＦＥＴのオン・オフを制御する電流制御方式
の制御回路を具備し、この制御回路によって制御される
ＭＯＳＦＥＴのドレイン端子とソース端子及び前記制御
回路の電源入力端子を外部端子とすることを特徴とする
スイッチングデバイス。 - 【請求項２】スイッチング素子として用いられるＭＯＳ
ＦＥＴとその制御回路とが同一チップの半導体集積回路
として構成されるスイッチングデバイスにおいて、 電源入力端子より印加される電圧と基準電圧を比較しそ
の差に対応した電流を閾値電流としこの閾値電流とスイ
ッチング素子として用いられるＭＯＳＦＥＴのソース端
子に流れる電流に対応した電流とを比較する電流検出コ
ンパレータと、一定周期のパルスを発生する発振回路
と、この発振回路の出力が加えられるゲートと、前記発
振回路の出力がそのセット端子に加えられると共にリセ
ット端子に前記電流検出コンパレータの出力が加えられ
出力が前記ゲートに加えられるラッチ回路とで構成さ
れ、前記ゲートの出力でＭＯＳＦＥＴのオン・オフを制
御するようにした電流制御方式の制御回路を備え、前記
ＭＯＳＦＥＴのドレイン端子とソース端子及び制御回路
の電源入力端子を外部端子とすることを特徴とするスイ
ッチングデバイス。 - 【請求項３】電源入力端子より印加される電源電圧をス
イッチを介して分圧回路に供給し、この分圧回路で分圧
した電圧と基準電圧とを比較するようにした請求項２記
載のスイッチングデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008276A JP3134913B2 (ja) | 1994-01-28 | 1994-01-28 | スイッチングデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06008276A JP3134913B2 (ja) | 1994-01-28 | 1994-01-28 | スイッチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221621A true JPH07221621A (ja) | 1995-08-18 |
| JP3134913B2 JP3134913B2 (ja) | 2001-02-13 |
Family
ID=11688661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06008276A Expired - Fee Related JP3134913B2 (ja) | 1994-01-28 | 1994-01-28 | スイッチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134913B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002369525A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | スイッチング電源用集積回路 |
| JP2007244087A (ja) * | 2006-03-08 | 2007-09-20 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
-
1994
- 1994-01-28 JP JP06008276A patent/JP3134913B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002369525A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | スイッチング電源用集積回路 |
| JP4694043B2 (ja) * | 2001-06-08 | 2011-06-01 | 三洋電機株式会社 | スイッチング電源用集積回路 |
| JP2007244087A (ja) * | 2006-03-08 | 2007-09-20 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3134913B2 (ja) | 2001-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |