JPH07221564A - Ｄ級増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 パルス増幅器をＢＴＬ接続した際の入力段の
構成を簡略化する。 【構成】 差動入力積分器２は、入力信号と第１の帰還
信号とを反転入力端子に入力し、且つ位相反転部１で位
相反転した反転入力信号と第２の帰還信号とを非反転入
力端子に入力して差分積分した後差分積分信号を出力す
る。１ビット量子化器１７は差動積分信号の極性を判定
して１ビットのデジタル信号に変換した後任意のクロッ
ク周波数に同期したタイミングでデジタル信号を標本化
する。第１，第２のパルス増幅器４，５は１ビット量子
化器１７から出力されるデジタル信号を電力増幅する。
第１，第２の帰還回路７，８は、第１，第２のパルス増
幅器４，５により増幅された第１，第２のパルス出力信
号を第１，第２の帰還信号として出力する。そして、ロ
ーパスフィルタ６は第１，第２のパルス増幅器４，５の
出力の必要な周波数帯域の信号のみを通過させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＢＴＬ構成された出力段
パルス増幅器を持つＤ級増幅器に関するものであり、特
に簡単な構成で帰還制御を行うものである。

【０００２】

【従来の技術】近年、音響信号の高効率電力増幅器のと
してＤ級増幅器が用いられ、特に高レベルにある電力を
高い効率で処理できるという利点を有している。

【０００３】ところで、この種のＤ級増幅器において更
に電源利用効率を高めようとする場合、出力段のパルス
増幅器をＢＴＬ構成にすることが考えられる。

【０００４】従来のＢＴＬ構成によるＤ級増幅器は、例
えば図６に示すようなものが考えられている。

【０００５】図６は従来のＤ級増幅器のブロック図を示
すものである。図６において、１は位相反転部、１１は
入力信号と第１の帰還回路１３から送出される第１の帰
還信号とを反転入力端子に入力し差分積分を行った後積
分結果を出力する第１の差分積分器、１２は位相反転部
１から出力される反転入力信号と第２の帰還回路１４か
ら送出される第２の帰還信号とを反転入力端子に入力し
差分積分を行った後積分結果を出力する第２の差分積分
器、３は第１の差分積分器１１及び第２の差分積分器１
２から出力される積分信号の極性を判定して１ビットの
デジタル信号に変換した後特定の周波数に同期したタイ
ミングで前記デジタル信号を標本化する１ビット量子化
器、４は入力信号と同相のデジタル信号を増幅する第１
のパルス増幅器、５は入力信号と逆相のデジタル信号を
増幅する第２のパルス増幅器、６は第１及び第２のパル
ス増幅器４，５から出力される出力信号のうち必要な周
波数帯域の信号のみを通過させるローパスフィルタ、９
は電力を取り出すための負荷である。

【０００６】以上のように構成された従来のＤ級増幅器
について、以下その動作について説明する。

【０００７】まず、順次入力される入力信号は、第１の
パルス増幅器４の出力信号が第１の帰還回路１３によっ
て帰還される第１の帰還信号と共に第１の差分積分器１
１の反転入力端子に入力され、２信号間の差分値が積分
された後、第１の差分積分器１１から第１の差分積分信
号が順次出力される。一方、位相反転部１によって順次
入力される入力信号の位相を反転した反転入力信号は、
第２のパルス増幅器５の出力信号が第２の帰還回路１４
によって帰還される第２の帰還信号と共に第２の差分積
分器１２の反転入力端子に入力され、２信号間の差分値
が積分された後、第２の差分積分器１２から第２の差分
積分信号が出力される。第１及び第２の差分積分信号は
順次１ビット量子化器３にそれぞれ入力され、１ビット
量子化器３は１ビットのデジタル信号に変換した後、例
えば外部から与えられるクロック周波数に同期したタイ
ミングでＤ型フリップフロップ（以下、Ｄ型Ｆ／Ｆと呼
ぶ）を動作させ前記デジタル信号を標本化した結果を１
ビットデジタル信号として出力する。

【０００８】次に、１ビットデジタル信号のうち入力信
号と同相のデジタル信号は第１のパルス増幅器４により
順次増幅されると共に入力信号と逆相のデジタル信号は
第２のパルス増幅器５により順次増幅され、第１のパル
ス増幅器４の出力信号は第１の帰還回路１３を介して第
１の差分積分器１１の反転入力端子に入力されると共に
コイル及びコンデンサから成るローパスフィルタ６に入
力される。一方、第２のパルス増幅器５の出力信号は第
２の帰還回路１４を介して第２の差分積分器１２の反転
入力端子に入力されると共にローパスフィルタ６のもう
一方の端子に接続される。第１及び第２のパルス増幅器
４，５の出力信号はローパスフィルタ６によって不要な
周波数帯域の成分が除去された後、負荷へ入力される。

【０００９】第１の差分積分器１１，１ビット量子化器
３，第１のパルス増幅器４，第１の帰還回路１３から成
る閉回路ループ、及び第２の差分積分器１２，１ビット
量子化器３，第２のパルス増幅器５，第２の帰還回路１
４から成る閉回路ループは、それぞれ負帰還回路を構成
しているから、閉ループを構成する各ブロックの時定数
による特定の周波数で発振（サンプリング）する。

【００１０】

【発明が解決しようとする課題】しかしながら上記の構
成では、入力信号と同相、逆相各々の信号を入力するた
めの差分積分器が必要となり、回路が極めて複雑となる
という問題点を有していた。

【００１１】本発明は上記従来の問題点を解決するもの
で、簡単な構成で出力段をＢＴＬ構成にすることのでき
る高効率のＤ級電力増幅器を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
本発明のＤ級増幅器は、入力信号の位相を反転させる位
相反転部と、入力信号と第１の帰還信号とを反転入力端
子に入力し且つ反転入力信号と第２の帰還信号とを非反
転入力端子に入力して差分積分した後差分積分信号を出
力する差動入力積分器と、差動積分信号の極性を判定し
て１ビットのデジタル信号に変換した後、特定のクロッ
ク周波数に同期したタイミングで標本化を行いその結果
を１ビットデジタル信号として出力する１ビット量子化
器と、１ビット量子化器から出力される１ビットデジタ
ル信号を電力増幅する第１及び第２のパルス増幅器と、
第１のパルス増幅器により増幅された第１のパルス出力
信号を第１の帰還信号として差動入力積分器の反転入力
端子に送出する第１の帰還回路と、第２のパルス増幅器
により増幅された第２のパルス出力信号を第２の帰還信
号として差動入力積分器の非反転入力端子に送出する第
２の帰還回路と、第１及び第２のパルス増幅器の出力に
接続され、必要な周波数帯域の信号のみを通過させるロ
ーパスフィルタとにより構成されている。

【００１３】また、本発明のＤ級増幅器は、入力信号の
位相を反転させる位相反転部と、入力信号と第１の帰還
信号とを反転入力端子に入力し且つ反転入力信号と第２
の帰還信号とを非反転入力端子に入力して差分積分した
後差分積分信号を出力する差動入力積分器と、差動積分
信号の極性を判定して１ビットのデジタル信号に変換し
た後、特定のクロック周波数に同期したタイミングで標
本化を行いその結果を１ビットデジタル信号として出力
する１ビット量子化器と、１ビット量子化器から出力さ
れる１ビットデジタル信号を電力増幅する第１及び第２
のパルス増幅器と、第１のパルス増幅器により増幅され
た第１のパルス出力信号の高域周波数成分を除去した後
第１の帰還信号として差動入力積分器の反転入力端子に
送出する第１の帰還回路と、第２のパルス増幅器により
増幅された第２のパルス出力信号の高域周波数成分を除
去した後第２の帰還信号として差動入力積分器の非反転
入力端子に送出する第２の帰還回路と、第１及び第２の
パルス増幅器の出力に接続され、必要な周波数帯域の信
号のみを通過させるローパスフィルタとにより構成され
ている。

【００１４】また、本発明のＤ級増幅器は、入力信号の
位相を反転させる位相反転部と、入力信号と第１の帰還
信号とを反転入力端子に入力し且つ反転入力信号と第２
の帰還信号とを非反転入力端子に入力して差分積分した
後差分積分信号を出力する差動入力積分器と、差動入力
積分器の出力信号の高域周波数成分を除去する高域補正
部と、高域補正部から出力される信号の極性を判定して
１ビットのデジタル信号に変換した後、特定のクロック
周波数に同期したタイミングで標本化を行いその結果を
１ビットデジタル信号として出力する１ビット量子化器
と、１ビット量子化器から出力される１ビットデジタル
信号を電力増幅する第１及び第２のパルス増幅器と、第
１のパルス増幅器により増幅された第１のパルス出力信
号を第１の帰還信号として差動入力積分器の反転入力端
子に送出する第１の帰還回路と、第２のパルス増幅器に
より増幅された第２のパルス出力信号を第２の帰還信号
として差動入力積分器の非反転入力端子に送出する第２
の帰還回路と、第１及び第２のパルス増幅器の出力に接
続され、必要な周波数帯域の信号のみを通過させるロー
パスフィルタとにより構成されている。

【００１５】

【作用】本発明は上記した構成により、差動入力積分
器，１ビット量子化器，第１及び第２のパルス増幅器と
第１及び第２の帰還回路で閉ループ回路を構成する。第
１のパルス増幅器から出力される出力信号は第１の帰還
回路を介して差動入力積分器の反転入力端子に入力さ
れ、且つ第２のパルス増幅器から出力される出力信号は
第２の帰還回路を介して差動入力積分器の非反転入力端
子に入力される。これにより、第１及び第２の帰還回路
から帰還される帰還信号はデジタル信号のまま差動入力
積分器に入力することができ出力段をＢＴＬ接続する場
合、積分器の数を増やす必要がない。これにより、差動
入力積分器から出力される差分積分信号の高域周波数に
おける出力振幅特性を補正することができ、安定した差
分積分結果を１ビット量子化器へ出力することができ
る。

【００１６】また、上記した構成により、第１及び第２
の帰還回路はローパスフィルタで構成する。これによ
り、第１及び第２のパルス増幅器から出力される出力信
号の高域周波数成分を除去したのち差動入力積分器の反
転入力端子、及び非反転入力端子に帰還信号を入力する
ため、差動入力積分器の高域周波数における差分積分特
性を予め補正した形で帰還信号を入力することができ安
定した差分積分を行うことができる。

【００１７】また、上記した構成により、差動入力積分
器，高域補正部，１ビット量子化器，第１及び第２のパ
ルス増幅器と第１及び第２の帰還回路で閉ループ回路を
構成する。第１のパルス増幅器から出力される出力信号
は第１の帰還回路を介して差動入力積分器の反転入力端
子に入力され、且つ第２のパルス増幅器から出力される
出力信号は第２の帰還回路を介して差動入力積分器の非
反転入力端子に入力される。差動入力積分器は反転入力
端子及び非反転入力端子から入力された信号をそれぞれ
差分積分しその結果を高域補正部へ出力する。高域補正
部は差動入力積分器から出力される信号の高域周波数成
分を除去した後の信号を１ビット量子化器へ出力する。

【００１８】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。

【００１９】図１は本発明の第１の実施例におけるＤ級
増幅器のブロック図を示すものである。図１において、
２は入力信号と第１の帰還信号とを反転入力端子に入力
し且つ反転入力信号と第２の帰還信号とを非反転入力端
子に入力して差分積分した後差分積分信号を出力する差
動入力積分器、７は第１のパルス増幅器４により増幅さ
れた第１のパルス出力信号を第１の帰還信号として差動
入力積分器２の反転入力端子に送出する第１の帰還回
路、８は第２のパルス増幅器５により増幅された第２の
パルス出力信号を第２の帰還信号として差動入力積分器
２の非反転入力端子に送出する第２の帰還回路である。
なお、位相反転部１、１ビット量子化器１７、第１のパ
ルス増幅器４、第２のパルス増幅器５、ローパスフィル
タ６及び負荷９は従来と同様の構成である。

【００２０】以上のように構成された本実施例のＤ級増
幅器について、以下その動作について説明する。

【００２１】まず、順次入力される入力信号は、第１の
パルス増幅器４の出力信号が第１の帰還回路７によって
帰還される第１の帰還信号と加算された後差動入力積分
器２の反転入力端子に入力されると共に、位相反転部１
によって順次入力される入力信号の位相を反転した反転
入力信号は、第２のパルス増幅器５の出力信号が第２の
帰還回路８によって帰還される第２の帰還信号と加算さ
れた後差動入力積分器２の非反転入力端子に入力され
る。

【００２２】次に、差動入力積分器２は順次入力される
前記反転及び非反転の入力信号を積分した結果得られる
積分信号を順次１ビット量子化器１７に入力する。１ビ
ット量子化器１７は順次入力される積分信号を１ビット
のデジタル信号に変換した後例えば外部から与えられる
クロック周波数に同期したタイミングでＤ型Ｆ／Ｆを動
作させ前記デジタル信号を標本化した結果を１ビットデ
ジタル信号として順次出力する。

【００２３】ここで、１ビット量子化器１７は、積分信
号が１ビット量子化器１７の量子化レベル（例えば０ボ
ルト）以上ならば１ビット量子化器１７の出力は”１”
になり、量子化レベル以下ならば１ビット量子化器１７
の出力は”０”となる。

【００２４】閉ループ回路は負帰還回路を構成してお
り、差動入力積分器２、１ビット量子化器１７、第１，
第２のパルス増幅器４，５の時定数により発振し、閉ル
ープ回路が発振している状態でこの１ビット量子化器１
７及び第１，第２のパルス増幅器４，５から出力される
パルス波形即ち第１，第２の帰還信号は、差動入力積分
器２に入力されることにより入力信号との誤差を引き算
した信号となり、且つバイアスされる。

【００２５】次に、バイアスされた積分信号は１ビット
量子化器１７により量子化され、更にＤ型Ｆ／Ｆによっ
て任意のクロック周波数に同期したタイミングで標本化
されるためバイアスされた量、即ち入力信号に応じてパ
ルス密度変調された信号が１ビット量子化器１７より出
力される。この１ビットデジタル信号はＰＤＭ（Pulse
Density Modulation）信号となり、その量子化雑音スペ
クトルは例えば図４の（Ｃ）に示す特性となる。なお、
図４において、（ａ）は積分を行わない場合であり、こ
の時の量子化雑音スペクトルの振幅値を１とした時の多
次積分との比較を示している。（ｂ）〜（ｅ）はそれぞ
れ１次積分〜４次積分を行った場合の特性である。

【００２６】更に、１ビット量子化器１７から順次出力
される入力信号と同相の１ビットデジタル信号が第１の
パルス増幅器４に順次入力され且つ入力信号と逆相の１
ビットデジタル信号が第２のパルス増幅器５に順次入力
され各々増幅された後、ローパスフィルタ６に入力され
不要な周波数信号成分が除去されて負荷９へ送出される
と共に、第１のパルス増幅器４の出力信号が第１の帰還
回路７を介して差動入力積分器２の反転入力端子に入力
され且つ第２のパルス増幅器５の出力信号が第２の帰還
回路８を介して差動入力積分器２の非反転入力端子に入
力される。

【００２７】以上の動作を繰り返すことにより入力信号
を電力増幅した信号が負荷９から取り出すことができ
る。

【００２８】以上のように、第１の実施例によれば、入
力信号の位相を反転させる位相反転部（１）と、入力信
号と第１のパルス出力信号を第１の帰還信号として反転
入力端子に供給され且つ反転入力信号と第２のパルス出
力信号を第２の帰還信号として非反転入力端子に供給さ
れ各々の入力端子から順次入力される信号の差分を積分
した差分積分信号を出力する差動入力積分器（２）と、
差動入力積分器の出力である積分信号の極性を判定して
１ビットのデジタル信号に変換した後例えば外部から与
えられるクロック周波数に同期したタイミングでＤ型Ｆ
／Ｆを動作させ前記デジタル信号を標本化した結果を１
ビットデジタル信号として順次出力する１ビット量子化
器（１７）と、１ビット量子化器（１７）から出力され
る入力信号と同相の１ビットデジタル信号を電力増幅す
る第１のパルス増幅器（４）と、１ビット量子化器（１
７）から出力される入力信号と逆相の１ビットデジタル
信号を電力増幅する第２のパルス増幅器（５）と、第１
のパルス増幅器（４）のパルス出力信号を第１の帰還信
号として差動入力積分器（２）の反転入力端子に送出す
る第１の帰還回路（７）と、第２のパルス増幅器（５）
のパルス出力信号を第２の帰還信号として差動入力積分
器（２）の非反転入力端子に送出する第２の帰還回路
（８）と、第１，第２のパルス増幅器（４），（５）の
出力信号の不要な周波数帯域成分を除去するローパスフ
ィルタとを設けることにより、ＢＴＬ接続された第１，
第２のパルス増幅器から帰還される第１，第２の帰還信
号を１つの差動入力積分器（２）へ入力することとな
る。

【００２９】次に、図２は本発明の第２の実施例におけ
るＤ級増幅器のブロック図を示すものである。図２にお
いて、１５は第１のパルス増幅器４から出力される出力
信号の高域周波数成分を除去した信号を第１の帰還信号
として差動入力積分器２の反転入力端子に入力する第１
の帰還回路、１６は第２のパルス増幅器５から出力され
る出力信号の高域周波数成分を除去した信号を第２の帰
還信号として差動入力積分器２の非反転入力端子に入力
する第２の帰還回路であり、その他は第１の実施例と同
様の構成である。

【００３０】以上のように構成された本実施例のＤ級増
幅器について、以下その動作について説明する。

【００３１】まず、順次入力される入力信号は、第１の
パルス増幅器４の出力信号が第１の帰還回路１５によっ
て帰還される第１の帰還信号と加算された後差動入力積
分器２の反転入力端子に入力されると共に、位相反転部
１によって順次入力される入力信号の位相を反転した反
転入力信号は、第２のパルス増幅器５の出力信号が第２
の帰還回路１６によって帰還される第２の帰還信号と加
算された後差動入力積分器２の非反転入力端子に入力さ
れる。

【００３２】ここで、第１の帰還回路１５及び第２の帰
還回路１６は抵抗器及びコンデンサで構成されるローパ
スフィルタとして動作し第１及び第２の帰還信号の高域
周波数成分を除去した後第１の帰還信号を差動入力積分
器２の反転入力端子へ且つ第２の帰還信号を差動入力積
分器２の非反転入力端子へそれぞれ入力する。

【００３３】次に、差動入力積分器２は順次入力される
前記反転及び非反転の入力信号をそれぞれ差分積分した
結果得られる積分信号を順次１ビット量子化器１７に入
力する。１ビット量子化器１７は順次入力される積分信
号を１ビットのデジタル信号に変換した後例えば外部か
ら与えられるクロック周波数に同期したタイミングでＤ
型Ｆ／Ｆを動作させ前記デジタル信号を標本化した結果
を１ビットデジタル信号として順次出力する。

【００３４】ここで、差動入力積分器２から出力される
積分信号は例えば図５の（ｂ）に示すような振幅特性と
なる。同図からも明らかなように高域周波数帯域での積
分結果が安定して得られていることがわかる。また、第
１，第２の帰還回路１５，１６のコンデンサを除去した
状態での積分出力波形の振幅特性は同図の（ａ）に示す
ように高域での出力振幅の特性が変化してしまう。

【００３５】更に、１ビット量子化器１７から順次出力
される入力信号と同相の１ビットデジタル信号は第１の
パルス増幅器４に順次入力され且つ入力信号と逆相の１
ビットデジタル信号は第２のパルス増幅器５に順次入力
され各々増幅された後、ローパスフィルタ６に入力され
不要な周波数信号成分が除去されて負荷９へ送出される
と共に、第１のパルス増幅器４の出力信号が第１の帰還
回路１５を介して差動入力積分器２の反転入力端子に入
力され且つ第２のパルス増幅器５の出力信号が第２の帰
還回路１６を介して差動入力積分器２の非反転入力端子
に入力される。

【００３６】以上の動作を繰り返すことにより入力信号
を電力増幅した信号が負荷９から取り出すことができ
る。

【００３７】以上のように、第２の実施例によれば、入
力信号の位相を反転させる位相反転部（１）と、入力信
号と第１のパルス出力信号を第１の帰還信号として反転
入力端子に供給され且つ反転入力信号と第２のパルス出
力信号を第２の帰還信号として非反転入力端子に供給さ
れ各々の入力端子から順次入力される信号の差分を積分
した差分積分信号を出力する差動入力積分器（２）と、
差動入力積分器（２）の出力である積分信号の極性を判
定して１ビットのデジタル信号に変換した後外部から与
えられるクロック周波数に同期したタイミングでＤ型Ｆ
／Ｆを動作させ前記デジタル信号を標本化した結果を１
ビットデジタル信号として順次出力する１ビット量子化
器（１７）と、１ビット量子化器（１７）から順次出力
される入力信号と同相の１ビットデジタル信号を電力増
幅する第１のパルス増幅器（４）と、１ビット量子化器
（１７）から順次出力される入力信号と逆相の１ビット
デジタル信号を電力増幅する第２のパルス増幅器（５）
と、第１のパルス増幅器（４）から出力されるパルス出
力信号の高域周波数帯域の成分を除去した後第１の帰還
信号として差動入力積分器（２）の反転入力端子に送出
する第１の帰還回路（１５）と、第２のパルス増幅器
（５）から出力されるパルス出力信号の高域周波数帯域
の成分を除去した後第２の帰還信号として差動入力積分
器（２）の非反転入力端子に送出する第２の帰還回路
（１６）とを設けることにより、差動入力積分器（２）
の出力振幅特性を予め第１の帰還信号及び第２の帰還信
号によって補正することとなる。

【００３８】図３は本発明の第３の実施例におけるＤ級
増幅器のブロック図を示すものである。図３において、
２は入力信号と第１の帰還信号とを反転入力端子に入力
し且つ反転入力信号と第２の帰還信号とを非反転入力端
子に入力して差分積分した後差分積分信号を出力する差
動入力積分器、１０は差動入力積分器２から出力される
信号の高域周波数成分を除去する高域補正部、７は第１
のパルス増幅器４により増幅された第１のパルス出力信
号を第１の帰還信号として差動入力積分器２の反転入力
端子に送出する第１の帰還回路、８は第２のパルス増幅
器５により増幅された第２のパルス出力信号を第２の帰
還信号として差動入力積分器２の非反転入力端子に送出
する第２の帰還回路である。なお、位相反転部１、１ビ
ット量子化器１７、第１のパルス増幅器４、第２のパル
ス増幅器５、ローパスフィルタ６及び負荷９は従来と同
様の構成である。

【００３９】以上のように構成された本実施例のＤ級増
幅器について、以下その動作について説明する。

【００４０】まず、順次入力される入力信号は、第１の
パルス増幅器４の出力信号が第１の帰還回路７によって
帰還される第１の帰還信号と加算された後差動入力積分
器２の反転入力端子に入力されると共に、位相反転部１
によって順次入力される入力信号の位相を反転した反転
入力信号は、第２のパルス増幅器５の出力信号が第２の
帰還回路８によって帰還される第２の帰還信号と加算さ
れた後差動入力積分器２の非反転入力端子に入力され
る。

【００４１】次に、差動入力積分器２は順次入力される
前記反転及び非反転の入力信号を積分した結果得られる
積分信号を順次高域補正部１０へ出力する。高域補正部
１０は例えば抵抗とコンデンサとで構成され、順次入力
される積分信号の高域周波数成分を除去した後の積分信
号を１ビット量子化器１７に入力する。１ビット量子化
器１７は順次入力される積分信号を１ビットのデジタル
信号に変換した後例えば外部から与えられるクロック周
波数に同期したタイミングでＤ型Ｆ／Ｆを動作させ前記
デジタル信号を標本化した結果を１ビットデジタル信号
として順次出力する。ここで、高域補正部１０から出力
される積分信号は例えば図５の（ｂ）に示すような振幅
特性となる。同図からも明らかなように高域周波数帯域
での積分結果が安定して得られていることがわかる。更
に、１ビット量子化器１７から順次出力される入力信号
と同相の１ビットデジタル信号が第１のパルス増幅器４
に順次入力され且つ入力信号と逆相の１ビットデジタル
信号が第２のパルス増幅器５に順次入力され各々増幅さ
れた後、ローパスフィルタ６に入力され不要な周波数信
号成分が除去されて負荷９へ送出されると共に、第１の
パルス増幅器４の出力信号が第１の帰還回路７を介して
差動入力積分器２の反転入力端子に入力され且つ第２の
パルス増幅器５の出力信号が第２の帰還回路８を介して
差動入力積分器２の非反転入力端子に入力される。

【００４２】以上の動作を繰り返すことにより入力信号
を電力増幅した信号が負荷９から取り出すことができ
る。

【００４３】以上のように、第３の実施例によれば、入
力信号の位相を反転させる位相反転部（１）と、入力信
号と第１のパルス出力信号を第１の帰還信号として反転
入力端子に供給され且つ反転入力信号と第２のパルス出
力信号を第２の帰還信号として非反転入力端子に供給さ
れ各々の入力端子から順次入力される信号の差分を積分
した差分積分信号を出力する差動入力積分器（２）と、
差動入力積分器から出力される信号の高域周波数成分を
除去して得られる積分信号を１ビット量子化器（１７）
へ出力する高域補正部（１０）と、高域補正部（１０）
から出力された積分信号の極性を判定して１ビットのデ
ジタル信号に変換した後外部から与えられるクロック周
波数に同期したタイミングでＤ型Ｆ／Ｆを動作させて前
記デジタル信号を標本化した結果を１ビットデジタル信
号として順次出力する１ビット量子化器（１７）と、１
ビット量子化器（１７）から順次出力される入力信号と
同相の１ビットデジタル信号を電力増幅する第１のパル
ス増幅器（４）と、１ビット量子化器（１７）から順次
出力される入力信号と逆相の１ビットデジタル信号を電
力増幅する第２のパルス増幅器（５）とを設けることに
より、差動入力積分器（２）の出力振幅特性を補正した
後１ビット量子化器（１７）によってデジタル信号に変
換されることとなる。

【００４４】

【発明の効果】以上のように、本発明は、第１のパルス
増幅器の出力信号を帰還信号として差動入力積分器の反
転入力端子に入力すると共に第２のパルス増幅器の出力
信号を帰還信号として差動入力積分器の非反転入力端子
へ入力するようにしたので、出力段をＢＴＬ構成にする
際入力段の回路構成を複雑にすることなく帰還をかける
ことができる。

【００４５】また、第１及び第２のパルス増幅器の出力
信号を帰還信号として差動入力積分器の反転入力端子及
び非反転入力端子に入力する際差動入力積分器の出力振
幅特性を補正するよう予め帰還信号の高域周波数成分を
除去するようにしたので、安定した積分結果を得ること
のできる帰還信号を帰還することができる。

【００４６】また、差動入力積分器によって積分された
信号を高域補正部によって高域周波数成分を除去し、そ
の結果得られる積分信号を１ビット量子化器に入力する
ようにしたので安定した積分結果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＤ級増幅器の構
成を示すブロック図

【図２】本発明の第２の実施例におけるＤ級増幅器の構
成を示すブロック図

【図３】本発明の第３の実施例におけるＤ級増幅器の構
成を示すブロック図

【図４】本発明の第１の実施例における量子化雑音スペ
クトルを示した特性図

【図５】本発明の第２及び第３の実施例における差動入
力積分器及び高域補正部の出力振幅特性を示した特性図

【図６】従来のＤ級増幅器の構成を示すブロック図

【符号の説明】

１ 位相反転部 ２ 差動入力積分器 ３，１７ １ビット量子化器 ４ 第１のパルス増幅器 ５ 第２のパルス増幅器 ６ ローパスフィルタ ７，１３，１５ 第１の帰還回路 ８，１４，１６ 第２の帰還回路 ９ 負荷 １０ 高域補正部 １１ 第１の差分積分器 １２ 第２の差分積分器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号の位相を反転させる位相反転部
   と、 前記入力信号と第１の帰還信号とを反転入力端子に入力
   し且つ前記反転入力信号と第２の帰還信号とを非反転入
   力端子に入力して差分積分した後差分積分信号を出力す
   る差動入力積分器と、 前記差動積分信号の極性を判定して１ビットのデジタル
   信号に変換した後任意のクロック周波数に同期したタイ
   ミングで前記デジタル信号を標本化する１ビット量子化
   器と、 前記１ビット量子化器から出力される前記デジタル信号
   を電力増幅する第１，第２のパルス増幅器と、 前記第１のパルス増幅器により増幅された第１のパルス
   出力信号を前記第１の帰還信号として前記差動入力積分
   器の反転入力端子に送出する第１の帰還回路と、 前記第２のパルス増幅器により増幅された第２のパルス
   出力信号を前記第２の帰還信号として前記差動入力積分
   器の非反転入力端子に送出する第２の帰還回路と、 前記第１及び第２のパルス増幅器の出力に接続され、必
   要な周波数帯域の信号のみを通過させるローパスフィル
   タとを備えたＤ級増幅器。
2. 【請求項２】 入力信号の位相を反転させる位相反転部
   と、 前記入力信号と第１の帰還信号とを反転入力端子に入力
   し且つ前記反転入力信号と第２の帰還信号とを非反転入
   力端子に入力して差分積分した後差分積分信号を出力す
   る差動入力積分器と、 前記差動積分信号の極性を判定して１ビットのデジタル
   信号に変換した後任意のクロック周波数に同期したタイ
   ミングで前記デジタル信号を標本化する１ビット量子化
   器と、 前記１ビット量子化器から出力されるデジタル出力信号
   を電力増幅する第１，第２のパルス増幅器と、 前記第１のパルス増幅器により増幅された第１のパルス
   出力信号の高域周波数成分を除去した後前記第１の帰還
   信号として前記差動入力積分器の反転入力端子に送出す
   る第１の帰還回路と、 前記第２のパルス増幅器により増幅された第２のパルス
   出力信号の高域周波数成分を除去した後前記第２の帰還
   信号として前記差動入力積分器の非反転入力端子に送出
   する第２の帰還回路と、 前記第１及び第２のパルス増幅器の出力に接続され、必
   要な周波数帯域の信号のみを通過させるローパスフィル
   タとを備えたＤ級増幅器。
3. 【請求項３】 入力信号の位相を反転させる位相反転部
   と、 前記入力信号と第１の帰還信号とを反転入力端子に入力
   し且つ前記反転入力信号と第２の帰還信号とを非反転入
   力端子に入力して差分積分した後差分積分信号を出力す
   る差動入力積分器と、 前記差動積分器の出力信号の高域周波数成分を除去する
   高域補正部と、 前記高域補正部から出力される信号の極性を判定して１
   ビットのデジタル信号に変換した後任意のクロック周波
   数に同期したタイミングで前記デジタル信号を標本化す
   る１ビット量子化器と、 前記１ビット量子化器から出力される前記デジタル信号
   を電力増幅する第１，第２のパルス増幅器と、 前記第１のパルス増幅器により増幅された第１のパルス
   出力信号を前記第１の帰還信号として前記差動入力積分
   器の反転入力端子に送出する第１の帰還回路と、 前記第２のパルス増幅器により増幅された第２のパルス
   出力信号を前記第２の帰還信号として前記差動入力積分
   器の非反転入力端子に送出する第２の帰還回路と、 前記第１及び第２のパルス増幅器の出力に接続され、必
   要な周波数帯域の信号のみを通過させるローパスフィル
   タとを備えたＤ級増幅器。