JPH05152867A - Ｄ級増幅器 - Google Patents
Ｄ級増幅器Info
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- JPH05152867A JPH05152867A JP3317666A JP31766691A JPH05152867A JP H05152867 A JPH05152867 A JP H05152867A JP 3317666 A JP3317666 A JP 3317666A JP 31766691 A JP31766691 A JP 31766691A JP H05152867 A JPH05152867 A JP H05152867A
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Abstract
(57)【要約】
【目的】 Ｄ級増幅器の信号処理方式をＰＷＭあるいは
ＰＤＭに容易に切り替えることができるようにする。 【構成】 差分積分器２は入力信号と帰還信号である出
力信号との差分を積分して差分積分信号を出力する。１
ビット量子化器３は差分積分信号の極性を判定して１ビ
ットのデジタル信号を出力する。遅延器５は１ビット量
子化器３のデジタル出力信号を任意の周波数のクロック
で遅延させる。デジタル信号選択スイッチ４は遅延器５
の出力あるいは１ビット量子化器３の出力を選択する。
パルス増幅器７はデジタル信号選択スイッチ４の出力信
号を電力増幅する。帰還回路３０はパルス増幅器７のデ
ジタル出力信号を帰還信号として差分積分器２に送出す
る。ローパスフィルタ８はパルス増幅器７の出力に接続
され、必要な周波数帯域のみを通過させる。
ＰＤＭに容易に切り替えることができるようにする。 【構成】 差分積分器２は入力信号と帰還信号である出
力信号との差分を積分して差分積分信号を出力する。１
ビット量子化器３は差分積分信号の極性を判定して１ビ
ットのデジタル信号を出力する。遅延器５は１ビット量
子化器３のデジタル出力信号を任意の周波数のクロック
で遅延させる。デジタル信号選択スイッチ４は遅延器５
の出力あるいは１ビット量子化器３の出力を選択する。
パルス増幅器７はデジタル信号選択スイッチ４の出力信
号を電力増幅する。帰還回路３０はパルス増幅器７のデ
ジタル出力信号を帰還信号として差分積分器２に送出す
る。ローパスフィルタ８はパルス増幅器７の出力に接続
され、必要な周波数帯域のみを通過させる。
Description
【０００１】
【産業上の利用分野】本発明は音響信号の高効率電力増
幅を目的としたＤ級増幅器に関するものである。
幅を目的としたＤ級増幅器に関するものである。
【０００２】
【従来の技術】近年、音響信号の高効率電力増幅器とし
てＤ級増幅器が用いられ、特に高レベルにある電力を高
い効率で処理できるという利点を有している。
てＤ級増幅器が用いられ、特に高レベルにある電力を高
い効率で処理できるという利点を有している。
【０００３】従来の高効率電力増幅を目的としたＤ級増
幅器は、例えば特開平２−１７７６０６号公報に示され
ている。
幅器は、例えば特開平２−１７７６０６号公報に示され
ている。
【０００４】以下に、従来のＤ級電力増幅器の信号処理
法について説明する。図４はこの従来のＤ級増幅器のブ
ロック図を示すものである。図４において、１０はアナ
ログ信号入力端子、１１はコンパレータ、１２はドライ
ブアンプ、１３はパルス増幅器、１４及び１５はローパ
スフィルタを構成するコイル及びコンデンサ、１６は出
力端子、１７は負荷、１８は三角波信号発生器、１９は
ＦＭ変調器、２０は基本信号発振器、２１はランダム信
号発振器である。
法について説明する。図４はこの従来のＤ級増幅器のブ
ロック図を示すものである。図４において、１０はアナ
ログ信号入力端子、１１はコンパレータ、１２はドライ
ブアンプ、１３はパルス増幅器、１４及び１５はローパ
スフィルタを構成するコイル及びコンデンサ、１６は出
力端子、１７は負荷、１８は三角波信号発生器、１９は
ＦＭ変調器、２０は基本信号発振器、２１はランダム信
号発振器である。
【０００５】以上のように構成されたＤ級増幅器につい
て、以下その動作について説明する。
て、以下その動作について説明する。
【０００６】まず、コンパレータ１１の（−）入力端子
にはアナログ信号入力端子１０に入力された音響信号が
入力され、コンパレータ１１の（＋）入力端子には三角
波信号発振器１８から三角波信号が入力される。この２
種の信号はコンパレータ１１により振幅が比較され、１
ビットのデジタル信号に変換される。すなわち、コンパ
レータ１１の出力Ｃoutは、音響信号＞三角波信号の時
Ｃout＝０、音響信号＜三角波信号の時 Ｃout＝１とな
る。この変換の波形図を図５に示す。このことから、Ｃ
outは三角波信号の周波数をキャリアとしたパルス幅変
調信号に変換されたことがわかる。コンパレータ１１の
出力Ｃoutはドライブアンプ１２により増幅され、さら
にパルス増幅器１３により電力増幅される。電力増幅さ
れたパルス幅変調信号はコイル１４及びコンデンサ１５
よりなるローパスフィルタで不必要な成分が除去され、
音響信号となって出力端子７から出力される。また、増
幅器としての特性向上のため、パルス増幅器１３の出力
からコンパレータ１１の（−）入力端子に抵抗器を介し
て帰還が掛けられている。
にはアナログ信号入力端子１０に入力された音響信号が
入力され、コンパレータ１１の（＋）入力端子には三角
波信号発振器１８から三角波信号が入力される。この２
種の信号はコンパレータ１１により振幅が比較され、１
ビットのデジタル信号に変換される。すなわち、コンパ
レータ１１の出力Ｃoutは、音響信号＞三角波信号の時
Ｃout＝０、音響信号＜三角波信号の時 Ｃout＝１とな
る。この変換の波形図を図５に示す。このことから、Ｃ
outは三角波信号の周波数をキャリアとしたパルス幅変
調信号に変換されたことがわかる。コンパレータ１１の
出力Ｃoutはドライブアンプ１２により増幅され、さら
にパルス増幅器１３により電力増幅される。電力増幅さ
れたパルス幅変調信号はコイル１４及びコンデンサ１５
よりなるローパスフィルタで不必要な成分が除去され、
音響信号となって出力端子７から出力される。また、増
幅器としての特性向上のため、パルス増幅器１３の出力
からコンパレータ１１の（−）入力端子に抵抗器を介し
て帰還が掛けられている。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、パルス幅変調信号を得るため、三角波発
生器を必要としており、低歪率の増幅器を得るために
は、直線性の良い三角波を発生させる必要があり、複雑
な構成にならざるを得ないという問題点を有していた。
来の構成では、パルス幅変調信号を得るため、三角波発
生器を必要としており、低歪率の増幅器を得るために
は、直線性の良い三角波を発生させる必要があり、複雑
な構成にならざるを得ないという問題点を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
で、簡単な構成でＤ級増幅器の信号処理方式を選択する
ことができる高効率の電力増幅器を提供することを目的
とする．
で、簡単な構成でＤ級増幅器の信号処理方式を選択する
ことができる高効率の電力増幅器を提供することを目的
とする．
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明のＤ級増幅器は、入力信号と帰還信号であるパ
ルス出力信号との差分を積分した差分積分信号を出力す
る差分積分器と、前記差分積分信号の極性を判定して１
ビットのデジタル信号を出力する１ビット量子化器と、
前記１ビット量子化器のデジタル出力信号を任意の周波
数のクロックで遅延させる遅延器と、前記遅延器の出力
信号か、あるいは前記１ビット量子化器のデジタル出力
信号を選択するデジタル信号選択スイッチと、前記デジ
タル信号選択スイッチで選択されたデジタル信号を電力
増幅するパルス増幅器と、前記パルス増幅器により増幅
されたパルス出力信号を帰還信号として前記差分積分器
に送出する帰還回路と、前記パルス増幅器の出力に接続
され、必要な周波数帯域の信号のみを通過させるローパ
スフィルタと、により構成されている。
に本発明のＤ級増幅器は、入力信号と帰還信号であるパ
ルス出力信号との差分を積分した差分積分信号を出力す
る差分積分器と、前記差分積分信号の極性を判定して１
ビットのデジタル信号を出力する１ビット量子化器と、
前記１ビット量子化器のデジタル出力信号を任意の周波
数のクロックで遅延させる遅延器と、前記遅延器の出力
信号か、あるいは前記１ビット量子化器のデジタル出力
信号を選択するデジタル信号選択スイッチと、前記デジ
タル信号選択スイッチで選択されたデジタル信号を電力
増幅するパルス増幅器と、前記パルス増幅器により増幅
されたパルス出力信号を帰還信号として前記差分積分器
に送出する帰還回路と、前記パルス増幅器の出力に接続
され、必要な周波数帯域の信号のみを通過させるローパ
スフィルタと、により構成されている。
【００１０】
【作用】本発明は上記した構成により、差分積分器，１
ビット量子化器，遅延器，デジタル信号選択スイッチと
パルス増幅器及び帰還回路で閉ループ回路を構成する。
デジタル信号選択スイッチで、遅延器の出力信号を選択
し、パルス増幅器で増幅する場合、この閉ループ回路は
主に差分積分器及び遅延器の位相遅れにより低周波数域
では負帰還状態となり、高周波数域では正帰還状態とな
るため、高周波数域で発振する。この発振周波数は閉ル
ープ回路が、低周波数域で１ビット量子化の誤差を補正
するように帰還回路が構成されているため、一定の周波
数ではなくなる。これにより、帰還回路の発振周波数す
なわちキャリア信号の周波数は常に変化し、キャリア信
号のエネルギーは単一の周波数及びその高調波に集中す
ることなく拡散される。
ビット量子化器，遅延器，デジタル信号選択スイッチと
パルス増幅器及び帰還回路で閉ループ回路を構成する。
デジタル信号選択スイッチで、遅延器の出力信号を選択
し、パルス増幅器で増幅する場合、この閉ループ回路は
主に差分積分器及び遅延器の位相遅れにより低周波数域
では負帰還状態となり、高周波数域では正帰還状態とな
るため、高周波数域で発振する。この発振周波数は閉ル
ープ回路が、低周波数域で１ビット量子化の誤差を補正
するように帰還回路が構成されているため、一定の周波
数ではなくなる。これにより、帰還回路の発振周波数す
なわちキャリア信号の周波数は常に変化し、キャリア信
号のエネルギーは単一の周波数及びその高調波に集中す
ることなく拡散される。
【００１１】一方、デジタル信号選択スイッチで、１ビ
ット量子化器の出力信号を選択し、パルス増幅器で増幅
する場合、閉ループ回路は負帰還状態となり、差分積分
器によりパルス増幅器からの帰還信号と入力信号との差
信号が検出され、さらに差信号は積分される。差分積分
器の出力信号は１ビット量子化器によりデジタル信号に
変換され、パルス増幅器により電力増幅される。これら
の動作を閉ループ回路が繰り返すことにより、一定の周
波数で回路は発振する。
ット量子化器の出力信号を選択し、パルス増幅器で増幅
する場合、閉ループ回路は負帰還状態となり、差分積分
器によりパルス増幅器からの帰還信号と入力信号との差
信号が検出され、さらに差信号は積分される。差分積分
器の出力信号は１ビット量子化器によりデジタル信号に
変換され、パルス増幅器により電力増幅される。これら
の動作を閉ループ回路が繰り返すことにより、一定の周
波数で回路は発振する。
【００１２】このように、デジタル信号選択スイッチ
で、増幅器の信号処理方式をパルス密度変調あるいはパ
ルス幅変調に設定することができる。
で、増幅器の信号処理方式をパルス密度変調あるいはパ
ルス幅変調に設定することができる。
【００１３】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１４】図１は本発明の実施例におけるＤ級増幅器
のブロック図を示すものである。図１において、１は入
力端子、２は入力端子１に入力された入力信号と帰還信
号である出力信号とを入力として、これら２信号の差分
値を積分した差分積分信号を出力する差分積分器、３は
差分積分信号をデジタル信号に変換する１ビット量子化
器、４はデジタル信号選択スイッチである。５は１ビッ
ト量子化器のデジタル出力信号を任意の周波数のクロッ
クで遅延させる遅延器であり、Ｄタイプフリップフロッ
プなどで構成される。６は任意の周波数のクロックパル
スを発生するクロック発振器、７は遅延器５のデジタル
出力信号を電力増幅するパルス増幅器、８はパルス増幅
器７の出力信号から不要な信号成分を除去するローパス
フィルタ、９は出力端子、３０は帰還回路である。
のブロック図を示すものである。図１において、１は入
力端子、２は入力端子１に入力された入力信号と帰還信
号である出力信号とを入力として、これら２信号の差分
値を積分した差分積分信号を出力する差分積分器、３は
差分積分信号をデジタル信号に変換する１ビット量子化
器、４はデジタル信号選択スイッチである。５は１ビッ
ト量子化器のデジタル出力信号を任意の周波数のクロッ
クで遅延させる遅延器であり、Ｄタイプフリップフロッ
プなどで構成される。６は任意の周波数のクロックパル
スを発生するクロック発振器、７は遅延器５のデジタル
出力信号を電力増幅するパルス増幅器、８はパルス増幅
器７の出力信号から不要な信号成分を除去するローパス
フィルタ、９は出力端子、３０は帰還回路である。
【００１５】以上のように構成された本実施例のＤ級増
幅器について、以下その動作について説明する。帰還回
路３０を介したパルス増幅器７の出力信号は帰還信号と
して入力端子１からの入力信号と共に差分積分器２に入
力され、２信号間の差分値が積分され、差分積分器２か
ら差分積分信号が出力される。差分積分信号は１ビット
量子化器３に入力され、１ビット量子化器３により１ビ
ットのデジタル信号に変換される。１ビットのデジタル
信号は遅延器５に入力され、遅延器５にクロック発振器
６から供給されるクロックの繰り返し周期に応じた時間
分遅延される。遅延処理されたデジタル信号及び１ビッ
ト量子化器３の出力デジタル信号は、デジタル信号選択
スイッチ４により選択され、どちらかの信号がパルス増
幅器７により電力増幅される。パルス増幅器７の出力信
号は、帰還回路３０を介して差分積分器２に入力され
る。また、パルス増幅器７の出力信号は、コイルおよび
コンデンサからなるフィルタ８に入力され、不要な信号
成分が除去されて出力端子９から出力される。
幅器について、以下その動作について説明する。帰還回
路３０を介したパルス増幅器７の出力信号は帰還信号と
して入力端子１からの入力信号と共に差分積分器２に入
力され、２信号間の差分値が積分され、差分積分器２か
ら差分積分信号が出力される。差分積分信号は１ビット
量子化器３に入力され、１ビット量子化器３により１ビ
ットのデジタル信号に変換される。１ビットのデジタル
信号は遅延器５に入力され、遅延器５にクロック発振器
６から供給されるクロックの繰り返し周期に応じた時間
分遅延される。遅延処理されたデジタル信号及び１ビッ
ト量子化器３の出力デジタル信号は、デジタル信号選択
スイッチ４により選択され、どちらかの信号がパルス増
幅器７により電力増幅される。パルス増幅器７の出力信
号は、帰還回路３０を介して差分積分器２に入力され
る。また、パルス増幅器７の出力信号は、コイルおよび
コンデンサからなるフィルタ８に入力され、不要な信号
成分が除去されて出力端子９から出力される。
【００１６】デジタル信号選択スイッチ４で遅延器５の
出力を選択した場合、閉回路ループではデルタシグマ変
調が行われ、１ビット量子化器３の出力はパルス密度変
調信号になる。差分積分器２，１ビット量子化器３，デ
ジタル信号選択スイッチ４，遅延器５，パルス増幅器７
および帰還回路からなる閉回路ループは、低周波数域で
は負帰還になるように構成されているが、高周波数域で
は差分積分器２と遅延器５による位相遅れで正帰還とな
る。このため、閉回路ループは高周波数域で発振状態に
なる（キャリア発振）が、その発振周波数はクロック発
振器６のクロック周波数よりも低い。
出力を選択した場合、閉回路ループではデルタシグマ変
調が行われ、１ビット量子化器３の出力はパルス密度変
調信号になる。差分積分器２，１ビット量子化器３，デ
ジタル信号選択スイッチ４，遅延器５，パルス増幅器７
および帰還回路からなる閉回路ループは、低周波数域で
は負帰還になるように構成されているが、高周波数域で
は差分積分器２と遅延器５による位相遅れで正帰還とな
る。このため、閉回路ループは高周波数域で発振状態に
なる（キャリア発振）が、その発振周波数はクロック発
振器６のクロック周波数よりも低い。
【００１７】ここで、デルタシグマ変調器の説明を図２
と共に行う。図２は２次デルタシグマ変調器のブロック
線図であり、図中のＴは入力信号を１サンプルクロック
期間の時間遅延をさせる遅延器である。図２のデルタシ
グマ変調器をＺ変換式で表すと次式（１）になる。
と共に行う。図２は２次デルタシグマ変調器のブロック
線図であり、図中のＴは入力信号を１サンプルクロック
期間の時間遅延をさせる遅延器である。図２のデルタシ
グマ変調器をＺ変換式で表すと次式（１）になる。
【００１８】 Ｖo(z)＝−αＶin(z)［２−Ｚ-1］＋［２Ｚ-1−Ｚ-2］［Ｖo(z)−αＹo(z)］ ・・・（１） 図１に示したデルタシグマ変調増幅器のブロック図は上
式（１）に基づいて構成を変更したものである。
式（１）に基づいて構成を変更したものである。
【００１９】次に、図１に示すデルタシグマ変調増幅器
が図２に示すデルタシグマ変調器と等価であることを示
す。差分積分器２の入出力特性は、次式（２）に示す特
性である必要がある。サンプリング周期＝Ｔ，差分積分
器入力信号＝Ｖｓ，差分積分器出力信号＝Ｖｏとすれ
ば、
が図２に示すデルタシグマ変調器と等価であることを示
す。差分積分器２の入出力特性は、次式（２）に示す特
性である必要がある。サンプリング周期＝Ｔ，差分積分
器入力信号＝Ｖｓ，差分積分器出力信号＝Ｖｏとすれ
ば、
【００２０】
【数１】
【００２１】これをＺ変換式で表せば次式（３）にな
る。 Ｖo(z)＝−α［２Ｖs(z)−Ｚ-1Ｖs(z)＋２Ｚ-1Ｖo(z)−Ｚ-2Ｖo(z)］ ・・・（３） １ビット量子化器３の出力をＹoとすれば、パルス増幅
器７の出力は遅延器５でＴの時間遅延があることからＺ
-1Ｙo(z)となる。パルス増幅器７の出力信号Ｚ -1Ｙo(z)
と２状態変調入力端子１に加えられた信号ＶinでＶs(z)
を表すと次式（４）になる。
る。 Ｖo(z)＝−α［２Ｖs(z)−Ｚ-1Ｖs(z)＋２Ｚ-1Ｖo(z)−Ｚ-2Ｖo(z)］ ・・・（３） １ビット量子化器３の出力をＹoとすれば、パルス増幅
器７の出力は遅延器５でＴの時間遅延があることからＺ
-1Ｙo(z)となる。パルス増幅器７の出力信号Ｚ -1Ｙo(z)
と２状態変調入力端子１に加えられた信号ＶinでＶs(z)
を表すと次式（４）になる。
【００２２】 Ｖs(z)＝Ｖin(z)＋Ｚー1Ｙo(z) ・・・（４） 式（４）を用いて式（３）を表せば次式（５）となる。
【００２３】 Ｖo(z)＝−αＶin(z)［２−Ｚ-1］＋［２Ｚ-1−Ｚ-2］［Ｖo(z)−αＹo(z)］ ・・・（５） 式（５）は式（１）と同じであり、図１に示すデルタシ
グマ変調増幅器と図２に示すデルタシグマ変調器が同様
の動作をすることがわかる。
グマ変調増幅器と図２に示すデルタシグマ変調器が同様
の動作をすることがわかる。
【００２４】図３にデルタシグマ変調器の信号及び量子
化ノイズスペクトルを示す。１ビット量子化器による量
子化ノイズは、ホワイトノイズと考えられるが、デルタ
シグマ変調のノイズシェーピング特性により、サンプリ
ング周波数（遅延器のクロック周波数）の１／２付近に
量子化ノイズのピークが現れる。
化ノイズスペクトルを示す。１ビット量子化器による量
子化ノイズは、ホワイトノイズと考えられるが、デルタ
シグマ変調のノイズシェーピング特性により、サンプリ
ング周波数（遅延器のクロック周波数）の１／２付近に
量子化ノイズのピークが現れる。
【００２５】同様に、本発明のＤ級増幅器において、デ
ジタル信号選択スイッチ４で遅延器５の出力信号を選択
し、パルス増幅器７で電力増幅する閉回路ループの場合
もノイズシェーピング特性を示す。また、サンプリング
周波数は遅延器５に供給されるクロックの周波数である
こともデルタシグマ変調器と同様である。閉回路ループ
が高周波数域で発振（キャリア発振）する周波数は、量
子化誤差を減少するように働くため、一定にはならな
い。
ジタル信号選択スイッチ４で遅延器５の出力信号を選択
し、パルス増幅器７で電力増幅する閉回路ループの場合
もノイズシェーピング特性を示す。また、サンプリング
周波数は遅延器５に供給されるクロックの周波数である
こともデルタシグマ変調器と同様である。閉回路ループ
が高周波数域で発振（キャリア発振）する周波数は、量
子化誤差を減少するように働くため、一定にはならな
い。
【００２６】次に、デジタル信号選択スイッチ４で１ビ
ット量子化器３のデジタル出力信号を選択し、パルス増
幅器７で増幅する場合の説明をする。差分積分器２，１
ビット量子化器３，デジタル信号選択スイッチ４，パル
ス増幅器７および帰還回路３０からなる閉回路ループで
はパルス幅変調が行われる。パルス増幅器７の出力信号
は帰還回路３０を通ったのち差分積分器２により積分さ
れ、積分出力が１ビット量子化器３に加えられる。積分
出力が１ビット量子化器３の量子化レベル（０ボルトと
仮定する）以上ならば、１ビット量子化器３の出力は”
１”になり、量子化レベル以下ならば１ビット量子化器
３の出力は”０”になる。閉回路ループは、負帰還回路
を構成しているから、閉回路ループを構成する差分積分
器２、１ビット量子化器３，デジタル信号選択スイッチ
４、パルス増幅器７の時定数により発振し、１ビット量
子化器３およびパルス増幅器７からはデューティーサイ
クル５０％のパルスが出力される。。閉回路ループが発
振している状態で、入力端子１に入力信号が加えられる
と、差分積分器２の積分出力は入力信号に応じてバイア
スされる。このバイアスされた積分出力が１ビット量子
化器３により量子化されるため、バイアスされた量すな
わち入力信号に応じたデューティーサイクルのパルスが
１ビット量子化器３により出力され、ＰＷＭ変調信号が
得られる。
ット量子化器３のデジタル出力信号を選択し、パルス増
幅器７で増幅する場合の説明をする。差分積分器２，１
ビット量子化器３，デジタル信号選択スイッチ４，パル
ス増幅器７および帰還回路３０からなる閉回路ループで
はパルス幅変調が行われる。パルス増幅器７の出力信号
は帰還回路３０を通ったのち差分積分器２により積分さ
れ、積分出力が１ビット量子化器３に加えられる。積分
出力が１ビット量子化器３の量子化レベル（０ボルトと
仮定する）以上ならば、１ビット量子化器３の出力は”
１”になり、量子化レベル以下ならば１ビット量子化器
３の出力は”０”になる。閉回路ループは、負帰還回路
を構成しているから、閉回路ループを構成する差分積分
器２、１ビット量子化器３，デジタル信号選択スイッチ
４、パルス増幅器７の時定数により発振し、１ビット量
子化器３およびパルス増幅器７からはデューティーサイ
クル５０％のパルスが出力される。。閉回路ループが発
振している状態で、入力端子１に入力信号が加えられる
と、差分積分器２の積分出力は入力信号に応じてバイア
スされる。このバイアスされた積分出力が１ビット量子
化器３により量子化されるため、バイアスされた量すな
わち入力信号に応じたデューティーサイクルのパルスが
１ビット量子化器３により出力され、ＰＷＭ変調信号が
得られる。
【００２７】
【発明の効果】以上のように本発明は、入力信号と帰還
信号であるパルス出力信号との差分を積分した差分積分
信号を出力する差分積分器（２）と、差分積分信号の極
性を判定して１ビットのデジタル信号を出力する１ビッ
ト量子化器（３）と、１ビット量子化器（３）のデジタ
ル出力信号を任意の周波数のクロックで遅延させる遅延
器（５）と、遅延器（５）あるいは１ビット量子化器
（３）の出力であるデジタル信号を選択するデジタル信
号選択スイッチ（４）と、デジタル信号選択スイッチ
（４）により選択されたデジタル信号を電力増幅するパ
ルス増幅器（７）と、パルス増幅器（７）のパルス出力
信号を帰還信号として差分積分器（２）に送出する帰還
回路（３０）を設けることにより、Ｄ級増幅器の信号処
理方式をデジタル信号選択スイッチにより簡単に切り替
えることができる。
信号であるパルス出力信号との差分を積分した差分積分
信号を出力する差分積分器（２）と、差分積分信号の極
性を判定して１ビットのデジタル信号を出力する１ビッ
ト量子化器（３）と、１ビット量子化器（３）のデジタ
ル出力信号を任意の周波数のクロックで遅延させる遅延
器（５）と、遅延器（５）あるいは１ビット量子化器
（３）の出力であるデジタル信号を選択するデジタル信
号選択スイッチ（４）と、デジタル信号選択スイッチ
（４）により選択されたデジタル信号を電力増幅するパ
ルス増幅器（７）と、パルス増幅器（７）のパルス出力
信号を帰還信号として差分積分器（２）に送出する帰還
回路（３０）を設けることにより、Ｄ級増幅器の信号処
理方式をデジタル信号選択スイッチにより簡単に切り替
えることができる。
【図１】本発明の一実施例におけるＤ級増幅器の構成を
示すブロック図
示すブロック図
【図２】同実施例におけるデルタシグマ変調器のブロッ
ク線図
ク線図
【図３】同実施例におけるデルタシグマ変調器の信号及
び量子化ノイズスペクトルを表す特性図
び量子化ノイズスペクトルを表す特性図
【図４】従来のパルス幅変調増幅器の構成を示すブロッ
ク図
ク図
１ 入力端子 ２ 差分積分器 ３ １ビット量子化器 ４ デジタル信号選択スイッチ ５ 遅延器 ６ クロック発振器 ７ パルス増幅器 ８ ローパスフィルタ ９ 出力端子 ３０ 帰還回路
Claims (1)
- 【請求項１】 入力信号と帰還信号であるパルス出力信
号との差分を積分した差分積分信号を出力する差分積分
器と、 前記差分積分信号の極性を判定して１ビットのデジタル
信号に変換する１ビット量子化器と、 前記１ビット量子化器のデジタル出力信号を任意の周波
数のクロックで遅延させる遅延器と、 前記遅延器の出力信号と、前記１ビット量子化器のデジ
タル出力信号を選択するデジタル信号選択スイッチと、 前記デジタル信号選択スイッチで選択されたデジタル信
号を電力増幅するパルス増幅器と、 前記パルス増幅器により増幅されたパルス出力信号を帰
還信号として前記差分積分器に送出する帰還回路と、 前記パルス増幅器の出力に接続され、必要な周波数帯域
の信号のみを通過させるローパスフィルタと、を備えた
Ｄ級増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317666A JPH0775291B2 (ja) | 1991-12-02 | 1991-12-02 | Ｄ級増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317666A JPH0775291B2 (ja) | 1991-12-02 | 1991-12-02 | Ｄ級増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152867A true JPH05152867A (ja) | 1993-06-18 |
| JPH0775291B2 JPH0775291B2 (ja) | 1995-08-09 |
Family
ID=18090677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317666A Expired - Fee Related JPH0775291B2 (ja) | 1991-12-02 | 1991-12-02 | Ｄ級増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775291B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621335B2 (en) * | 2001-04-18 | 2003-09-16 | Microsemi Corporation | Class D amplifier with passive RC network |
| JP2009284200A (ja) * | 2008-05-22 | 2009-12-03 | Sharp Corp | 変調装置、ｄ級増幅装置及び変調方法 |
| US7642877B2 (en) | 2005-09-23 | 2010-01-05 | Infineon Technologies Ag | Self-oscillating modulator and method for adjusting a self-oscillating modulator |
| US20110285472A1 (en) * | 2007-05-15 | 2011-11-24 | Qualcomm Incorporated | Output circuits with class d amplifier |
-
1991
- 1991-12-02 JP JP3317666A patent/JPH0775291B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621335B2 (en) * | 2001-04-18 | 2003-09-16 | Microsemi Corporation | Class D amplifier with passive RC network |
| US7642877B2 (en) | 2005-09-23 | 2010-01-05 | Infineon Technologies Ag | Self-oscillating modulator and method for adjusting a self-oscillating modulator |
| US20110285472A1 (en) * | 2007-05-15 | 2011-11-24 | Qualcomm Incorporated | Output circuits with class d amplifier |
| US8536938B2 (en) | 2007-05-15 | 2013-09-17 | Qualcomm, Incorporated | Output circuits with class D amplifier |
| US8633763B2 (en) * | 2007-05-15 | 2014-01-21 | Qualcomm Incorporated | Output circuits with class D amplifier |
| JP2009284200A (ja) * | 2008-05-22 | 2009-12-03 | Sharp Corp | 変調装置、ｄ級増幅装置及び変調方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775291B2 (ja) | 1995-08-09 |
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Legal Events
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