JPH07218592A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は被試験素子とピンエレクトロニ
クス間の伝送線で被試験素子からの応答波形が多重反射
して試験精度を劣化させるのを防止できる多重反射防止
回路を装備した半導体試験装置を提供することにある。 【構成】半導体試験装置のアナログコンパレータ近傍に
その入力インピーダンスが被試験素子の出力する応答波
形のハイレベル電圧以上及びローレベル電圧以下の部分
で伝送線路の特性インピーダンスと等しい多重反射防止
回路を設け、多重反射を防止するとともに、半導体試験
装置が試験波形を出力する場合に、多重反射防止回路の
入力インピーダンスを伝送線路の特性インピーダンスに
比べて高インピーダンスにする手段を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体素子の試験装置に
係わり、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，
ＢＩ−ＣＭＯＳ等の非終端を原則としたデバイスの試験
に好適の半導体試験装置に関する。

【０００２】

【従来の技術】従来の半導体試験装置は電子情報通信学
会技術研究報告第１８９巻、第３４８号，ＩＣＤ８９−
１７０（１９８９年）の第５１頁から第５８頁に記載さ
れているように、伝送線を駆動しないことを前提にして
設計された終端抵抗を用いないＴＴＬやＣＭＯＳデバイ
スとピンエレクトロニクス間の波形特性すなわち被試験
素子からの応答波形の多重反射によるリンギング波形を
試験装置に標準装備されているダイナミックロードから
電流注入して取り除き、これによりリンギング波形によ
る誤判定を防止していた。

【０００３】

【発明が解決しようとする課題】上記従来技術はダイオ
ードブリッジと定電流源で構成されたダイナミックロー
ドを用いているため、ダイナミックロードと被試験素子
を接続している伝送線のインピーダンスとダイナミック
ロードの入力インピーダンスの電力整合が取れないた
め、リンギング波形を完全に取り除くことができないと
いう問題があった。

【０００４】本発明の目的は被試験素子とピンエレクト
ロニクス間の伝送線で被試験素子からの応答波形が多重
反射して試験精度を劣化させるのを防止できる多重反射
防止回路を装備した半導体試験装置を提供することにあ
る。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体試験装置はピンエレクトロニクス内
のアナログコンパレータの入力端近傍に抵抗とダイオー
ドとトランジスタスイッチと定電圧源から成るなどの多
重反射防止回路を設けるようにしたものである。

【０００６】

【作用】上記半導体試験装置の多重反射防止回路の抵抗
とダイオードとトランジスタスイッチのオン抵抗の直列
抵抗値をピンエレクトロニクスと被試験素子間を接続す
る伝送線の特性インピーダンスと等しくするのが好まし
く、多重反射防止回路の定電圧源の電位を被試験素子の
出力電圧にほぼ等しくすることにより、反射波成分につ
いてのみ整合をとり多重反射を防止することができ、こ
れにより被試験素子からの出力波形の正確なタイミング
測定が可能となり、高精度な動作速度及びアクセス時間
の選別試験が可能となる。

【０００７】

【実施例】以下に本発明の実施例を図１から図５により
説明する。

【０００８】図１は本発明による半導体試験装置の一実
施例を示すブロック図である。図１において、半導体試
験装置はタイミング発生器２と、パターン発生器１と、
波形フォーマッタ３と、デジタルコンパレータ４と、ド
ライバ５と、アナログコンパレータ６と、ドライバ５お
よびアナログコンパレータ６と被試験素子８を電気的に
接続する伝送線１２と、アナログコンパレータ６の近傍
に設けられる多重反射防止回路７、多重反射防止回路７
のクランプレベルを設定するＤＡ変換器１０ａ，１０ｂ
と、制御用計算機９とから成る。

【０００９】上記構成で、タイミング発生器２で作成さ
れたタイミング信号とパターン発生器１で作成されたテ
ストパターンとは波形フォーマッタ３で合成され、その
出力はドライバ５を介して試験波形となって伝送線１２
により被試験素子８に与えられる。この試験波形の応答
としての被試験素子８からの出力信号をアナログコンパ
レータ６で電圧比較して“０”、“１”のデジタル値に
変換した後に、デジタルコンパレータ４によりパターン
発生器１で作成した良品素子の応答である期待値との間
でタイミング信号の示す時刻に比較試験を行う。このよ
うな試験を行うＬＳＩテスタでは論理が正しく動作する
か否かを確認する試験とともに、規定された時間内に論
理回路が応答するか否かを確認する。後者の試験の時間
精度を向上するためにアナログコンパレータ６の入力端
近傍に多重反射防止回路７を設けている。

【００１０】図２は図１の半導体試験装置の被試験素子
から受け取る応答波形図である。図２のａ）は反射ダイ
アグラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図２の
ｂ）は被試験素子８のコンパレータ６端での応答波形を
示す。図１の多重反射防止回路７の出力インピーダンス
が伝送線１２の特性インピーダンスＺ０に等しい場合に
ついて、図２により多重反射防止回路７の動作を次に説
明する。

【００１１】図２は、被試験素子８がハイレベルからロ
ーレベルに遷移する場合を示したものである。図２の
ａ）に示すように多重反射防止回路７の電圧電流特性１
０１は被試験素子８のローレベルの出力特性で電流Ｉが
零の時の点Ｃで折れ曲がった特性を持つようにあらかじ
めＤＡ変換器１０ｂの出力電圧値が調整されている。し
たがって多重反射防止回路７の特性は電圧値Ｖが被試験
素子８のローレベルの電流零の電圧値以上の場合には電
流Ｉが零であり、それ以下の電圧値に対しては傾きがＺ
０の直線上を移動するため電流Ｉが流れることになる。
被試験素子８の出力信号が時刻ｔ０においてハイレベル
からローレベルに変化すると、図２のａ）の反射ダイア
グラムにおいて被試験素子８のハイレベルの値である電
流が零の点から伝送線１２の特性インピーダンスＺ０の
傾きを持つ直線１０２と被試験素子８のローレベルの出
力特性１００との交点Ａの電位まで下降する。この波形
が伝送線上を伝播し、時刻ｔ０＋τに多重反射防止回路
７に到達すると、図２のａ）のＡ点から傾き−Ｚ０を持
つ直線１０３と多重反射防止回路７の特性１０１との交
点であるＢ点まで多重反射防止回路７端での電位が下降
する。この波形が反射されて時刻ｔ０＋２τに被試験素
子端に到達すると、図２のａ）ではＢ点から傾きＺ０を
もった直線１０１と被試験素子８のローレベルの出力特
性１００の交点であるＣ点に移動する。したがって被試
験素子端での被試験素子８の出力波形は無負荷時の出力
電圧ＶＯＬとなる。よって多重反射防止回路７の近傍に
配置されたアナログコンパレータ６の入力端での波形も
時刻ｔ０＋３τにおいて、図２のｂ）に示した多重反射
防止回路端での被試験素子８の出力波形と等しくなり、
したがって被試験素子８からの出力波形を電圧比較する
アナログコンパレータ６の入力端では、被試験素子８の
ローレベル以上となる箇所が発生せず、立ち下り波形の
正確なタイミング測定ができる。

【００１２】次に、被試験素子８がローレベルからハイ
レベルに遷移する場合を、図３を用いて説明する。図３
のａ）に示すように多重反射防止回路７の電圧電流特性
１０１は被試験素子８のハイレベルの出力特性で電流Ｉ
が零の時の点Ｃで折れ曲がった特性を持つようにあらか
じめＤＡ変換器１０ａの出力電圧値が調整されている。
したがって多重反射防止回路７の特性は電圧値Ｖが被試
験素子８のハイレベルの電流零の電圧値未満の場合には
電流Ｉが零であり、それ以上の電圧値に対しては傾きが
Ｚ０の直線上を移動するため電流Ｉが流れることにな
る。被試験素子８の出力信号が時刻ｔ０において、ロー
レベルからハイレベルに変化すると、図３のａ）の反射
ダイアグラムにおいて被試験素子８のローレベルの値で
ある電流が零の点から伝送線１２の特性インピーダンス
Ｚ０の傾きを持つ直線１０４と被試験素子８のハイレベ
ルの出力特性１０５との交点Ａの電位まで上昇する。こ
の波形が伝送線上を伝播し、時刻ｔ０＋τに多重反射防
止回路７に到達すると、図２のａ）のＡ点から傾き−Ｚ
０をもつ直線１０６と多重反射防止回路７の特性１０１
との交点であるＢ点まで多重反射防止回路７端での電位
が上昇する。この波形が反射されて時刻ｔ０＋２τに被
試験素子端に到達すると、図２のａ）ではＢ点から傾き
Ｚ０をもった直線１０１と被試験素子８のハイレベルの
出力特性１０５の交点であるＣ点に移動する。したがっ
て被試験素子端での被試験素子８の出力波形は無負荷時
の出力電圧ＶＯＨとなる。よって多重反射防止回路７の
近傍に配置されたアナログコンパレータ６の入力端での
波形も時刻ｔ０＋３τにおいて、図２のｂ）に示した多
重反射防止回路端での被試験素子８の出力波形と等しく
なり、したがって被試験素子８からの出力波形を電圧比
較するアナログコンパレータ６の入力端では、被試験素
子８のハイレベル以下となる箇所が発生せず、立ち下り
波形の正確なタイミング測定ができる。

【００１３】図４は本発明による多重反射防止回路７の
実施例を示す回路図である。図４を用いて多重反射防止
回路７の動作を詳細に説明する。多重反射防止回路７
は、スイッチ駆動回路１３、オペアンプＯＰ１、ＯＰ
２、定電流源ＣＣ１〜ＣＣ４、トランジスタＱ１〜Ｑ
８、ダイオードＤ１〜Ｄ４、スイッチＳＷ１〜ＳＷ４、
および抵抗Ｒ１、Ｒ２から成っている。まず初めに、制
御信号ＯＮ−Ｐがハイレベルで、スイッチＳＷ２、ＳＷ
３が閉、スイッチＳＷ１、ＳＷ４が開の場合の動作を説
明する。なお、電源端子ＶｃｃおよびＶｅｅは適当な電
源に接続され、クランプ端子ＶＣＬ、ＶＣＨはＤＡ変換
器１０ａ、１０ｂにより、被試験素子８の出力電流が零
の時のローレベル電圧、およびハイレベル電圧に設定さ
れている。

【００１４】トランジスタＱ３とＱ４は、インバーテッ
ドダーリントン接続されており、トランジスタＱ３のベ
ース電位からトランジスタＱ３のベースエミッタ電圧と
ダイオードＤ３の電圧降下分下がった電圧よりも、出力
端子ＶＤＵＴの電位が下がると、出力端子ＶＤＵＴから
電流が流れ出す。一方、トランジスタＱ７とＱ８も、イ
ンバーテッドダーリントン接続されており、トランジス
タＱ７のベース電位からトランジスタＱ７のベースエミ
ッタ電圧とダイオードＤ３の電圧降下分上がった電圧よ
りも、出力端子ＶＤＵＴの電位が上がると、出力端子Ｖ
ＤＵＴから電流を吸い込む。

【００１５】流れ出す電流は、トランジスタＱ３および
トランジスタＱ４で構成されたインバーテッドダーリン
トントランジスタの出力インピーダンスとダイオードＤ
３のインピーダンスおよび抵抗３の抵抗値の和によって
決まる。一方、吸い込む電流は、トランジスタＱ７およ
びトランジスタＱ８で構成されたインバーテッドダーリ
ントントランジスタの出力インピーダンスとダイオード
Ｄ４のインピーダンスおよび抵抗３の抵抗値の和によっ
て決まる。ここでは、抵抗Ｒ３の値を調整して、伝送線
１２の特性インピーダンスに等しい、インピーダンスを
得ている。

【００１６】次に、電流を流れ出し始める電位、および
電流を吸い込み始める電位について説明する。電流を流
し出し始める電位は、トランジスタＱ３のベース電位に
よって制御している。トランジスタＱ３のベースは、オ
ペアンプＯＰ１の出力につながれているとともに、トラ
ンジスタＱ１のベースにつながれている。トランジスタ
Ｑ１はトランジスタＱ３を模擬したトランジスタであ
り、以下同様にトランジスタＱ２はトランジスタＱ４
を、ダイオードＤ１はダイオードＤ３を抵抗Ｒ１はスイ
ッチＳＷ２のオン抵抗を模擬したものである。また、定
電流源ＣＣ３は定電流源ＣＣ４を模擬したものである。
したがって、オペアンプＯＰ１の反転入力に印加される
電位は、ダイオードＤ３がバイアスされ、出力端子ＶＤ
ＵＴから電流が流れ始める電位に等しく、オペアンプの
非反転入力に印加されているローレベルクランプ電圧Ｖ
ＣＬと等しくなる。一方、電流を吸い込み始める電位
は、トランジスタＱ７のベース電位によって制御してい
る。トランジスタＱ７のベースは、オペアンプＯＰ２の
出力につながれているとともに、トランジスタＱＱ５の
ベースにつながれている。トランジスタＱ５はトランジ
スタＱ７を模擬したトランジスタであり、以下同様にト
ランジスタＱ６はトランジスタＱ８を、ダイオードＤ２
はダイオードＤ４を抵抗Ｒ２はスイッチＳＷ３のオン抵
抗を模擬したものである。また、定電流源ＣＣ１は定電
流源ＣＣ２を模擬したものである。したがって、オペア
ンプＯＰ２の反転入力に印加される電位は、ダイオード
Ｄ３がバイアスされ、出力端子ＶＤＵＴから電流を吸い
込み始める電位に等しく、オペアンプの非反転入力に印
加されているハイレベルクランプ電圧ＶＣＨと等しくな
る。

【００１７】以上説明したように、多重反射防止回路７
は、図２ａ）に示す電圧電流特性を持つ。

【００１８】次に、多重反射防止回路７の出力特性を高
インピーダンスにする機能について説明する。被試験素
子からの応答波形をコンパレータ６に取り込む際に、多
重反射回路７を動作させ、ドライバ５が試験波形を被試
験素子８に印加する場合は多重反射防止回路７の出力特
性を高インピーダンス状態にする。高インピーダンス状
態は、制御端子ＯＮ−Ｐをローレベルにすることによ
り、実現する。制御端子ＯＮ−Ｐがローレベルとなる
と、スイッチ駆動回路１３により、スイッチＳＷ１、Ｓ
Ｗ４が閉、スイッチＳＷ２、ＳＷ３が開となる。したが
って、トランジスタＱ３のエミッタはトランジスタＱ４
のコレクタと切り離されるとともに、トランジスタＱ４
のベースとエミッタが短絡されるため、ダイオードＤ３
には出力端子ＶＤＵＴに印加される電圧によらず、電流
が流れない。一方、ダイオードＤ４に流れる電流も、ト
ランジスタＱ７のエミッタがトランジスタＱ８のコレク
タと切り離されるとともに、トランジスタＱ８のベース
とエミッタが短絡されるため、零となる。したがって、
出力端子ＶＤＵＴの印加電圧によらず出力端子ＶＤＵＴ
には電流が流れず、高インピーダンス状態を実現する。

【００１９】図５は本発明による他の多重反射防止回路
７の実施例を示す回路図である。図５の実施例は図４の
実施例の出力インピーダンスを決定する抵抗Ｒ３を電流
を流し出す側と電流を吸い込む側で独立に設け、電流を
流し出す側の抵抗をＲ３、吸い込む側の抵抗をＲ１１と
したものであり、動作は図４の実施例と同一である。

【００２０】

【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏す半導体試験
装置を構成するアナログコンパレータに近傍に多重反射
防止回路を設けることにより、被試験素子からの応答波
形に多重反射が発生しないため正確なタイミング測定が
できる。従って高精度な動作速度及びアクセス時間の選
別試験が可能となる。またトランジスタスイッチとダイ
オードと抵抗の合成抵抗値を半導体試験装置と被試験素
子を接続する伝送線の特性インピーダンスの等しくする
ことにより、多重反射を完全にとり除くことができる。
さらに本多重反射防止回路は、伝送線路の特性インピー
ダンスと等しい入力インピーダンスを持つため、ＥＣＬ
やＧＴＬ，ＣＴＴと言った終端インターフェイスを持つ
ＬＳＩ ＩＣ等の終端回路としても用いることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】図１の半導体試験装置の被試験素子から受け取
る応答波形図である。

【図３】図１の半導体試験装置の被試験素子から受け取
る応答波形図である。

【図４】本発明による多重反射防止回路の一実施例を示
す構成図である。

【図５】本発明による他の多重反射防止回路の一実施例
を示す構成図である。

【符号の説明】

２…タイミング発生器、 １…パターン発生器、 ３…波形フォーマッタ、 ４…デジタルコンパレータ、 ５…ドライバ、 ６…コンパレータ、 １２…伝送線、 ８…被試験素子、 ７…多重反射防止回路、 １０…ＤＡ変換器。

Claims (2)

【特許請求の範囲】
1. 【請求項１】タイミング発生器と、パターン発生器と、
   タイミング発生器で作成されたタイミング信号とパター
   ン発生器で作成されたテストパターンを合成する波形フ
   ォーマッタと、波形フォーマッタの出力波形を入力する
   ドライバと、ドライバ出力を被試験素子へ与える伝送線
   と、試験波形の応答としての被試験素子からの出力信号
   を伝送線を通し入力して電圧比較するアナログコンパレ
   ータと、アナログコンパレータの出力とパターン発生器
   で作成された期待値をタイミング発生器からの信号の示
   す時刻に論理比較試験するデジタルコンパレータとから
   成る半導体試験装置において、アナログコンパレータの
   入力端近傍に多重反射防止回路を設けたことを特徴とす
   る半導体試験装置。
2. 【請求項２】多重反射防止回路にその機能をオフする手
   段を設けたことを特徴とする請求項１記載の半導体試験
   装置。