JPH05312910A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【目的】多重反射防止回路のクランプ電圧設定に際し、
クランプダイオードのオン電圧を相殺する回路を付加す
ることで直に、クランプ電圧を設定することを可能にし
た半導体試験装置を提供する。 【構成】多重反射防止回路のクランプ電圧を同一特性を
持つダイオードにより相殺することで直にクランプ電圧
を設定できるようにし、多重反射防止回路のクランプ電
圧の設定を簡素化した。 【効果】被試験素子の応答波形をクランプする電圧レベ
ルはクランプ電圧補正回路により与えられるため、直
接、クランプする電圧を設定できる。したがって、ダイ
オードのオン電圧を予め測定しておいたり、演算する必
要がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体試験装置に係り、
特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ,ＰＭＯＳ，ＢＩ−Ｃ
ＭＯＳ等の非終端を原則としたデバイスの試験に好適な
半導体試験装置に関する。

【０００２】

【従来の技術】半導体試験装置はドライバから出力した
試験波形を伝送線路を介し被試験素子に入力し、試験波
形の応答としての被試験素子の出力波形を伝送線路を介
しコンパレータに入力している。ＴＴＬやＣＭＯＳデバ
イスは伝送線路を駆動しないことを前提にして設計され
ているため終端抵抗をもたない。そのためピンエレクト
ロニクスとの波形伝送は被試験素子の出力インピーダン
スと伝送線路の特性インピーダンスが異なるため被試験
素子の出力とコンパレータの入力の間で多重反射が起こ
り伝送波形にリンギングを生じる。一般に、半導体試験
装置はこの反射波によるタイミング精度の劣化を防止す
るために伝送線路の電気長を被試験素子の立上がり、立
下がり時間に比べ短くしている。しかし、被試験素子の
高速化、試験装置の大形化により上記の条件を満たすこ
とができなくなっている。このため、例えば電子情報通
信学会技術研究報告第１８９巻、第３４８号、ＩＣＤ８
９−１７０（１９８９年）の第５１項から第５８項に記
載されているように、多重反射によるリンギング波形を
試験装置に標準装備されているダイナミックロードから
電流注入して取り除き、これにより、リンギング波形に
よる誤判定を防止していた。

【０００３】

【発明が解決しようとする課題】上記従来の方法ではダ
イオードブリッジと定電流源で構成されたダイナミック
ロードを用いるため電流注入していない期間にはダイナ
ミックロード内部で電流を消費することになる。しか
し、標準的なテスタでは被試験素子とピンエレクトロニ
クス間の伝送線路の特性インピーダンスは５０Ωであ
り、被試験素子の出力振幅が５Ｖで出力インピーダンス
が１０Ωとするとリンギング波形の最初のアンダーシュ
ートの大きさが４Ｖとなるがこれを打ち消すには特性イ
ンピーダンスが５０Ωであるので８０ｍＡの電流を注入
する必要がある。そのため、近年の多ピンテスタではダ
イナミックロードの消費電力の増大とそれに伴う温度上
昇を抑えるための冷却装置の強化が必要となることから
テスタの価格が高価となる問題があった。

【０００４】本発明の目的は抵抗とダイオードと可変電
圧源からなる多重反射防止回路のダイオードのオン電圧
を考慮することなくクランプ電圧を設定でき、消費電力
の少ない多重反射防止回路を備えた半導体試験装置を提
供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体試験装置は、クランプ用ダイオ
ード１と同一特性をもつダイオード２のそれぞれ陰極を
定電流源に接続し、ダイオード２の陽極にクランプ電圧
を印加することでクランプ用ダイオード１のオン電圧を
ダイオード２のオン電圧で相殺することで、直接、クラ
ンプしたい電圧をクランプ電圧を設定できる。

【０００６】

【作用】上記半導体試験装置は多重反射防止回路のクラ
ンプ用ダイオードのオン電圧を相殺するクランプ電圧補
正回路が設けられており、直接に、クランプ電位を外部
から印加する。

【０００７】

【実施例】以下に本発明の実施例を図１により説明す
る。

【０００８】図１は本発明による半導体試験装置の一実
施例を示す構成図である。図１において、半導体試験装
置はタイミング発生器１と、パターン発生器２と、波形
フォーマッタ３と、デジタルコンパレータ４と、ドライ
バ５と、アナログコンパレータ６と、被試験素子８を電
気的に接続する伝送線路７と、アナログコンパレータ６
の近傍に設けた多重反射防止回路１１と、多重反射防止
回路１１内のダイオード１１１のオン電圧を相殺し、ク
ランプ電圧を直接設定するためのクランプ電圧補正回路
１２と、テスタＣＰＵ２０からセットされたデータ２０
ａにしたがいクランプ電圧２１ａを発生させる電圧発生
回路２１と、テスタ全体の動作を制御するテスタＣＰＵ
２０から成る。

【０００９】上記構成で、タイミング発生器１で作成さ
れたタイミング信号１ａとパターン発生器２で作成され
たテストパターン２ａとは波形フォーマット３で合成さ
れ、その出力はドライバ５により試験波形５ａとなり、
伝送線路７を介して被試験素子８に与えられる。この試
験波形５ａの応答として被試験素子８からの出力信号８
ａをアナログコンパレータ６で電圧比較して”０”、”
１”のデジタル値に変換した後に、デジタルコンパレー
タ４によりパターン発生器２で生成した良品素子の応答
である期待値２ｂとタイミング信号１ｂの示す時刻に比
較判定を行う。

【００１０】このときアナログコンパレータ６の近傍に
設けた多重反射防止回路１１により、被試験素子８の応
答に要する時間の測定精度を向上する。さらに、ここで
被試験素子８の応答波形８ａの多重反射成分をクランプ
するクランプ電圧は直に設定できるように電圧シフトす
るクランプ電圧補正回路１２により与える。クランプ電
圧２１ａはテスタＣＰＵ２０により制御される電圧発生
回路２１で生成する。

【００１１】図２は図１の半導体試験装置の被試験素子
８から受け取る応答波形である。図２のＡは反射ダイア
グラムで横軸は電流、縦軸は電圧を示し、図２のＢは被
試験素子８の応答波形を示す。図１の多重反射防止回路
１１の抵抗１１０とダイオード１１１のオン抵抗とクラ
ンプ電圧補正回路１２のオン抵抗の合成値が、伝送線路
７の特性インピーダンスＺ０に等しくなるように抵抗１
１０の抵抗値が選ばれている場合について多重反射防止
回路１１の動作を説明する。多重反射防止回路１１の特
性ｅ１はｄ点で折れ曲がり、合成抵抗が伝送線路の特性
インピーダンスＺ０と等しくなっている。特性ｅ１がｄ
点で折れ曲がるためには被試験素子８の出力ハイレベル
と同じ電位でダイオードクランプをかける必要がある。
したがって、ダイオード１１１の陰極端ではダイオード
１１１のオン電圧分下がった電位となっており、クラン
プ電圧補正回路１２によりダイオード１１１のオン電圧
を加えた電位とすることでダイオード１１１のオン電圧
を考慮すること無く被試験素子８の出力ハイレベルと同
電位レベルをクランプ電圧として与えている。

【００１２】つぎに、多重反射防止回路の動作を説明す
る。図２のＢに示すように時刻ｔ０で被試験素子８の出
力信号８ａがローレベルからハイレベルに変化すると、
被試験素子端での出力波形８ａの電圧は、図２のＡの反
射ダイアグラムにおいて被試験素子８のローレベルの値
である電圧ＶＯＬ、電流ゼロの点から伝送線路７の特性
インピーダンスＺ０の傾きを持つ直線ｅ３と被試験素子
８のハイレベルの出力特性ｆ１との交点ｂの電位まで上
昇する。この波形８ａが電気長τ秒の伝送線路７を伝幡
していき多重反射防止回路１１に到着すると図２のＡの
ｂ点から、傾き−Ｚ０を持つ直線ｅ２と多重反射防止回
路１１の特性ｅ１との交点ｃまで電位が上昇する。これ
を多重反射防止回路１１の入力端で観測すると時刻ｔ０
＋τにおいて図２のＢの実線で示すように電位Ｖ２まで
上昇する。この波形８ｂが反射されて被試験素子８に到
達すると、図２のＡではｃ点から傾きＺ０を持った直線
ｅ１と多重反射防止回路１１の特性ｆ１の交点ｄに移動
する。したがって、被試験素子８の出力端での出力波形
８ａは時刻ｔ０＋２τにおいて無負荷時の出力電圧ＶＯ
Ｈとなる。この波形が再反射され、多重反射防止回路１
１の入力端での波形８ｂは時刻ｔ０＋３τにおいて電圧
Ｖ２から無負荷時の出力電圧ＶＯＨとなる。このとき、
伝送線路７のあらゆる所の電位がＶＯＨに等しくなるた
め、時刻ｔ０＋３τ以後には反射現象が起こらず電位は
一定となる。したがって、多重反射防止回路１１の近傍
に配置されたアナログコンパレータ６の入力端子での波
形も図２のＢに示した波形８ｂと等しくなる。以上の動
作により、被試験素子８からの出力波形を電圧比較する
アナログコンパレータ６の入力端では、被試験素子８の
ハイレベル以下となる箇所が発生せず、立上がりの正確
な時間測定ができる。

【００１３】図３は本発明による具体的なクランプ電圧
補正回路を示した半導体試験装置の一実施例を示すブロ
ック図である。図３において、図１と同一符号は相当部
分を示すものである。クランプ電圧補正回路１２は、多
重反射防止回路１１のオン電流とクランプ電圧補正回路
の動作電流を引き込む定電流源１２２と、ダイオード１
１１と同一特性を持ちダイオード１１１のオン電圧を補
正するためのダイオード１２１と、ダイオード１２１に
クランプ電圧を印加し、動作電流を流し込む定電圧源１
２０により構成される。つぎに、多重反射防止回路１１
とクランプ補正回路１２の動作について説明する。

【００１４】被試験素子８がローレベルのとき多重反射
防止回路１１はオフ状態となっており、Ａ点の電位はク
ランプ電圧よりダイオード１２１のオン電圧分下がった
電位となっている。つづいて、被試験素子８がハイレベ
ルとなり、多重反射防止回路１１の入力端電位がハイレ
ベルを越えると、多重反射防止回路１１は動作を開始
し、Ｂ点での電位は抵抗１１０での電圧降下分シフトし
た値となる。多重反射防止回路１１入力端で反射した成
分は伝送線路を通過した後、被試験素子８に到達し再
び、反射波となって伝送線路７を介して多重反射防止回
路１１の入力端に到達する。このとき、多重反射防止回
路１１は動作状態であるため、多重反射防止回路１１の
Ｂ点はクランプ電圧と同電位となっている。また、多重
反射防止回路１１の入力端から見たインピーダンスは、
抵抗１１０の抵抗値とダイオード１１1のオン抵抗とダ
イオード1２1のオン抵抗の合成抵抗で表され、伝送線路
７の特性インピーダンス、Ｚ０と等しくなるように抵抗
１１０の抵抗値は選ばれている。したがって、多重反射
防止回路１１の動作状態に戻ってきた反射波は特性イン
ピーダンスＺ０で終端されているため、再び反射波とな
って被試験素子８に戻ることはない。また、クランプ電
圧の設定も、ダイオード１１１とダイオード１２１の特
性が等しければ、定電圧源１２０の設定電圧を直にクラ
ンプ電圧とすることができる。

【００１５】図４は本発明による他の具体的なクランプ
電圧補正回路を示した半導体試験装置の一実施例を示す
ブロック図である。図４において、図１、図３と同一符
号は相当部分を示すものである。クランプ電圧補正回路
１２は多重反射防止回路１１のオン電流とクランプ電圧
補正回路の動作電流を引き込む定電流源１２２と、ダイ
オード１１１と同一特性を持ちダイオード１１１のオン
電圧を補正するためのダイオード１２１と、ダイオード
１２１の動作電流を与えるためのトランジスタ１２３
と、ダイオード１２１の陽極とクランプ電圧に比較し、
常に、ダイオード１２１の陽極の電位をクランプ電圧に
保つオペアンプ１２４により構成される。クランプ電圧
補正回路１２のＣ点はオペアンプ１２４により、常にク
ランプ電圧となるように制御されている。ここで、多重
反射防止回路１１がオン状態になると、多重反射防止回
路１１のダイオード１１１のオン電圧とクランプ電圧補
正回路１２のダイオード１２１のオン電圧は等しいこと
から、多重反射防止回路１１のＢ点はクランプ電圧とな
り、図２、図３で説明したごとく多重反射による影響が
避けることができる。また、図４においては、図３に用
いた大きな電流を流せる定電流源を使用していないた
め、集積化が容易にできる利点がある。

【００１６】図５は図４の半導体試験装置にＩ／Ｏ切替
えスイッチを設けた一実施例を示す回路図である。被試
験素子８のＩ／Ｏピンにおいて、Ｉ／Ｏ切替えスイッチ
を設けることで、ドライバ５の出力波形が多重反射防止
回路により歪むことが無いようにしている。図５におい
て、Ｉ／Ｏ切替えスイッチ１４はダイオード１４０、１
４１、１４２、１４３から成り、多重反射防止回路１１
の接続を切替えるスイッチ１５はダイオード１５０、１
５１、１５２、１５３から成る。各々の、スイッチはカ
レントスイッチ1６、1７で駆動し、カレントスイッチの
一方のトランジスタ１６０、１７０にＩ／Ｏ切替えスイ
ッチ１４を、他方のトランジスタ１６１、１７１の多重
反射防止回路１１の接続を切替えるスイッチ１５を接続
する。

【００１７】つぎに動作について説明する。先ず、ドラ
イバ５から被試験素子８にドライバ波形を出力する場
合、スイッチ制御回路１３は各々のカレントスイッチ1
６、1７のトランジスタ１６０、１７０にハイレベルを
印加する。これにより、Ｉ／Ｏ切替えスイッチ１４は電
流が流れオンとなり、スイッチ回路１５はオフとなり、
多重反射防止回路１１は切り離される。このとき、被試
験素子８のＩ／Ｏピンから見たインピーダンスは終端抵
抗１１０の抵抗値とＩ／Ｏ切替えスイッチ１４のオン抵
抗とドライバ５の出力インピーダンスの合成値で表され
る。この合成抵抗を伝送線路の特性インピーダンスと等
しくすることで、被試験素子８の入力インピーダンスが
高いために起こる反射波がドライバ５に戻り、再び、被
試験素子８に戻ることを防いでいる。

【００１８】つぎに、被試験素子８が出力ピンとなる場
合、スイッチ制御回路１３はカレントスイッチ１６、１
７のトランジスタ１６１、１７１にハイレベルを印加す
る。これにより、多重反射防止回路１１を接続するスイ
ッチ１５に電流が流れオンとなり、Ｉ／Ｏ切替えスイッ
チ１４はオフとなり、ドライバ５は切り離される。ここ
で、被試験素子８の出力ピンから見たインピーダンスも
伝送線路７の特性インピーダンスＺ０と等しくなるた
め、多重反射は起こらない。

【００１９】図６は本発明による他の半導体試験装置の
一実施例を示す回路図である。図６において、図５と同
一符号は相当部分を示すものである。図６はドライバ５
の出力インピーダンスに比べ、多重反射防止回路１１の
オン抵抗が大きい場合の特性インピーダンスを伝送線路
７の特性インピーダンスＺ０に整合するための方法であ
る。ドライバ５から試験波形を出力する場合にはＩ／Ｏ
切替えスイッチ１４がオンとなり、多重反射防止回路１
１が切り離され、ドライバ５が接続される。被試験素子
８から見た特性インピーダンスは終端抵抗１１０と終端
抵抗１１２と、Ｉ／Ｏ切替えスイッチ１４のオン抵抗と
ドライバ５の出力インピーダンスの合成値となる。一
方、被試験素子８から応答波形を入力する場合は、スイ
ッチ１５がオンとなり、多重反射防止回路１１が接続さ
れ、ドライバ５が切り離される。このとき、被試験素子
８から見た特性インピーダンスは、終端抵抗１１０とス
イッチ１５のオン抵抗と多重反射防止回路のオン抵抗の
合成抵抗となる。ここで、多重反射防止回路１１のオン
抵抗と、ドライバ５の出力抵抗と終端抵抗１１２の合成
抵抗が等しくなるように終端抵抗１１２の値を選ぶ。つ
ぎに、被試験素子８から見た特性インピーダンスがそれ
ぞれの場合でＺ０に等しくなるように、終端抵抗１１０
の抵抗値を選ぶことで多重反射の発生しない半導体試験
装置を実現できる。

【００２０】図７は本発明によるさらに半導体試験装置
の一実施例を示す回路図である。図７において、図５と
同一符号は相当部分を示すものである。図７はドライバ
５の出力インピーダンスと、多重反射防止回路１１のオ
ン抵抗が異なる場合の特性インピーダンスをＺ０に整合
するための方法である。ドライバ５から試験波形を出力
する場合にはＩ／Ｏ切替えスイッチ１４がオンとなり、
多重反射防止回路１１が切り離され、ドライバ５が接続
される。被試験素子８から見た特性インピーダンスは終
端抵抗１１２とＩ／Ｏ切替えスイッチ１４のオン抵抗と
ドライバ５の出力インピーダンスの合成値となる。一
方、被試験素子８から応答波形を入力する場合は、スイ
ッチ１５がオンとなり、多重反射防止回路１１が接続さ
れ、ドライバ５が切り離される。このたき、被試験素子
８から見た特性インピーダンスは終端抵抗１１０とスイ
ッチ１５のオン抵抗と多重反射防止回路１１のオン抵抗
の合成値となる。ここで、被試験素子８から見た特性イ
ンピーダンスがそれぞれの場合でＺ０に等しくなるよう
に、終端抵抗１１０、１１２の抵抗値をそれぞれ選ぶこ
とで多重反射の発生しない半導体試験装置を実現でき
る。

【００２１】図８はさらに高速波形を入力する場合の図
４におけるクランプ電圧補正回路の構成を示す回路図で
ある。多重反射防止回路１１に急竣な立上がり時間を持
つ被試験素子８の出力波形が入力されるとダイオード１
１１の寄生容量により、Ａ点の電位が上昇する。同時
に、クランプ電圧補正回路１２のダイオード１２１の寄
生容量によりＣ点の電位が上昇し、定電流源１２５が無
い場合は、トランジスタ１２３のベース・エミッタ間の
電圧が低くなり、トランジスタ１２３がカットオフす
る。したがって、Ｃ点の電位をクランプ電圧に保つこと
ができず、その結果、Ｂ点もクランプ電圧とならない。
しかし、定電流源１２５を設けることで、ダイオード１
２１の寄生容量を介してＣ点に流れ込む電流成分は定電
流源１２５を通して除去できるため、Ｃ点の電位をクラ
ンプ電圧に保つことができる。

【００２２】図９は、本発明によるさらに他の半導体試
験装置の一実施例を示す回路図である。図９は図８にお
ける多重反射防止回路１１の定電流源１２２をスイッチ
制御回路１３により、オン、オフさせるものである。す
なわち、ドライバ５から被試験素子８に試験波形５ａを
印加する場合には定電流源１２２をオフとし、流す電流
をゼロとする。つぎに、被試験素子８の応答波形を入力
する場合には定電流源１２２をオンとし、通常の動作を
させる。これにより、被試験素子８が出力ピンモードの
とき以外は電流が流れないため消費電力を減らすことが
できる。

【００２３】上記図１から図９の実施例では被試験素子
の出力波形の立上がりについて多重反射防止回路１１を
設けた場合について説明したが出力波形の立下がりにつ
いても同様な、クランプ電圧補正回路付多重反射防止回
路を設けることで直に、クランプ電圧を設定し多重反射
を除去することができる。また、被試験素子８の１ピン
について説明したが、本発明の半導体試験装置は被試験
素子のピン数により制限されるものではない。

【００２４】

【発明の効果】本発明によれば、クランプ用ダイオード
のオン電圧を考慮する必要がないため、直接、クランプ
電圧を設定することができる。さらに、集積化する場
合、大きな電流を流す定電圧源を必要としないため集積
化に適している。また、ダイオードにショットキーダイ
オードを用いれば逆耐圧の高い多重反射防止回路を実現
できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体試験装置のブロ
ック図である。

【図２】被試験素子の応答を示す反射ダイアグラムおよ
び波形図である。

【図３】本発明による具体的なクランプ電圧補正回路を
示した半導体試験装置の一実施例を示すブロック図であ
る。

【図４】本発明の他の具体的なクランプ電圧補正回路を
示した半導体試験装置の一実施例を示すブロック図であ
る。

【図５】本発明の具体的な一実施例を示す半導体試験装
置の回路図である。

【図６】本発明の他の具体的な一実施例を示す半導体試
験装置の回路図である。

【図７】本発明のさらに他の具体的な一実施例を示す半
導体試験装置の回路図である。

【図８】本発明のさらに高速波形を入力する場合のクラ
ンプ電圧補正回路の構成を示す回路図である。

【図９】本発明のさらに他の具体的な一実施例を示す半
導体試験装置の回路図である。

【符号の説明】

１……タイミング発生器、２……パターン発生器、３…
…波形フォーマッタ、４……デジタルコンパレータ、５
……ドライバ、６……アナログコンパレータ、７……伝
送線路、８……被試験素子、１１……多重反射防止回
路、１１０……抵抗、１１１……ダイオード、１２……
クランプ電圧補正回路、１２０……定電圧源、１２１…
…ダイオード、１２２……定電流源、１２３……トラン
ジスタ、１２４……オペアンプ、１２５……定電流源、
1３……スイッチ制御回路、1４、１５……Ｉ／Ｏ切替え
スイッチ、１６、１７……カレントスイッチ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】タイミング発生器と、パターン発生器と、
   タイミング発生器で生成されたタイミング信号と、パタ
   ーン発生器で生成されたテストパターンを合成する波形
   フォーマッタと、波形フォーマッタの出力波形を入力す
   るドライバと、ドライバ出力の試験波形を被試験素子へ
   与える伝送線路と、試験波形の応答としての被試験素子
   からの出力波形を伝送線路を介し入力して電圧比較する
   アナログコンパレータと、アナログコンパレータの出力
   とパターン発生器で作成された期待値を論理比較するデ
   ジタルコンパレータとから成る半導体試験装置におい
   て、アナログコンパレータの入力端近傍に多重反射防止
   回路を設けたことを特徴とする半導体試験装置。
2. 【請求項２】多重反射防止回路を抵抗とダイオードと該
   ダイオードのオン電圧を補正する電圧補正回路で構成し
   たことを特徴とする請求項１記載の半導体試験装置。
3. 【請求項３】被試験素子のＩ／Ｏ切替え時間より短いス
   イッチング時間を持つスイッチ回路と、抵抗とダイオー
   ドより成る多重反射防止回路と、該ダイオードの電圧降
   下を補正する補正回路により構成し、直に、クランプ電
   圧を設定することを特徴とする請求項１記載の半導体試
   験装置。
4. 【請求項４】多重反射防止回路を構成する抵抗とＩ／Ｏ
   切替えスイッチのオン抵抗とダイオードのオン抵抗と電
   圧補正回路のオン抵抗の合成値を伝送線路の特性インピ
   ーダンスと等しくしたことを特徴とする請求項１記載の
   半導体試験装置。