JPH07211806A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】製造工程を削減でき、ひいてはコスト低減を図
れる半導体不揮発性記憶装置およびその製造方法を実現
する。 【構成】フローティングゲート１６と、フローティング
ゲート１６の上層に形成されたコントロールゲート１８
とを有する半導体不揮発性記憶装置において、フローテ
ィングゲート１６が、側壁を含めてコントロールゲート
１６に覆われており、かつソース拡散層１２およびドレ
イン拡散層１３がフローティングゲート１６に対してオ
ーバーラップするように構成する。これにより、その製
造工程において、コントロールゲートパターニング後に
フローティングゲートのパターニングを行う必要がなく
なり、製造工程を削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フローティングゲート
をもつ半導体不揮発性記憶装置、特にある一定の単位で
消去でき、ビット毎に書き込み可能なフラッシュメモリ
などの半導体不揮発性記憶装置およびその製造方法に関
するものである。

【０００２】

【従来の技術】フラッシュメモリの特徴は、フローティ
ングゲートに電荷を注入し、あるいは放出させることに
より、メモリセルのしきい値電圧Ｖthを変動させ、メモ
リ特性を現出させることにある。

【０００３】このようなフラッシュメモリとしては、そ
の電荷の注入／放出のさせ方、あるいはメモリセルの配
置のさせ方の違いにより幾つかのタイプのものが提案さ
れている。

【０００４】たとえば、文献〔ＩＳＳＣＣ '８５東芝
「Ａ ２５６Ｋ Flash ＥＥＰＲＯＭ using Triple
Polysilicon Technology 」〕に開示されている３ポリ
シリコン構造のＮＯＲ型のフラッシュメモリにおいて
は、データの書込を行う際には、フローティングゲート
にチャネルホットエレクトロンをビット毎に注入し、消
去を行う際には、Poly-Poly 層間膜を通して３層目のポ
リシリコンにある一定の単位でフローティングゲートか
ら電荷e-を放出させる。

【０００５】また、文献〔東芝レビュー1993 Ｖol. ４
８ Ｎo.７「１６ＭビットＮＡＮＤ型ＥＥＰＲＯＭ」〕
に開示されているＮＡＮＤ型フラッシュメモリにおいて
は、書き込み時にフローティングゲートへの電荷の注入
が、チャネル全面からトンネル酸化膜を通してＦ−Ｎ
（Faulower-Noldheim ）トンネリングでビット毎に行わ
れ、消去時にフローティングゲートからの電荷の放出
が、同様にチャネル全面からトンネル酸化膜を通してＦ
−Ｎトンネリングによりある一定の単位で行われる。

【０００６】さらに、文献〔ＩＳＳＣＣ '８８「An In-
System Reprogramable 256Ｋ ＣＭＯＳ Flash Memor
y」〕に開示されているＥＴＯＸ型のフラッシュメモリ
においては、書き込み時にフローティングゲートへの電
荷の注入が、チャネルホットエレクトロンによりビット
毎に行われ、消去時にフローティングゲートからの電荷
の放出が、同様にチャネル全面からトンネル酸化膜を通
してＦ−Ｎトンネリングによりソース電極へある一定の
単位で行われる。

【０００７】さらにまた、文献〔ＩＥＤＭ '９２三菱
「A Novel Cell Structure Suitablefor a 3 Ｖolt Ope
ration, Sector Erase Flash Memory」〕に開示されて
いる一定のセル単位毎に選択トランジスタが配置された
ＤＩＮＯＲ型フラッシュメモリにおいては、消去時にフ
ローティングゲートへの電荷の注入が、チャネル全面で
トンネル酸化膜を通してある一定の単位で行われ、書き
込み時にフローティングゲートからの電荷の放出が、Ｆ
−Ｎトンネリングによりドレイン電極へビット毎に行わ
れる。

【０００８】このように、フラッシュメモリは、書き込
みおよび消去の方式あるいはメモリセルの配置の仕方別
に幾つかのタイプに分類されるが、基本的には、フロー
ティングゲートに蓄積された電荷量によりメモリセルの
しきい値電圧Ｖthを変化させ、「１」／「０」の判定を
行うことには変わりはない。

【０００９】図１０は、一般的なフラッシュメモリの基
本的なメモリセル構造を示す簡略断面図であって、同図
（Ａ）はフローティングゲートに電荷が注入されていな
い状態を示し、同図（Ｂ）はフローティングゲートに電
荷が注入されている状態を示している。図１０におい
て、１は基板、２はソース拡散層、３はドレイン拡散
層、４はチャネル領域、５はトンネル酸化膜、６はフロ
ーティングゲート、７はPoly-Poly層間膜、８はコント
ロールゲートをそれぞれ示している。

【００１０】図１０（Ａ）に示すようなフローティング
ゲート６に電荷が蓄積されていないメモリセルでは、コ
ントロールゲート８に電源電圧Ｖ_CCを印加することによ
りチャネル領域４にチャネルＣＨが形成され、メモリセ
ルは導通する。一方、図１０（Ｂ）に示すように、フロ
ーティングゲート６に電荷（ここではe-）が蓄積されて
いるたメモリセルでは、コントロールゲート８に電源電
圧Ｖ_CCを印加してもチャネル領域４にチャネルは形成さ
れず、メモリセルは導通しない。

【００１１】このようなメモリセルの製造は、図１１に
示すような工程を経て行われる。すなわち、通常のＬＯ
ＣＯＳ法により素子分離絶縁膜を形成した後、たとえば
熱酸化などによりＳｉＯ₂ などからなるトンネル酸化膜
５を形成し（Ｓ１）、ＣＶＤ法によりフローティングゲ
ート用のポリシリコン層を全面に形成した後（Ｓ２）、
ポリシリコン層をエッチングによりフローティングゲー
ト６の形状にパターニングする（Ｓ３）。

【００１２】次に、たとえばＳｉＯ₂ などからなるPoly
-Poly 層間膜７を形成した後（Ｓ４）、Poly-Poly 層間
膜７上にＣＶＤ法によりコントロールゲート用ポリシリ
コン層を全面に形成し（Ｓ５）、コントロールゲートの
パターニングを行い（Ｓ６）、次いで、さらにフローテ
ィングゲートのパターニングを行う（Ｓ７）。そして、
イオン注入によりソース／ドレイン拡散層（Ｓ／Ｄ）
２，３を形成する（Ｓ８）。以後、通常のＬＳＩプロセ
スにより周辺回路並びに配線層を形成する。

【００１３】

【発明が解決しようとする課題】このようなメモリセル
は、いずれも高集積なメモリセルをターゲットとしたも
のであり、高集積にするために製造工程が、通常のＣＭ
ＯＳＩＣに比べてかなり増えている。しかしながら、実
際には、高集積は必要とせず実際に搭載する容量として
はわずか，すなわち、メモリセル面積は大きくても構わ
ないが、できるだけ低価格で、工程増をわずかに抑えた
ものが必要である、という要求もある。

【００１４】このような、要求に対応するものとして、
たとえば、文献〔「An ＥＥＰＲＯＭ for Microproces
sors and Custom Logic 」(1985 Journal of Solid-Sta
te Circuit, vol. sc-20, No. 2, April）〕に開示され
たものがある。しかしながら、このようなタイプのメモ
リでは、余りにも面積の増加が大きい。最近では、わず
かな容量とはいいながらもこのようなタイプのものでは
面積的におおじきれなくなるような場合もでてきてい
る。そこで、面積増はある程度抑えて、その代わりに工
程増もできるだけ少なくという、中間的なデバイスが要
求されている。

【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、製造工程を削減でき、ひいては
コスト低減を図れる半導体不揮発性記憶装置およびその
製造方法を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるフローティングゲートと、フローティ
ングゲートの上層に形成されたコントロールゲートとを
有する半導体不揮発性記憶装置では、フローティングゲ
ートが、側壁を含めてコントロールゲートに覆われてお
り、かつ２つのソースドレイン拡散層のうち少なくとも
一方のソースドレイン拡散層がフローティングゲートに
対してオーバーラップするように形成されている。

【００１７】また、本発明の半導体不揮発性記憶装置で
は、ソース拡散層およびドレイン拡散層がフローティン
グゲートに対してオーバーラップするように形成されて
いる。

【００１８】また、本発明の半導体不揮発性記憶装置で
は、ドレイン拡散層のみがフローティングゲートに対し
てオーバーラップするように形成されている。

【００１９】また、本発明の半導体不揮発性記憶装置で
は、上記ソースドレイン拡散層が、プログラム電圧用の
高耐圧素子のソースドレイン拡散層と共用されている。

【００２０】本発明によるフローティングゲートと、フ
ローティングゲートの上層に形成されたコントロールゲ
ートとを有する半導体不揮発性記憶装置の製造方法で
は、基板上にトンネル絶縁膜を形成し、上記トンネル絶
縁膜上にフローティングゲートを形成した後、フローテ
ィングゲートに対してセルフアラインでソースドレイン
拡散層を形成し、層間膜を形成した後、コントロールゲ
ートを、フローティングゲートの上面および側壁を覆う
ように形成する。

【００２１】また、本発明の半導体不揮発性記憶装置の
製造方法では、基板にソースドレイン拡散層を形成し、
基板上にトンネル絶縁膜を形成した後、上記トンネル絶
縁膜上にフローティングゲートを、上記ソースドレイン
拡散層の少なくとも一方とオーバーラップするように形
成し、層間膜を形成した後、コントロールゲートを、フ
ローティングゲートの上面および側壁を覆うように形成
する。

【００２２】

【作用】本発明の半導体不揮発性記憶装置によれば、そ
の製造工程において、コントロールゲートパターニング
後にフローティングゲートのパターニングを行う必要が
ない。したがって、製造工程が削減される。また、コン
トロールゲートパターニング、フローティングゲートパ
ターニングと連続エッチングの工程がないため、周辺ト
ランジスタ、特に選択トランジスタを同一マスクで作製
することができることから、レジストのダブルコーティ
ングの必要性がなくなり、また基板が掘れたりすること
がない。

【００２３】また、本発明の製造方法によれば、たとえ
ば素子分離絶縁膜が形成された後、基板上にトンネル絶
縁膜が形成され、次いで、トンネル絶縁膜上にフローテ
ィングゲートが形成される。次に、フローティングゲー
トに対してセルフアラインでソースドレイン拡散層が形
成される。そして、層間膜が形成され後、コントロール
ゲートが、フローティングゲートの上面および側壁を覆
うように形成される。

【００２４】また、本発明の製造方法によれば、たとえ
ば素子分離絶縁膜が形成された後、基板にソースドレイ
ン拡散層が形成される。次いで、基板上にトンネル絶縁
膜が形成された後、トンネル絶縁膜上にフローティング
ゲートが、ソースドレイン拡散層の少なくとも一方とオ
ーバーラップするように形成される。そして、層間膜が
形成され後、コントロールゲートが、フローティングゲ
ートの上面および側壁を覆うように形成される。

【００２５】

【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置としてのフラッシュメモリの第１の実施例を示す図
であって、同図（Ａ）はメモリセルの平面図、同図
（Ｂ）は（Ａ）におけるＸ−Ｘ線の拡大断面図である。
図１において、１１はシリコン基板、１２はソース拡散
層、１３はドレイン拡散層、１４はチャネル領域、１５
はトンネル酸化膜、１６はフローティングゲート、１７
はPoly-Poly 層間膜、１８はコントロールゲート、１９
は素子分離用ＬＯＣＯＳ絶縁膜（以下、素子分離絶縁膜
という）、２０はコンタクトホールをそれぞれ示してい
る。なお、素子を接続する配線層は本発明とは特に重要
な関係を持たないのでここでは省略している。

【００２６】本メモリセルは、フローティングゲート１
６のチャネル領域１４に対向する下面を除き、上面、並
びに側壁がコントロールゲート１８に覆われ、かつ、ソ
ース拡散層１２およびドレイン拡散層１３がフローティ
ングゲート１６に対し、一部が重なり合うように、すな
わち、オーバーラップするように形成されている。この
ことにより、メモリセルの面積は、通常のスタックゲー
ト（Stack Gate）型メモリセルに比較して、ソース／ド
レイン方向に数１０％増大する。このことは、最小線幅
とアライメントズレから容易に想像のつくことである。
しかし、その増大は、１Poly型メモリセルに対してはる
かに小さい（例えば半分以下）。このこともまた、１Po
ly型メモリセルのレイアウト図から容易に推定できる。

【００２７】図１に示すメモリセルは、従来のメモリセ
ルに比較して製造工程を簡略化することができる。この
ことを示すために、本メモリセルの製造プロセスを、図
２〜図４の工程図、並びに図５のフローチャートを参照
しながら以下に説明する。なお、図２〜図４において、
（Ａ）はセル平面図を、（Ｂ）は（Ａ）のＸ−Ｘ線の拡
大断面図をそれぞれ示している。

【００２８】まず、図２に示すように、通常のＬＯＣＯ
Ｓ法により素子分離絶縁膜１９を形成する。次に、たと
えば熱酸化などによりＳｉＯ₂ などからなるトンネル酸
化膜１５を形成し（ＳＴ１）、次いでＣＶＤ法によりフ
ローティングゲート用のポリシリコン層を全面に形成し
た後（ＳＴ２）、ポリシリコン層をエッチングによりフ
ローティングゲート１６の形状にパターニングする（Ｓ
Ｔ３）。

【００２９】次に、図３に示すように、フローティング
ゲート１６に対してセルフアラインにソース／ドレイン
拡散層（Ｓ／Ｄ）１２、１３を形成する（ＳＴ４）。次
に、図４に示すように、たとえばＳｉＯ₂ などからなる
Poly-Poly 層間膜１７を形成した後（ＳＴ５）、Poly-P
oly 層間膜１７上にＣＶＤ法によりコントロールゲート
用ポリシリコン層を全面に形成し（ＳＴ６）、エッチン
グによりコントロールゲートのパターニングを行う（Ｓ
Ｔ７）。以後、通常のＬＳＩプロセスにより周辺回路並
びに配線層を形成する。

【００３０】次に、以上のようにして製造されるフラッ
シュメモリの書き込みおよび消去方法の一例を図６およ
び図７を参照しながら説明する。この例の場合、フロー
ティングゲート１６への電荷の注入は、図６に示すよう
に、ソース拡散層１２をグランドＧＮＤに接続し、ドレ
イン拡散層１３およびコントロールゲート１８に高電圧
Ｖ_PPを印加し、チャネルホットエレクトロンをフローテ
ィングゲート１６に注入することにより行われる。これ
に対して、フローティングゲート１６からの電荷の放出
は、図７に示すように、コントロールゲート１８をグラ
ンドＧＮＤに接続し、ドレイン拡散層１３をフローティ
ング状態（ＯＰＥＮ）とし、ソース拡散層１２に高電圧
Ｖｅを印加して、フローティングゲート１６とのオーバ
ーラップ領域からＦ−Ｎトンネリングにより電荷を引き
抜くことにより行われる。

【００３１】以上説明したように、本実施例によれば、
フローティングゲート１６が、側壁を含めてコントロー
ルゲート１８に覆われ、かつ、ソース拡散層１２および
ドレイン拡散層１３がフローティングゲート１６に対し
てオーバーラップするように形成されて構成されるの
で、従来のようにコントロールゲートのパターニング後
のフローティングゲートのパターニングが不必要とな
り、製造工程を削減でき、ひいてはコスト低減を図るこ
とができる。したがって、たとえばASIC搭載用として最
小限の製造工程数増加で、なおかつ、ある程度小さなメ
モリセルを製造することができる。また、ASIC用MOS に
対して余分な熱処理を最小限に抑えながらメモリセルを
作製することができる。さらに、コントロールゲートパ
ターニング、フローティングゲートパターニングと連続
エッチングの工程がないため、周辺トランジスタ、特に
選択トランジスタを同一マスクで作製することができ
る。そのため、レジストのダブルコーティングの必要性
がなくなり、またシリコン基板が掘れたりすることがな
くなるなどの利点がある。

【００３２】また、メモリセルのソースドレイン拡散層
を比較的に早い時期に注入すればその拡散プロファイル
が緩やかな傾斜を描くことになる。その結果、拡散層耐
圧の向上を図ることができプログラミング電圧用の高耐
圧トランジスタの拡散層と共用できる利点がある。

【００３３】なお、製造方法について、上述した方法に
限定されるものではなく、たとえば次のようなプロセス
手順をとることも可能である。すなわち、図８に示すよ
うに、素子分離絶縁膜１９を形成した後、まずソースド
レイン拡散層１２，１３の形成を行う。この後、トンネ
ル酸化膜１５の形成、フローティングゲート１６の形
成、Poly-Poly 層間膜１７の形成、並びにコントロール
ゲート１８の形成を行う。

【００３４】この方法によれば、フローティングゲート
１６とソースドレイン拡散層１２，１３とのオーバーラ
ップをパターニングで形成するため、横拡散でオーバー
ラップ領域を形成するより容易にオーバーラップ領域を
大きくとれる。すなわち、熱処理温度の低温化が容易に
図れることになる。このことは、通常のロジックＩＣと
共用するチップではロジック用ＭＯＳの温度プロファイ
ルの自由度が増すため極めて有用である。

【００３５】

【実施例２】図９は、本発明に係るフラッシュメモリの
第２の実施例を示すセル断面図である。本実施例が上述
した実施例１と異なる点は、ソース拡散層１２およびド
レイン拡散層１３の両者をフローティングゲート１６に
対しオーバーラップさせる代わりに、ドレイン拡散層１
３のみをフローティングゲート１６に対しオーバーラッ
プさせ、ソース拡散層１３はフローティングゲート１６
とオーバーラップさせず、コントロールゲート１８とオ
ーバーラップするように構成したことにある。

【００３６】このような構成にすることにより、ソース
側のコントロールゲートが選択トランジスタの役割をす
ることになり、その結果、上述した実施例１の効果を加
えて、フラッシュメモリの大きな問題点である過剰消去
の問題を解決することができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
従来のようにコントロールゲートパターニング後のフロ
ーティングゲートのパターニングが不必要となり、製造
工程を削減でき、ひいてはコスト低減を図ることができ
る。また、コントロールゲートパターニング、フローテ
ィングゲートパターニングと連続エッチングの工程がな
いため、周辺トランジスタ、特に選択トランジスタを同
一マスクで作製することができることから、レジストの
ダブルコーティングの必要性がなくなり、また基板が掘
れたりすることがなくなるなどの利点がある。

【図面の簡単な説明】

【図１】本発明に係るフラッシュメモリの第１の実施例
を示す図であって、（Ａ）はメモリセルの平面図、
（Ｂ）は（Ａ）におけるＸ−Ｘ線の拡大断面図である。

【図２】図１のメモリセルの製造方法における素子分離
絶縁膜、トンネル酸化膜、並びにフローティングゲート
の形成工程を説明するための図であって、（Ａ）はメモ
リセルの平面図、（Ｂ）は（Ａ）におけるＸ−Ｘ線の拡
大断面図である。

【図３】図１のメモリセルの製造方法におけるソース拡
散層およびドレイン拡散層の形成工程を説明するための
図であって、（Ａ）はメモリセルの平面図、（Ｂ）は
（Ａ）におけるＸ−Ｘ線の拡大断面図である。

【図４】図１のメモリセルの製造方法におけるPoly-Pol
y 層間膜、並びにコントロールゲートの形成工程を説明
するための図であって、（Ａ）はメモリセルの平面図、
（Ｂ）は（Ａ）におけるＸ−Ｘ線の拡大断面図である。

【図５】図１のメモリセルの製造方法を説明するための
フローチャートである。

【図６】フラッシュメモリの書き込みおよび消去方法の
一例を説明するための図であって、フローティングゲー
トへ電荷を注入させる方法を説明するための図である。

【図７】フラッシュメモリの書き込みおよび消去方法の
一例を説明するための図であって、フローティングゲー
トから電荷を放出させる方法を説明するための図であ
る。

【図８】図１のメモリセルの他の製造方法を説明するた
めの図であって、（Ａ）はメモリセルの平面図、（Ｂ）
は（Ａ）におけるＸ−Ｘ線の拡大断面図である。

【図９】本発明に係るフラッシュメモリの第２の実施例
を示すセル断面図である。

【図１０】一般的なフラッシュメモリの基本的なメモリ
セル構成を示す簡略断面図であって、（Ａ）はフローテ
ィングゲートに電荷が注入されていない状態を示す図、
（Ｂ）はフローティングゲートに電荷が注入されている
状態を示す図である。

【図１１】従来のメモリセルの製造方法を説明するため
のフローチャートである。

【符号の説明】

１１…シリコン基板 １２…ソース拡散層 １３…ドレイン拡散層 １４…チャネル領域 １５…トンネル酸化膜 １６…フローティングゲート １７…Poly-Poly 層間膜 １８…コントロールゲート １９…素子分離用ＬＯＣＯＳ絶縁膜 ２０…コンタクトホール

Claims (6)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートと、フローティン
   グゲートの上層に形成されたコントロールゲートとを有
   する半導体不揮発性記憶装置であって、 フローティングゲートが、側壁を含めてコントロールゲ
   ートに覆われており、かつ２つのソースドレイン拡散層
   のうち少なくとも一方のソースドレイン拡散層がフロー
   ティングゲートに対してオーバーラップするように形成
   されている半導体不揮発性記憶装置。
2. 【請求項２】 ソース拡散層およびドレイン拡散層がフ
   ローティングゲートに対してオーバーラップするように
   形成されている請求項１記載の半導体不揮発性記憶装
   置。
3. 【請求項３】 ドレイン拡散層のみがフローティングゲ
   ートに対してオーバーラップするように形成されている
   請求項１記載の半導体不揮発性記憶装置。
4. 【請求項４】 上記ソースドレイン拡散層が、プログラ
   ム電圧用の高耐圧素子のソースドレイン拡散層と共用さ
   れている請求項１、２または３記載の半導体不揮発性記
   憶装置。
5. 【請求項５】 フローティングゲートと、フローティン
   グゲートの上層に形成されたコントロールゲートとを有
   する半導体不揮発性記憶装置の製造方法であって、 基板上にトンネル絶縁膜を形成し、 上記トンネル絶縁膜上にフローティングゲートを形成し
   た後、 フローティングゲートに対してセルフアラインでソース
   ドレイン拡散層を形成し、 層間膜を形成した後、 コントロールゲートを、フローティングゲートの上面お
   よび側壁を覆うように形成することを特徴とする半導体
   不揮発性記憶装置の製造方法。
6. 【請求項６】 フローティングゲートと、フローティン
   グゲートの上層に形成されたコントロールゲートとを有
   する半導体不揮発性記憶装置の製造方法であって、 基板にソースドレイン拡散層を形成し、 基板上にトンネル絶縁膜を形成した後、 上記トンネル絶縁膜上にフローティングゲートを、上記
   ソースドレイン拡散層の少なくとも一方とオーバーラッ
   プするように形成し、 層間膜を形成した後、 コントロールゲートを、フローティングゲートの上面お
   よび側壁を覆うように形成することを特徴とする半導体
   不揮発性記憶装置の製造方法。