JPH0721070Y2 - 充電機能付き二次電池パッケージ - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は交流電源電圧を直流に変換して得られる直流電
圧により常時小形の二次電池を充電しつつコンピュータ
のメモリに直流電圧を供給し、停電時等に二次電池の電
圧をメモリに供給して記憶を保持すると共に、停電等を
検出し、その検出信号でメモリの書き込み動作を禁止し
メモリをプロテクトする信号を出力する充電機能付き二
次電池パッケージに係り、特に二次電池の電圧が許容範
囲以下に低下したことを検出して二次電池よりメモリへ
の電力の供給を停止する機能を有する充電機能付き二次
電池パッケージに関する。

〔従来の技術〕

従来は交流電源電圧を直流に変換して得られる直流電圧
を入力し、充電用電圧とメモリの作動（書き込み等）用
電圧を出力する充電回路と、充電用電圧により常時、充
電される小形の二次電池と、停電時にこの二次電池の電
圧をメモリに供給して記憶保持に供するダイオードとが
別々に独立しており、それぞれ接続されていた。

〔考案が解決しようとする課題〕

従来にあっては、そのため部品数が多くなり、取り扱い
が煩雑になり、部品間を接続する必要があるだけでな
く、停電時にメモリの書き込み動作を禁止しメモリをプ
ロテクトする機能を有していないので、メモリが誤動作
するおそれがある。また、停電時等にメモリに電力を供
給する二次電池の電圧が許容範囲以下に低下したことを
検出し、二次電池よりメモリへの電力を遮断する機能を
有していないので、二次電池が過放電するおそれがあ
る。

〔考案の概要〕

本考案の第１パッケージは上記の課題を解決するため、
第１図示のように直流電圧Viを入力して充電用電圧Vzを
ダイオードD₂を介して出力する充電回路１と、充電用電
圧Vzにより常時充電される小形の二次電池２と、直流電
圧Viが許容範囲以下に低下したことを検出して直流電圧
ViのメモリＭへの供給を遮断する電源監視回路３と、直
流電圧ViのメモリＭへの供給が遮断されたとき，二次電
池２の電圧をメモリＭに供給するダイオードD₁と、二次
電池２の電圧が許容範囲以下に低下したことを検出して
二次電池２よりメモリＭへの電力の供給を停止する過放
電防止回路４と、電源監視回路３の出力信号を入力しメ
モリＭの書き込み動作を禁止して，メモリＭをプロテク
トする信号を出力するメモリプロテクトロジック回路５
とをパックしてなる構成としたものである。

第１パッケージにおいて直流電圧Viが許容範囲内にある
場合は当該直流電圧Viが充電回路１に入力すると、充電
回路１よりダイオードD₂を通して出力する充電用電圧Vz
により小形の二次電池２が常時、充電されると共に電源
監視回路３より出力する作動用電圧VoによりメモリＭの
記憶保持がなされる。この場合、電源監視回路３から信
号が出力されず、メモリプロテクトロジック回路５によ
ってメモリＭがプロテクトされることはなく、通常の書
き込み動作が行われる。

直流電圧Viが許容範囲以下に低下または停電した場合
は、電源監視回路３によりその旨検出され直流電圧Viが
許容範囲以下となったとき、充電回路１の充電は停止
し、それまで充電されていた二次電池２の電圧がダイオ
ードD₁を通してメモリＭに供給され記憶保持が継続され
る。

この場合、電源監視回路３からの出力信号がメモリプロ
テクトロジック回路５に入力され、その出力信号▲
▼によりメモリＭの書き込みが禁止され、停電時までの
メモリＭの記憶保持が行われる。

二次電池２の電圧が許容範囲以下に低下した場合には過
放電防止回路４によりその旨検出され、二次電池２より
メモリＭへの電力が停止されて過放電が防止される。

本考案の第２パッケージは同じ課題を解決するため、第
２図示のように直流電圧Viを入力して充電用電圧Vzをダ
イオードD₂を介して出力する充電回路１と、充電用電圧
Vzにより常時充電される小形の二次電池２と、直流電圧
Viが許容範囲以下に低下したことを検出して直流電圧Vi
のメモリＭへの供給を遮断する電源監視回路３と、直流
電圧ViのメモリＭへの供給が遮断されたとき，二次電池
２の電圧をメモリＭに供給するダイオードD₁と、二次電
池２の電圧が許容範囲以下に低下したことを検出して二
次電池２よりメモリＭへの電力の供給を停止する過放電
防止回路４と、停電検出回路６の出力に基づく中央処理
装置CPUの▲▼信号を入力しメモリＭの書き込
み動作を禁止してメモリＭをプロテクトする信号を出力
するメモリプロテクトロジック回路５とをパックしてな
る構成としたものである。

この第２パッケージにおいては、停電検出回路６の出力
に基づく中央処理装置CPUの▲▼信号がメモリ
プロテクトロジック回路５に入力され、その出力信号▲
▼によりメモリＭの書き込みが禁止され、停電時ま
でのメモリＭの記憶保持が行われる以外、第１パッケー
ジと全く同様の動作を行う。

本考案の第３パッケージは同じ課題を解決するため、第
３図示のように直流電圧Viを入力して充電用電圧Vzをダ
イオードD₂を介して出力する充電回路１と、充電用電圧
Vzにより常時充電される小形の二次電池２と、直流電圧
Viが許容範囲以下に低下したことを検出して直流電圧Vi
のメモリＭへの供給を遮断する電源監視回路３と、直流
電圧ViのメモリＭへの供給が遮断されたとき，二次電池
２の電圧をメモリＭに供給するダイオードD₁と、二次電
池２の電圧が許容範囲以下に低下したことを検出して二
次電池２よりメモリＭへの電力の供給を停止する過放電
防止回路４と、停電検出回路６の出力に基づく中央処理
装置CPUの▲▼信号と電源監視回路３の出力を
入力しメモリＭの書き込み動作を禁止してメモリＭをプ
ロテクトする信号を出力するメモリプロテクトロジック
回路５とをパックしてなる構成としたものである。

この第３パッケージは中央処理装置CPUの▲▼
信号と電源監視回路３の出力がメモリプロテクトロジッ
ク回路５に入力される以外、第１または第２パッケージ
と全く同様である。

〔考案の具体的説明〕

以下図面に基づいて本考案の実施例を説明する。

第１図（ａ），（ｂ）はそれぞれ本考案パッケージの第
１実施例の構成を示すブロック図及びその斜視図、第４
図は本考案パッケージの第１実施例の構成を示す接続図
である。

第１図においてViは交流電源の電圧を直流に変換した得
られる直流電圧、３はこの直流電圧Viを入力し，この直
流電圧Viが許容範囲以下に低下したことを検出する電源
監視回路である。

この電源監視回路３は例えば第４図示のように電圧Viラ
インと制御NPN形トランジスタTr₂のベース間にツェナー
ダイオードDz₁と抵抗R₁の直列回路が接続され、この制
御NPN形トランジスタTr₂のベース，エミッタ間には抵抗
R₂が接続されておりエミッタはアースに接続されてい
る。制御NPN形トランジスタTr₂によって制御される被制
御PNP形トランジスタTr₁のエミッタ，コレクタは電圧ラ
インに介挿され、この被制御PNP形トランジスタTr₁のベ
ースと制御NPN形トランジスタTr₂のコレクタ間には抵抗
R₃が接続されており、制御NPN形トランジスタTr₂のコレ
クタと被制御PNP形トランジスタTr₁のコレクタ（電圧Vo
ライン）間には抵抗R₄が接続されて構成されている。

１は充電回路であり、直流電圧Viを入力して充電用電圧
VzをダイオードD₂を介して出力する。

この充電回路１は、例えば電源監視回路３の被制御PNP
形トランジスタTr₁のエミッタとアース間に抵抗R₅とツ
ェナーダイオードDz₂の直列回路が接続され、抵抗R₅と
ツェナーダイオードDz₂との接続点に抵抗R₆が接続され
てなる。

また、本考案パッケージをコンピュータに装着する前の
保管時に、二次電池２が放電することを防止するため、
二次電池２とダイオードD₂間を切断しておき、パッケー
ジをコンピュータ本体に装着する際に電池接続端子Ｓで
接続するようにされている。

ダイオードD₂のカソードとアース間には二次電池２及び
電圧検出用ICが並列に接続され、そのICの出力は抵抗R₇
を介して電界効果トランジスタTr₃のゲートに接続され
ており、このトランジスタTr₃のドレイン，ソースはダ
イオードD₂のカソード（二次電池２の正電極）とダイオ
ードD₁のアノード間に接続され、このダイオードD₁のカ
ソードは電圧Voライン（電源監視回路３の被制御トラン
ジスタTr₁のコレクタ）に接続されている。電圧検出用I
C,抵抗R₇及び電界効果トランジスタTr₃は過放電防止回
路４を構成している。

５はメモリプロテクトロジック回路で、電源監視回路３
の出力信号に基づいてメモリＭの記憶動作を禁止しメモ
リＭをプロテクトする信号を出力するものである。

このメモリプロテクトロジック回路５は、第４図のよう
に、電源監視回路３の制御NPNトランジスタTr₂のコレク
タ電圧と、コントロールバスからのチップセレクト信号
を入力し、メモリＭのチップセレクト▲▼端子に書
き込みを禁止する２入力オアロジック回路LC₁よりな
る。

以上の充電回路１、二次電池２、ダイオードD₁,D₂、電
源監視回路3,過放電防止回路４及びメモリプロテクトロ
ジック回路５とを第１図（ｂ）示のようにパックして１
チップ化し、本考案パッケージ７を構成する。

上記の構成において直流電圧Viが許容範囲内にある場合
は、当該直流電圧ViによりツェナーダイオードDz₁、抵
抗R₁,R₂を通して電流が流れ、抵抗R₂に発生する電圧に
より制御NPN形トランジスタTr₂のベース，エミッタを経
て電流が流れ、この電流によりトランジスタTr₂のコレ
クタ，エミッタ間が導通する。この導通によって被制御
PNP形トランジスタTr₁のエミッタ，ベース、抵抗R₃及び
トランジスタTr₂のコレクタ，エミッタを経て電流が流
れ、これによって被制御PNP形トランジスタTr₁のコレク
タ，エミッタ間が導通する。

一方、直流電圧Viにより抵抗R₅を経てツェナーダイオー
ドDz₂に電流が流れ、そのツェナー電圧Vzにより抵抗
R₆，ダイオードD₂を経て二次電池２が常時、充電される
と共に、出力側電圧Voラインの作動用電圧Voによりメモ
リＭの記憶保持がなされる。

この場合、トランジスタTr₂のコレクタ電圧から、Ｌレ
ベルの信号がロジック回路LC₁の一方の入力端子に入力
される。また、端子▲▼にはＬレベルのセレ
クト信号が入力されるので、ロジック回路LC₁の他方の
入力端子はＬレベルとなる。

その結果、この回路LC₁の出力はＬレベルとなり、メモ
リＭは通常の書き込み動作を行うことになる。

直流電圧Viが許容範囲以下に低下又は停電した場合に
は、抵抗R₂に発生する電圧が低下してトランジスタTr₂
のコレクタ，エミッタ間の導通が遮断されるため、トラ
ンジスタTr₁のベース電圧が上昇してトランジスタTr₁の
エミッタ，コレクタ間の導通が遮断されると同時に充電
回路１は動作せず、それまで充電されていた二次電池２
の電圧が電界効果トランジスタTr₃のドレイン，ソース
及びダイオードD₁を通してメモリＭに供給され、記憶保
持が維持される。

この場合、電源監視回路３のトランジスタTr₂のコレク
タ電圧が上昇して、Ｈレベルの信号がロジック回路LC₁
の一方の入力端子に入力されるため、当該回路LC₁より
Ｈレベルの信号がメモリＭのチップセレクト端子に入力
され、これによってメモリＭの書き込み動作が禁止さ
れ、メモリＭがプロテクトされてそれまでの記憶保持を
行う。

また、充電回路１は順方向にダイオードD₂,D₁、電界効
果トランジスタTr₃のドレイン，ソースを介して電源監
視回路３に並列に接続されているので、二次電池２の電
力がダイオードD₁を通してメモリＭに供給される以外、
他に供給されて消費されることはなく、電力損失をこう
むるおそれはない。

即ち、二次電池２よりダイオードD₂により抵抗R₆，ツェ
ナーダイオードDz₂を通して電流が流れることがないば
かりでなく電源監視回路３の被制御PNP形トランジスタT
r₁のオフにより電界効果トランジスタTr₃のドレイン，
ソース、ダイオードD₁，抵抗R₅，ツェナーダイオードDz
₂を通して電流が流れることがないので、充電回路１で
電力消費されることはない。

二次電池２の電圧が許容範囲以下に低下した場合には電
圧検出用ICによりその旨検出され、電界効果トランジス
タTr₃のドレイン，ソース間が遮断されるので、二次電
池２よりメモリＭへの電力が遮断されて過放電が防止さ
れる。

第２図（ａ），（ｂ）はそれぞれ本考案パッケージの第
２実施例の構成を示すブロック図及びその斜視図、第５
図は第２実施例の構成を示す接続図である。

この第２実施例は第１実施例において電源監視回路３の
出力信号をメモリプロテクトロジック回路５に入力し、
これより出力する信号によりメモリＭの書き込み動作を
禁止してメモリＭをプロテクトする手段に代え、停電検
出回路６の出力に基づく中央処理装置CPUの▲
▼信号をメモリプロテクトロジック回路５に入力し、こ
れより出力する信号によりメモリＭの書き込み動作を禁
止してメモリＭをプロテクトする手段とする以外、第１
実施例と全く同様に説明することができる。

即ち、第２実施例におけるメモリプロテクトロジック回
路５は、第５図示のように例えば中央処理装置CPUのHAL
T信号（メモリプロテクト端子▲▼への信号）をＬ
レベルからＨレベルへと変換して出力するノット回路LC
₀と、停電検出回路６のACL信号によりリセットを解除し
てノット回路LC₀からＨレベルの信号を入力して出力Ｑ
をＨレベルへと変換するフリップフロップ回路FFと、こ
のフリップフロップ回路FFの出力レベル（Ｈレベル）と
コントロールバスからのチップセレクト信号を入力しメ
モリＭのチップセレクトCS端子に書き込みを禁止する信
号を入力する２入力ロジック回路LC₂とよりなる。

二次電池２が常時充電されると共に出力側電圧V₀ライン
の電圧V₀によりメモリＭの動作がなされている場合、メ
モリプロテクトロジック回路５のリセット端子には停電
検出回路６のACL信号が入力されず、フリップフロップ
回路FFのリセットが働いており、フリップフロップ回路
FFの出力端子Ｑよりの出力はＬレベルにあり、このＬレ
ベルの信号をコントロールバスからのチップセレクト信
号がロジック回路LC₂に入力され、その結果このロジッ
ク回路LC₂の出力レベルはＬレベルとなり、メモリＭは
通常の書き込み動作を行うことになる。

また、二次電池２の電圧がメモリＭに供給され、記憶保
持が維持されている場合、メモリプロテクトロジック回
路５のリセット端子には停電検出回路４の▲▼信
号が入力し、フリップフロップ回路FFのリセットを解除
し、メモリプロテクトロジック回路５のメモリプロテク
ト端子▲▼に停電検出回路６の出力信号▲▼
によって中央処理装置CPUに割り込みをかけ、この装置C
PUにより出力する▲▼信号をノット回路LC₀に
入力させてこれよりＬレベルからＨレベルへと信号を変
換させ、この出力信号をフリップフロップ回路FFに入力
させて出力端子Ｑよりの出力をＨレベルへと変換させ
る。このＨレベルの信号をロジック回路LC₂の一方の入
力端子に入力し、他方の入力端子にはチップセレクト信
号が入力する。その結果、ロジック回路LC₂の出力をＨ
レベルとする。この信号がメモリＭのチップセレクト端
子に入力されて、これよりメモリＭの書き込み動作が禁
止され、メモリＭがプロテクトされる。このようにして
それ迄の記憶保持を行う。

第３図は本考案パッケージの第３実施例の構成を示すブ
ロック図、第６図は第３実施例の構成を示す回路図であ
る。

この第３実施例は第1,第２実施例を合体してなるもの
で、電源監視回路３の出力信号と、停電検出回路６の出
力に基づく中央処理装置CPUの▲▼信号をメモ
リプロテクトロジック回路５に入力し、これより出力信
号によりメモリＭの書き込み動作を禁止してメモリＭを
プロテクトする手段とする以外、第１実施例と同様に説
明することができる。

即ち、第３実施例におけるメモリプロテクトロジック回
路５は、第６図示のように例えば中央処理装置CPUのHAL
T信号（メモリプロテクト端子▲▼への信号）をＬ
レベルからＨレベルへと変換して出力するノット回路LC
₀と、停電検出回路４のACL信号によりリセットを解除し
てノット回路LC₀からのＨレベルの信号を入力して出力
ＱをＨレベルへと変換するフリップフロップ回路FFと、
このフリップフロップ回路FFの出力レベル（Ｈレベル）
と電源監視回路３の制御NPNトランジスタTr₂のコレクタ
電圧を入力とする２入力オアロジック回路LC₁と、この
回路LC₁の出力とコントロールバスからのチップセレク
ト信号を入力しメモリＭのチップセレクト▲▼端子
に書き込みを禁止する信号を出力する２入力ロジック回
路LC₂とよりなる。

二次電池２が常時充電されると共に出力側電圧V₀ライン
の電圧V₀によりメモリＭの動作がなされている場合、メ
モリプロテクトロジック回路５のリセット端子には停電
検出回路４のACL信号が入力されずフリップフロップ回
路FFのリセットが働いており、フリップフロップ回路FF
の出力端子Ｑよりの出力はＬレベルにあり、また、電源
監視回路３の制御NPNトランジスタTr₂のコレクタ電圧の
信号もＬレベルにあり、この２つのＬレベルの信号がロ
ジック回路LC₁に入力される。その結果このロジック回
路LC₁の出力レベルはＬレベルとなり、この出力がさら
にロジック回路LC₂の一方の入力端子に入力される。

また、端子▲▼にはチップセレクト信号が入
力され、ロジック回路LC₂の他方の入力端子はＬレベル
となる。

その結果、この回路LC₂の出力はＬレベルとなり、メモ
リＭは通常の書き込み動作を行うことになる。

また、二次電池２の電圧がメモリＭに供給され、記憶保
持が維持されている場合、メモリプロテクトロジック回
路５のリセット端子には停電検出回路６のACL信号が入
力し、フリップフロップ回路FFのリセットを解除し、さ
らにメモリプロテクトロジック回路５のメモリプロテク
ト端子▲▼に停電検出回路６の出力信号ACLによっ
て中央処理装置CPUに割り込みをかけ、この装置CPUより
出力する▲▼信号をロジック回路LC₀に入力さ
せてロジック回路LC₀によりＬレベルからＨレベルへと
信号を変換させ、この出力信号をフリップフロップ回路
FFに入力させて出力端子Ｑよりの出力をＨレベルへと変
換させる。このＨレベルの信号をロジック回路LC₁の一
方の入力端子に入力してロジック回路LC₂の一方の入力
端子に入力する。

一方、電源監視回路３のトランジスタTr₂のコレクタ電
圧が上昇して、Ｈレベルの信号がロジック回路LC₁の他
方に入力端子に入力してロジック回路LC₁の出力をＨレ
ベルに変換し、さらにこの信号をロジック回路LC₂の一
方の入力端子に入力し、他方の端子にはチップセレクト
信号が入力する。その結果、ロジック回路LC₂の出力を
Ｈレベルとする。この信号がメモリＭのチップセレクト
端子に入力されて、これによりメモリＭの書き込み動作
が禁止され、メモリＭがプロテクトされる。

このようにしてそれ迄の記憶保持を行う。

以上の第２実施例及び第３実施例ではプロテクトロジッ
ク回路５がCPUのHALT信号と停電検出回路６の出力また
はCPUのHALT信号と電源監視回路３の出力と停電検出回
路４の出力を入力し、メモリＭの書き込み動作を禁止し
てメモリＭをプロテクトする信号を出力する場合を説明
したが、CPUのHALT信号のみあるいはCPUのHALT信号と電
源監視回路の出力を入力し、メモリＭの書き込み動作を
禁止してメモリＭをプロテクトする信号を出力する場合
も同様に説明することができる。

第１図及び第４図の本考案パッケージによれば、充電回
路１と小形二次電池２、電源監視回路３とダイオード
D₁,D₂と過放電防止回路４とプロテクトロジック回路５
とをパックしてなるので、一部品として取り扱うことが
でき、各部の接続を不要にできることは勿論、直流電圧
Viが許容範囲以下に低下した場合にはメモリＭの書き込
み動作を禁止でき、メモリＭの誤動作を防止してそれ迄
の記憶保持を維持することができるばかりでなく、充電
回路１は順方向にダイオードD₂,D₁及び過放電防止回路
４のスイッチング素子Tr₃を介して電源監視回路３に並
列に接続されているので、二次電池２の電力がダイオー
ドD₁を通してメモリＭに供給される以外、他に供給され
て消費されることはなく、無駄に電力を損失するおそれ
はない。

また、二次電池２の電圧が許容範囲以下に低下した場合
には過放電防止回路４によりその旨検出し、二次電池２
よりメモリＭへの電力を停止させて過放電を防止でき
る。

第２図及び第５図の本考案パッケージ，及び第３図及び
第６図の本考案パッケージによれば、上記第１図及び第
４図の本考案パッケージと同様の効果を奏する以外、停
電検出回路６の出力信号ACLによって中央処理装置CPUに
割り込みをかけ、この装置CPUより出力するHALT信号に
より、またはこのCPUのHALT信号と電源監視回路３によ
り、あるいはCPUのHALT信号と電源監視回路３と停電検
出回路６の出力によりメモリＭの書き込み動作を禁止で
き、また、直流電圧Viが許容範囲以下に低下した場合に
もメモリＭの書き込み動作を禁止でき、メモリＭの誤動
作を防止してそれ迄の記憶保持を維持することができ
る。

【図面の簡単な説明】

第１図（ａ），（ｂ）はそれぞれ本考案パッケージの第
１実施例の構成を示すブロック図及びその斜視図、第２
図（ａ），（ｂ）はそれぞれ本考案パッケージの第２実
施例の構成を示すブロック図及びその斜視図、第３図は
本考案パッケージの第３実施例の構成を示すブロック
図、第４図は本考案パッケージの第１実施例の構成を示
す接続図、第５図は第２実施例の構成を示す接続図、第
６図は第３実施例の構成を示す回路図である。 １……充電回路、２……二次電池、３……電源監視回
路、４……過放電防止回路、５……メモリプロテクトロ
ジック回路、６……停電検出回路、Vi……直流電圧、Vz
……充電用電圧、D₁,D₂……ダイオード、Ｍ……メモ
リ、CPU……中央処理装置。

Claims (5)

【実用新案登録請求の範囲】
1. 【請求項１】直流電圧Viを入力して充電用電圧Vzをダイ
   オードD₂を介して出力する充電回路１と、充電用電圧Vz
   により常時充電される小形の二次電池２と、直流電圧Vi
   が許容範囲以下に低下したことを検出して直流電圧Viの
   メモリＭへの供給を遮断する電源監視回路３と、直流電
   圧ViのメモリＭへの供給が遮断されたとき，二次電池２
   の電圧をメモリＭに供給するダイオードD₁と、二次電池
   ２の電圧が許容範囲以下に低下したことを検出して二次
   電池２よりメモリＭへの電力の供給を停止する過放電防
   止回路４と、電源監視回路３の出力信号を入力しメモリ
   Ｍの書き込み動作を禁止して，メモリＭをプロテクトす
   る信号を出力するメモリプロテクトロジック回路５とを
   パックしてなる充電機能付き二次電池パッケージ。
2. 【請求項２】直流電圧Viを入力して充電用電圧Vzをダイ
   オードD₂を介して出力する充電回路１と、充電用電圧Vz
   により常時充電される小形の二次電池２と、直流電圧Vi
   が許容範囲以下に低下したことを検出して直流電圧Viの
   メモリＭへの供給を遮断する電源監視回路３と、直流電
   圧ViのメモリＭへの供給が遮断されたとき，二次電池２
   の電圧をメモリＭに供給するダイオードD₁と、二次電池
   ２の電圧が許容範囲以下に低下したことを検出して二次
   電池２よりメモリＭへの電力の供給を停止する過放電防
   止回路４と、停電検出回路６の出力に基づく中央処理装
   置CPUの▲▼信号を入力しメモリＭの書き込み
   動作を禁止してメモリＭをプロテクトする信号を出力す
   るメモリプロテクトロジック回路５とをパックしてなる
   充電機能付き二次電池パッケージ。
3. 【請求項３】直流電圧Viを入力して充電用電圧Vzをダイ
   オードD₂を介して出力する充電回路１と、充電用電圧Vz
   により常時充電される小形の二次電池２と、直流電圧Vi
   が許容範囲以下に低下したことを検出して直流電圧Viの
   メモリＭへの供給を遮断する電源監視回路３と、直流電
   圧ViのメモリＭへの供給が遮断されたとき，二次電池２
   の電圧をメモリＭに供給するダイオードD₁と、二次電池
   ２の電圧が許容範囲以下に低下したことを検出して二次
   電池２よりメモリＭへの電力の供給を停止する過放電防
   止回路４と、停電検出回路６の出力に基づく中央処理装
   置CPUの▲▼信号と電源監視回路３の出力を入
   力しメモリＭの書き込み動作を禁止してメモリＭをプロ
   テクトする信号を出力するメモリプロテクトロジック回
   路５とをパックしてなる充電機能付き二次電池パッケー
   ジ。
4. 【請求項４】直流電圧Viを入力して充電用電圧Vzをダイ
   オードD₂を介して出力する充電回路１と、充電用電圧Vz
   により常時充電される小形の二次電池２と、直流電圧Vi
   が許容範囲以下に低下したことを検出して直流電圧Viの
   メモリＭへの供給を遮断する電源監視回路３と、直流電
   圧ViのメモリＭへの供給が遮断されたとき，二次電池２
   の電圧をメモリＭに供給するダイオードD₁と、二次電池
   ２の電圧が許容範囲以下に低下したことを検出して二次
   電池２よりメモリＭへの電力の供給を停止する過放電防
   止回路４と、停電検出回路６の出力と、この停電検出回
   路６の出力に基づく中央処理装置CPUの▲▼信
   号と、電源監視回路３の出力を入力しメモリＭの書き込
   み動作を禁止してメモリＭをプロテクトする信号を出力
   するメモリプロテクトロジック回路５とをパックしてな
   る充電機能付き二次電池パッケージ。
5. 【請求項５】過放電防止回路４は二次電池２の電圧を監
   視し当該電圧が許容範囲以下に低下したことを検出する
   電圧検出部と、この検出部の出力により二次電池２の電
   圧のメモリＭへの供給を遮断するスイッチ部とで構成さ
   れている実用新案登録請求の範囲第１項〜第４項のいず
   れかに記載の充電機能付き二次電池パッケージ。