JPH0720819A - ディスプレイ駆動装置 - Google Patents
ディスプレイ駆動装置Info
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- JPH0720819A JPH0720819A JP5162843A JP16284393A JPH0720819A JP H0720819 A JPH0720819 A JP H0720819A JP 5162843 A JP5162843 A JP 5162843A JP 16284393 A JP16284393 A JP 16284393A JP H0720819 A JPH0720819 A JP H0720819A
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 非同期のシステムと接続され、ディスプレイ
を駆動できるディスプレイ駆動装置に関し、非同期時の
異常信号によるディスプレイの異常動作を防止できるデ
ィスプレイ駆動装置を提供することを目的とする。 【構成】 ホストシステム１２からの信号が非初期設定
時にはローレベル、初期設定時にはハイレベル信号を出
力する初期設定チェック部２２を設け、初期設定チェッ
ク部２２の出力信号によりＰＤＰ駆動波形生成回路１８
にデータを供給するタイミングＲＯＭ１７ａのイネーブ
ル端子を制御し、ＰＤＰ１３の駆動を制御する。
を駆動できるディスプレイ駆動装置に関し、非同期時の
異常信号によるディスプレイの異常動作を防止できるデ
ィスプレイ駆動装置を提供することを目的とする。 【構成】 ホストシステム１２からの信号が非初期設定
時にはローレベル、初期設定時にはハイレベル信号を出
力する初期設定チェック部２２を設け、初期設定チェッ
ク部２２の出力信号によりＰＤＰ駆動波形生成回路１８
にデータを供給するタイミングＲＯＭ１７ａのイネーブ
ル端子を制御し、ＰＤＰ１３の駆動を制御する。
Description
【０００１】
【産業上の利用分野】本発明はディスプレイ駆動装置に
係り、特に非同期のシステムと接続され、ディスプレイ
を駆動できるディスプレイ駆動装置に関する。
係り、特に非同期のシステムと接続され、ディスプレイ
を駆動できるディスプレイ駆動装置に関する。
【０００２】近年、薄型化の利点からＣＲＴ（陰極線
管）に代わりＬＣＤ（液晶表示装置），ＰＤＰ（プラズ
マディスプレイ）のフラットディスプレイの需要が増大
してきている。特に需要増加の著しい大型表示装置では
ＬＣＤは大型化が難しいことから比較的大型化が容易な
ＰＤＰの要求が増大している。
管）に代わりＬＣＤ（液晶表示装置），ＰＤＰ（プラズ
マディスプレイ）のフラットディスプレイの需要が増大
してきている。特に需要増加の著しい大型表示装置では
ＬＣＤは大型化が難しいことから比較的大型化が容易な
ＰＤＰの要求が増大している。
【０００３】しかし、ＰＤＰは高電圧で駆動されるた
め、異常な信号により破損等が発生しやすいため、異常
な信号の入力を極力抑える必要があった。特に電源投入
時等の異常信号を抑える必要がある。
め、異常な信号により破損等が発生しやすいため、異常
な信号の入力を極力抑える必要があった。特に電源投入
時等の異常信号を抑える必要がある。
【０００４】
【従来の技術】図６に従来の一例のブロック図を示す。
ディスプレイ駆動装置１１はホストシステム１２からの
表示データに応じてＰＤＰ（プラズマディスプレイ）１
３を駆動制御してＰＤＰ１３に表示データに応じた表示
を行なわせる。
ディスプレイ駆動装置１１はホストシステム１２からの
表示データに応じてＰＤＰ（プラズマディスプレイ）１
３を駆動制御してＰＤＰ１３に表示データに応じた表示
を行なわせる。
【０００５】ディスプレイ駆動装置１１はＬＣＤコント
ローラ１４，表示メモリ１５，ＬＣＤ／ＰＤＰ信号変換
回路１６，ＰＤＰ制御回路１７，ＰＤＰ駆動波形生成回
路１８，Ｘドライバ１９，Ｙドライバ２０より構成され
る。
ローラ１４，表示メモリ１５，ＬＣＤ／ＰＤＰ信号変換
回路１６，ＰＤＰ制御回路１７，ＰＤＰ駆動波形生成回
路１８，Ｘドライバ１９，Ｙドライバ２０より構成され
る。
【０００６】ＬＣＤコントローラ１４はホストシステム
１２からの表示データを表示メモリ１５に格納してお
き、ホストシステム１２からのコマンドに応じてＬＣＤ
用の垂直同期信号Ｖｓｙｎｃ1 ，水平同期信号Ｈｓｙｎ
ｃ1 ，表示データＤＡＴＡ1 ，クロックＣＬＫ1 等を生
成し、ＬＣＤ／ＰＤＰ信号変換回路１６に供給する。
１２からの表示データを表示メモリ１５に格納してお
き、ホストシステム１２からのコマンドに応じてＬＣＤ
用の垂直同期信号Ｖｓｙｎｃ1 ，水平同期信号Ｈｓｙｎ
ｃ1 ，表示データＤＡＴＡ1 ，クロックＣＬＫ1 等を生
成し、ＬＣＤ／ＰＤＰ信号変換回路１６に供給する。
【０００７】ＬＣＤ／ＰＤＰ信号変換回路１６はＬＣＤ
コントローラ１４からのＬＣＤ用の垂直同期信号Ｖｓｙ
ｎｃ1 ，水平同期信号Ｈｓｙｎｃ1 ，クロックＣＬＫ1
，表示データＤＡＴＡ1 をＰＤＰ用の垂直同期信号Ｖ
ｓｙｎｃ2 ，水平同期信号Ｈｓｙｎｃ2 ，クロックＣＬ
Ｋ2 ，表示データＤＡＴＡ2 に変換してＰＤＰ制御回路
１７に供給する。
コントローラ１４からのＬＣＤ用の垂直同期信号Ｖｓｙ
ｎｃ1 ，水平同期信号Ｈｓｙｎｃ1 ，クロックＣＬＫ1
，表示データＤＡＴＡ1 をＰＤＰ用の垂直同期信号Ｖ
ｓｙｎｃ2 ，水平同期信号Ｈｓｙｎｃ2 ，クロックＣＬ
Ｋ2 ，表示データＤＡＴＡ2 に変換してＰＤＰ制御回路
１７に供給する。
【０００８】ＰＤＰ制御回路１７はタイミングＲＯＭ１
７ａ等より構成され、表示データＤＡＴＡ2 等に応じた
データをタイミングＲＯＭ１７ａより読み出し、ＰＤＰ
駆動波形生成回路１８に供給すると共に、垂直同期信号
Ｖｓｙｎｃ2 ，及び水平同期信号Ｈｓｙｎｃ2 に応じて
ＰＤＰ１３の行方向及び列方向に延びる電極を選択する
信号をＸＹドライバ１９，２０に供給する。
７ａ等より構成され、表示データＤＡＴＡ2 等に応じた
データをタイミングＲＯＭ１７ａより読み出し、ＰＤＰ
駆動波形生成回路１８に供給すると共に、垂直同期信号
Ｖｓｙｎｃ2 ，及び水平同期信号Ｈｓｙｎｃ2 に応じて
ＰＤＰ１３の行方向及び列方向に延びる電極を選択する
信号をＸＹドライバ１９，２０に供給する。
【０００９】図７，図８に垂直同期信号Ｖｓｙｎｃ2 ，
水平同期信号Ｈｓｙｎｃ2 ，クロックＣＬＫ2 の波形図
を示す。
水平同期信号Ｈｓｙｎｃ2 ，クロックＣＬＫ2 の波形図
を示す。
【００１０】図７に示すように水平同期信号Ｈｓｙｎｃ
2 は垂直同期信号Ｖｓｙｎｃ2 の１同期Ｔ1 内にＮ個の
パルスが含まれた構成とされている。パルス数ＮはＰＤ
Ｐ１３のドット数によって決まり、例えば、６４０×４
００ドットの場合、Ｎは４００となる。
2 は垂直同期信号Ｖｓｙｎｃ2 の１同期Ｔ1 内にＮ個の
パルスが含まれた構成とされている。パルス数ＮはＰＤ
Ｐ１３のドット数によって決まり、例えば、６４０×４
００ドットの場合、Ｎは４００となる。
【００１１】また、クロックＣＬＫは図８に示すよう
に、水平同期信号Ｈｓｙｎｃ2 の１同期Ｔ2 内にｎ個の
パルスが含まれた構成とされている。パルス数ｎはＰＤ
Ｐ１３のドット数によって決まっており、例えば、６４
０×４００ドットで、シリアルに表示を行なう場合、ｎ
は６４０となり、４ドットパラレルで表示を行なう場
合、ｎはシリアルの４分の１の１６０となる。
に、水平同期信号Ｈｓｙｎｃ2 の１同期Ｔ2 内にｎ個の
パルスが含まれた構成とされている。パルス数ｎはＰＤ
Ｐ１３のドット数によって決まっており、例えば、６４
０×４００ドットで、シリアルに表示を行なう場合、ｎ
は６４０となり、４ドットパラレルで表示を行なう場
合、ｎはシリアルの４分の１の１６０となる。
【００１２】ＰＤＰ駆動波形生成回路１８は外部より駆
動用電圧ＶS （９５Ｖ）が供給されており、タイミング
データにより駆動用電圧ＶS に基づいて駆動信号を生成
し、ＸＹドライバ１９，２０に供給する。
動用電圧ＶS （９５Ｖ）が供給されており、タイミング
データにより駆動用電圧ＶS に基づいて駆動信号を生成
し、ＸＹドライバ１９，２０に供給する。
【００１３】ＸＹドライバ１９，２０はＰＤＰ制御回路
１７からの信号に応じてＰＤＰ１３を構成する複数の行
及び列電極から所定の行及び列電極を選択し、選択され
た行及び列電極間にＰＤＰ駆動波形生成回路１８で生成
された波形の駆動電圧が印加される。
１７からの信号に応じてＰＤＰ１３を構成する複数の行
及び列電極から所定の行及び列電極を選択し、選択され
た行及び列電極間にＰＤＰ駆動波形生成回路１８で生成
された波形の駆動電圧が印加される。
【００１４】図９にＰＤＰ１３の構成図を示す。ＰＤＰ
１３は上基板２１，下基板２２よりなり、基板２１，２
２の間には低圧ガスが封入されている。
１３は上基板２１，下基板２２よりなり、基板２１，２
２の間には低圧ガスが封入されている。
【００１５】上基板２１の下基板２２に対向する面には
行電極２３，誘電体層２４，保護膜２５が積層され、下
基板２２の上基板２１に対向する面には列電極２６，誘
電体層２７，保護膜２８が積層されている。
行電極２３，誘電体層２４，保護膜２５が積層され、下
基板２２の上基板２１に対向する面には列電極２６，誘
電体層２７，保護膜２８が積層されている。
【００１６】行電極２３と列電極２６とは互いに直交し
ていて、その交点が１つのドットを形成していて、行電
極２３と列電極２６との間に表示データに応じたパルス
信号を印加することによりドットに対応する交点にプラ
ズマ２９が発生し、表示が行なわれる。
ていて、その交点が１つのドットを形成していて、行電
極２３と列電極２６との間に表示データに応じたパルス
信号を印加することによりドットに対応する交点にプラ
ズマ２９が発生し、表示が行なわれる。
【００１７】一般にホストシステム１２のアクセスはデ
ィスプレイ駆動装置１１とは非同期である。このため、
電源投入時に信号が不確定状態の場合が生じる。
ィスプレイ駆動装置１１とは非同期である。このため、
電源投入時に信号が不確定状態の場合が生じる。
【００１８】信号が不確定状態でＰＤＰ１３が駆動され
るとＰＤＰ１３は高電圧で駆動されるため、信号のタイ
ミングがずれて、ＰＤＰ１３を破損してしまう恐れがあ
る。このため、従来、電源投入時にＰＤＰ制御回路１７
のタイミングＲＯＭ１７ａを活性化するための信号の入
力を遅延回路等により遅延させ、ホストシステム１２と
ディスプレイ駆動装置１１とが同期した後に、ＰＤＰ１
３の駆動が行なわれるように構成していた。
るとＰＤＰ１３は高電圧で駆動されるため、信号のタイ
ミングがずれて、ＰＤＰ１３を破損してしまう恐れがあ
る。このため、従来、電源投入時にＰＤＰ制御回路１７
のタイミングＲＯＭ１７ａを活性化するための信号の入
力を遅延回路等により遅延させ、ホストシステム１２と
ディスプレイ駆動装置１１とが同期した後に、ＰＤＰ１
３の駆動が行なわれるように構成していた。
【００１９】また、別の方法としては上記垂直同期信号
Ｖｓｙｎｃ2 のパルス数を所定回数カウントした後にＰ
ＤＰ１３を駆動することにより不確定信号によるＰＤＰ
１３の駆動を防止していた。
Ｖｓｙｎｃ2 のパルス数を所定回数カウントした後にＰ
ＤＰ１３を駆動することにより不確定信号によるＰＤＰ
１３の駆動を防止していた。
【００２０】
【発明が解決しようとする課題】しかるに、従来のディ
スプレイ駆動装置は電源投入時、所定の時間リセット信
号を出力し、所定の時間経過後にＰＤＰを起動する構成
とされていたため、電源投入後、ホストシステムがディ
スプレイコントローラを初期設定する迄の時間が著しく
長い場合、例えば、大きなシステムで多数のコントロー
ラが接続されており、ディスプレイコントローラを初期
化するまでに時間がかかる場合などには、リセット信号
が解除された後に初期化される可能性がある。このよう
な場合、ＰＤＰコントローラには非同期の信号が供給さ
れてしまい、従って、異常なタイミングでＰＤＰが駆動
されることにより、ＰＤＰに異常表示や破損が生じる可
能性があった。逆に初期化するまでの時間が短い場合に
はＰＤＰの起動までに不要な時間が消費される等の問題
点があった。
スプレイ駆動装置は電源投入時、所定の時間リセット信
号を出力し、所定の時間経過後にＰＤＰを起動する構成
とされていたため、電源投入後、ホストシステムがディ
スプレイコントローラを初期設定する迄の時間が著しく
長い場合、例えば、大きなシステムで多数のコントロー
ラが接続されており、ディスプレイコントローラを初期
化するまでに時間がかかる場合などには、リセット信号
が解除された後に初期化される可能性がある。このよう
な場合、ＰＤＰコントローラには非同期の信号が供給さ
れてしまい、従って、異常なタイミングでＰＤＰが駆動
されることにより、ＰＤＰに異常表示や破損が生じる可
能性があった。逆に初期化するまでの時間が短い場合に
はＰＤＰの起動までに不要な時間が消費される等の問題
点があった。
【００２１】また、垂直同期信号の回数をチェックする
方法では垂直同期信号は初期化されていない状態でも出
力される可能性があるため、初期化されていない状態で
ＰＤＰが駆動されてしまう可能性があり、従って、ＰＤ
Ｐに異常表示や破損が生じてしまう等の問題点があっ
た。
方法では垂直同期信号は初期化されていない状態でも出
力される可能性があるため、初期化されていない状態で
ＰＤＰが駆動されてしまう可能性があり、従って、ＰＤ
Ｐに異常表示や破損が生じてしまう等の問題点があっ
た。
【００２２】本発明は上記の点に鑑みてなされたもの
で、異常信号によるディスプレイの異常動作を防止でき
るディスプレイ駆動装置を提供することを目的とする。
で、異常信号によるディスプレイの異常動作を防止でき
るディスプレイ駆動装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】図１に本発明の原理ブロ
ック図を示す。ホストシステム１はディスプレイ駆動装
置を構成するデータ生成部２に表示データを供給する。
ック図を示す。ホストシステム１はディスプレイ駆動装
置を構成するデータ生成部２に表示データを供給する。
【００２４】データ生成部２はホストシステム１から供
給された表示データからディスプレイ４を駆動するため
の駆動データを生成し、駆動部３に供給する。駆動部３
はデータ生成部２から供給された駆動データに応じてデ
ィスプレイ４を駆動する。
給された表示データからディスプレイ４を駆動するため
の駆動データを生成し、駆動部３に供給する。駆動部３
はデータ生成部２から供給された駆動データに応じてデ
ィスプレイ４を駆動する。
【００２５】駆動制御部５はホストシステム１から表示
データが供給され、表示データがデータ生成部２に同期
するか否かを判別し、非同期のときには駆動部３の動作
を停止させ、ディスプレイ４を非駆動状態に保持し、同
期したときには前記駆動部３を動作させディスプレイ４
を表示データに基づいて駆動させる。
データが供給され、表示データがデータ生成部２に同期
するか否かを判別し、非同期のときには駆動部３の動作
を停止させ、ディスプレイ４を非駆動状態に保持し、同
期したときには前記駆動部３を動作させディスプレイ４
を表示データに基づいて駆動させる。
【００２６】
【作用】本発明によれば、駆動制御部によりホストシス
テムからの表示データがデータ生成部に非同期のときに
は駆動部の動作は停止され、ディスプレイを非駆動状態
に保持するため、ディスプレイが装置に同期しない異常
なデータにより駆動されることがなく、ディスプレイの
異常表示や破損等を防止でき、よってディスプレイを安
定動作させることができる。
テムからの表示データがデータ生成部に非同期のときに
は駆動部の動作は停止され、ディスプレイを非駆動状態
に保持するため、ディスプレイが装置に同期しない異常
なデータにより駆動されることがなく、ディスプレイの
異常表示や破損等を防止でき、よってディスプレイを安
定動作させることができる。
【００２７】
【実施例】図２は本発明の一実施例のブロック図を示
す。同図中、図６と同一構成部分には同一符号を付し、
その説明は省略する。
す。同図中、図６と同一構成部分には同一符号を付し、
その説明は省略する。
【００２８】本実施例のディスプレイ駆動装置２１は図
６に示すディスプレイ駆動装置１１に駆動制御部である
初期設定チェック部２２を付加した構成とされている。
６に示すディスプレイ駆動装置１１に駆動制御部である
初期設定チェック部２２を付加した構成とされている。
【００２９】初期設定チェック部２２にはホストシステ
ム１２より表示データやコマンドデータより構成される
データＤ0 〜Ｄ7 ，チップセレクト信号の反転ＣＳ，読
み出し、書込み信号の反転ＷＲ，アドレス信号Ａ0 ，電
源電圧が所定値以上のときにハイレベルとなるパワーオ
ンリセット信号の反転ＰＯＲが供給される。
ム１２より表示データやコマンドデータより構成される
データＤ0 〜Ｄ7 ，チップセレクト信号の反転ＣＳ，読
み出し、書込み信号の反転ＷＲ，アドレス信号Ａ0 ，電
源電圧が所定値以上のときにハイレベルとなるパワーオ
ンリセット信号の反転ＰＯＲが供給される。
【００３０】初期設定チェック部２２はホストシステム
１２からの供給される信号に応じて初期設定チェックを
行ない、初期設定が完了するとハイレベル信号をＰＤＰ
制御回路１７に供給する。ＰＤＰ制御回路１７では初期
設定チェック部２２から供給された信号を内蔵されたタ
イミングＲＯＭ１７ａのイネーブル端子に供給する。タ
イミングＲＯＭ１７ａは初期設定チェック部２２から供
給される信号がローレベルつまり、初期設定されていな
ければディセーブル状態とし、データの出力を停止し、
ハイレベル、つまり、初期設定されると、イネーブル状
態とし、表示データに応じたデータをＰＤＰ駆動波形生
成回路１８に供給する。
１２からの供給される信号に応じて初期設定チェックを
行ない、初期設定が完了するとハイレベル信号をＰＤＰ
制御回路１７に供給する。ＰＤＰ制御回路１７では初期
設定チェック部２２から供給された信号を内蔵されたタ
イミングＲＯＭ１７ａのイネーブル端子に供給する。タ
イミングＲＯＭ１７ａは初期設定チェック部２２から供
給される信号がローレベルつまり、初期設定されていな
ければディセーブル状態とし、データの出力を停止し、
ハイレベル、つまり、初期設定されると、イネーブル状
態とし、表示データに応じたデータをＰＤＰ駆動波形生
成回路１８に供給する。
【００３１】図３に初期設定チェック部２２の構成図を
示す。初期設定チェック部２２はインバータ３１〜４
１，ゲート４２，Ｄフリップフロップ４３より構成され
る。
示す。初期設定チェック部２２はインバータ３１〜４
１，ゲート４２，Ｄフリップフロップ４３より構成され
る。
【００３２】端子Ｔ1 〜Ｔ12にはホストシステム１２か
らバスインタフェース信号Ｄ0 〜Ｄ 7 ，反転ＣＳ，反転
ＲＤ，ＲＳ，反転ＷＲ，ＲＥＳが供給される。端子Ｔ1
〜Ｔ 11はインバータ３１〜４１を介してゲート４２に接
続される。また、端子Ｔ12はＤフリップフロップ４３の
クリア端子ＣＬＲに接続される。
らバスインタフェース信号Ｄ0 〜Ｄ 7 ，反転ＣＳ，反転
ＲＤ，ＲＳ，反転ＷＲ，ＲＥＳが供給される。端子Ｔ1
〜Ｔ 11はインバータ３１〜４１を介してゲート４２に接
続される。また、端子Ｔ12はＤフリップフロップ４３の
クリア端子ＣＬＲに接続される。
【００３３】Ｄフリップフロップ４３はクロック端子Ｃ
ＬＫにゲート４２の出力が接続され、データ入力端子Ｄ
に＋５Ｖの定電圧が印加され、出力端子Ｑに端子Ｔ13が
接続され、ゲート４２からの信号がローレベルのときに
は出力端子Ｑの出力信号をローレベル、ゲート４２から
の信号がハイレベルのときにはハイレベルとする。
ＬＫにゲート４２の出力が接続され、データ入力端子Ｄ
に＋５Ｖの定電圧が印加され、出力端子Ｑに端子Ｔ13が
接続され、ゲート４２からの信号がローレベルのときに
は出力端子Ｑの出力信号をローレベル、ゲート４２から
の信号がハイレベルのときにはハイレベルとする。
【００３４】Ｄフリップフロップ４３の出力端子Ｑが接
続された端子Ｔ13はＰＤＰ制御回路１７を構成するタイ
ミングＲＯＭのイネーブル端子に接続される。
続された端子Ｔ13はＰＤＰ制御回路１７を構成するタイ
ミングＲＯＭのイネーブル端子に接続される。
【００３５】図４に本発明の一実施例の動作波形図を示
す。時刻ｔ0 でホストシステム１２の電源が投入され
る。
す。時刻ｔ0 でホストシステム１２の電源が投入され
る。
【００３６】このとき、時刻ｔ0 付近では図４（Ａ）〜
（Ｄ）に示す表示データＤ0 〜Ｄ7，チップセレクト信
号の反転ＣＳ，読み出し、書込み信号の反転ＷＲ，アド
レスＡ0 は不確定な状態で出力されるため、図４（Ｅ）
に示すゲート４２の出力も不確定となる。しかし、時刻
ｔ0 付近では電源電圧が所定レベルまで立ち上がってい
ないため、図４（Ｆ）に示すパワーオンリセット信号の
反転ＰＯＲはローレベルであるため、Ｄフリップフロッ
プ４３の出力はローレベルのままで、ＰＤＰ制御回路１
７のタイミングＲＯＭ１７ａはディセーブル状態に保持
される。従って、ＰＤＰ駆動波形生成回路１８に対して
データが供給されず、ＰＤＰ駆動波形生成回路１８から
ドライバ１９，２０にパルスが供給されることはなく、
ＰＤＰ１３は非駆動状態に保持される。
（Ｄ）に示す表示データＤ0 〜Ｄ7，チップセレクト信
号の反転ＣＳ，読み出し、書込み信号の反転ＷＲ，アド
レスＡ0 は不確定な状態で出力されるため、図４（Ｅ）
に示すゲート４２の出力も不確定となる。しかし、時刻
ｔ0 付近では電源電圧が所定レベルまで立ち上がってい
ないため、図４（Ｆ）に示すパワーオンリセット信号の
反転ＰＯＲはローレベルであるため、Ｄフリップフロッ
プ４３の出力はローレベルのままで、ＰＤＰ制御回路１
７のタイミングＲＯＭ１７ａはディセーブル状態に保持
される。従って、ＰＤＰ駆動波形生成回路１８に対して
データが供給されず、ＰＤＰ駆動波形生成回路１８から
ドライバ１９，２０にパルスが供給されることはなく、
ＰＤＰ１３は非駆動状態に保持される。
【００３７】時刻ｔ1 で電源電圧が所定のレベルまで上
昇すると図４（Ｆ）に示すパワーオンリセット信号の反
転ＰＯＲはハイレベルとなるが、他の信号が同期してい
ないためにゲート４２の出力はローレベルとなり、Ｄフ
リップフロップ４３の出力はローレベルに保持され、タ
イミングＲＯＭ１７ａはディセーブル状態に保持され
る。従って、ＰＤＰ１３は非駆動状態に保持される。
昇すると図４（Ｆ）に示すパワーオンリセット信号の反
転ＰＯＲはハイレベルとなるが、他の信号が同期してい
ないためにゲート４２の出力はローレベルとなり、Ｄフ
リップフロップ４３の出力はローレベルに保持され、タ
イミングＲＯＭ１７ａはディセーブル状態に保持され
る。従って、ＰＤＰ１３は非駆動状態に保持される。
【００３８】時刻ｔ2 ではデータＤ0 〜Ｄ7 と読み出
し、書込み信号の反転ＷＲは同期状態で出力されるもの
の、他の信号は非同期状態であるため、ゲート４２の出
力はローレベルに保持され、タイミングＲＯＭ１７ａは
ディセーブル状態に保持される。従って、ＰＤＰ１３は
非駆動状態に保持される。
し、書込み信号の反転ＷＲは同期状態で出力されるもの
の、他の信号は非同期状態であるため、ゲート４２の出
力はローレベルに保持され、タイミングＲＯＭ１７ａは
ディセーブル状態に保持される。従って、ＰＤＰ１３は
非駆動状態に保持される。
【００３９】時刻ｔ3 ではデータＤ0 〜Ｄ7 ，チップセ
レクト信号の反転ＣＳ，読み出し書込み信号の反転Ｗ
Ｒ，アドレスＡ0 は同期状態で出力されるものの、デー
タＤ0〜Ｄ7 の値が初期設定コマンドデータ以外の不確
定（例えば１６進数表示“ＦＦ”）であり、ゲート４２
の出力はローレベルに保持され、タイミングＲＯＭ１７
ａはディセーブル状態に保持される。従って、ＰＤＰ１
３は非駆動状態に保持される。
レクト信号の反転ＣＳ，読み出し書込み信号の反転Ｗ
Ｒ，アドレスＡ0 は同期状態で出力されるものの、デー
タＤ0〜Ｄ7 の値が初期設定コマンドデータ以外の不確
定（例えば１６進数表示“ＦＦ”）であり、ゲート４２
の出力はローレベルに保持され、タイミングＲＯＭ１７
ａはディセーブル状態に保持される。従って、ＰＤＰ１
３は非駆動状態に保持される。
【００４０】時刻ｔ4 ではデータＤ0 〜Ｄ7 ，チップセ
レクト信号の反転ＣＳ，読み出し、書込み信号の反転Ｗ
Ｒ，アドレスＡ0 は同期状態で出力され、データＤ0 〜
Ｄ7の値も初期設定コマンドデータ“０”となり、ゲー
ト４２の出力はハイレベルとなり、Ｄフリップフロップ
の出力はハイレベルとなる。このため、タイミングＲＯ
Ｍ１７ａがイネーブル状態とされ、ＰＤＰ１３は駆動状
態になる。
レクト信号の反転ＣＳ，読み出し、書込み信号の反転Ｗ
Ｒ，アドレスＡ0 は同期状態で出力され、データＤ0 〜
Ｄ7の値も初期設定コマンドデータ“０”となり、ゲー
ト４２の出力はハイレベルとなり、Ｄフリップフロップ
の出力はハイレベルとなる。このため、タイミングＲＯ
Ｍ１７ａがイネーブル状態とされ、ＰＤＰ１３は駆動状
態になる。
【００４１】時刻ｔ4 以降ではデータＤ0 〜Ｄ7 が同期
確定を示す“０”以外の値となっても電源が切れてＤフ
リップフロップ４３のクリア端子ＣＬＲに入力するパワ
ーオンリセット信号の反転ＰＯＲがローレベルとならな
いかぎり、出力はハイレベルに保持される。従って、タ
イミングＲＯＭ１７ａはイネーブル状態に保持され、Ｐ
ＤＰ１３はデータＤ0 〜Ｄ7 に応じて駆動されることに
なる。
確定を示す“０”以外の値となっても電源が切れてＤフ
リップフロップ４３のクリア端子ＣＬＲに入力するパワ
ーオンリセット信号の反転ＰＯＲがローレベルとならな
いかぎり、出力はハイレベルに保持される。従って、タ
イミングＲＯＭ１７ａはイネーブル状態に保持され、Ｐ
ＤＰ１３はデータＤ0 〜Ｄ7 に応じて駆動されることに
なる。
【００４２】以上のように、本実施例によれば、電源投
入後に供給されるデータが安定し、ディスプレイ駆動装
置２１に同期したときに初めてＰＤＰ１３を駆動状態と
するため、異常な信号によりＰＤＰ１３を駆動してしま
うことがなく、従って、異常表示や破損を防止できる。
入後に供給されるデータが安定し、ディスプレイ駆動装
置２１に同期したときに初めてＰＤＰ１３を駆動状態と
するため、異常な信号によりＰＤＰ１３を駆動してしま
うことがなく、従って、異常表示や破損を防止できる。
【００４３】なお、本実施例ではデータＤ0 〜Ｄ7 が
“０”を初期設定コマンドデータとしたがこれに限るこ
とはなく他の数値でもよい。ただし、他の数値とした場
合、データＤ0 〜Ｄ7 のうち“１”の立つラインにはイ
ンバータが不要となる。
“０”を初期設定コマンドデータとしたがこれに限るこ
とはなく他の数値でもよい。ただし、他の数値とした場
合、データＤ0 〜Ｄ7 のうち“１”の立つラインにはイ
ンバータが不要となる。
【００４４】図５に初期設定チェック部の変形例の構成
図を示す。本変形例は図３に示す初期設定チェック部２
２を複数段接続した構成とされ、初期設定コマンドコー
ドをＮバイトに設定した場合の初期設定チェック部２２
の構成である。
図を示す。本変形例は図３に示す初期設定チェック部２
２を複数段接続した構成とされ、初期設定コマンドコー
ドをＮバイトに設定した場合の初期設定チェック部２２
の構成である。
【００４５】初期設定チェック回路５１-1〜５１-Nは夫
々インバータ５２，ゲート５３，Ｄフリップフロップ５
４よりなり、第１段目の初期設定チェック５１-1のＤフ
リップフロップ５４の出力は第２段目の初期設定チェッ
ク回路５１-2のＤフリップフロップ５４のデータ入力端
子に接続され、第２段目の初期設定チェック５１-2のＤ
フリップフロップ５４の出力は第３段目の初期設定チェ
ック回路５１-3のＤフリップフロップ５４のデータ入力
端子に接続され、以降同様に第Ｎ段の初期設定チェック
回路５１-Nまで前段のＤフリップフロップの出力が次段
のＤフリップフロップ５４のデータ入力端子に順次接続
され、第Ｎ段の初期設定チェック回路５１-NのＤフリッ
プフロップ５４の出力がＰＤＰ制御回路１７のタイミン
グＲＯＭ１７ａの動作を制御するイネーブル端子に接続
される。また、ホストシステム１２からの信号は図３と
同様にインバータ５５等を介して初期設定チェック回路
５１-1〜５１-Nの全段に夫々供給される。
々インバータ５２，ゲート５３，Ｄフリップフロップ５
４よりなり、第１段目の初期設定チェック５１-1のＤフ
リップフロップ５４の出力は第２段目の初期設定チェッ
ク回路５１-2のＤフリップフロップ５４のデータ入力端
子に接続され、第２段目の初期設定チェック５１-2のＤ
フリップフロップ５４の出力は第３段目の初期設定チェ
ック回路５１-3のＤフリップフロップ５４のデータ入力
端子に接続され、以降同様に第Ｎ段の初期設定チェック
回路５１-Nまで前段のＤフリップフロップの出力が次段
のＤフリップフロップ５４のデータ入力端子に順次接続
され、第Ｎ段の初期設定チェック回路５１-NのＤフリッ
プフロップ５４の出力がＰＤＰ制御回路１７のタイミン
グＲＯＭ１７ａの動作を制御するイネーブル端子に接続
される。また、ホストシステム１２からの信号は図３と
同様にインバータ５５等を介して初期設定チェック回路
５１-1〜５１-Nの全段に夫々供給される。
【００４６】第１段の初期設定チェック回路５１-1はパ
ワーオンリセット信号の反転ＰＯＲがハイレベルであ
り、データＤ0 〜Ｄ7 ，チップセレクト信号の反転Ｃ
Ｓ，読み出し、書込み信号の反転ＷＲ，アドレスＡ0 が
同期し、かつ、１バイト目のデータＤ0 〜Ｄ7 が初期設
定コマンドデータ“０”であるとＤフリップフロップの
出力がハイレベルとなる。第１段のＤフリップフロップ
５４の出力がハイレベルとなると、第２段目の初期設定
チェック回路５１-2がチェック可能となり、続いてデー
タＤ0 〜Ｄ7 の２バイト目のデータが“０”であれば、
第２段目の初期設定チェック回路５１-2の出力がハイレ
ベルとなる。同様に順次データがチェックされ１〜Ｎバ
イトのデータがすべて“０”（初期設定コマンドデー
タ）となれば最終出力がハイレベルとなり、ＰＤＰ制御
回路１７のタイミングＲＯＭ１７ａのイネーブル端子を
ハイレベルとし、ＰＤＰ１３が駆動可能となる。
ワーオンリセット信号の反転ＰＯＲがハイレベルであ
り、データＤ0 〜Ｄ7 ，チップセレクト信号の反転Ｃ
Ｓ，読み出し、書込み信号の反転ＷＲ，アドレスＡ0 が
同期し、かつ、１バイト目のデータＤ0 〜Ｄ7 が初期設
定コマンドデータ“０”であるとＤフリップフロップの
出力がハイレベルとなる。第１段のＤフリップフロップ
５４の出力がハイレベルとなると、第２段目の初期設定
チェック回路５１-2がチェック可能となり、続いてデー
タＤ0 〜Ｄ7 の２バイト目のデータが“０”であれば、
第２段目の初期設定チェック回路５１-2の出力がハイレ
ベルとなる。同様に順次データがチェックされ１〜Ｎバ
イトのデータがすべて“０”（初期設定コマンドデー
タ）となれば最終出力がハイレベルとなり、ＰＤＰ制御
回路１７のタイミングＲＯＭ１７ａのイネーブル端子を
ハイレベルとし、ＰＤＰ１３が駆動可能となる。
【００４７】本変形例ではＮバイトのデータにより初期
設定チェックを行なうため、確実に初期設定チェックを
行なうことができ、より安定した動作を可能とする。
設定チェックを行なうため、確実に初期設定チェックを
行なうことができ、より安定した動作を可能とする。
【００４８】
【発明の効果】上述の如く、本発明によれば、ホストシ
ステムからの表示データが非同期のときにはディスプレ
イを非駆動状態に保持し、ディスプレイを非同期の異常
な表示データにより駆動することがないため、ディスプ
レイの異常表示や、破損を防止でき、よって、ディスプ
レイを安定動作させることができる等の特長を有する。
ステムからの表示データが非同期のときにはディスプレ
イを非駆動状態に保持し、ディスプレイを非同期の異常
な表示データにより駆動することがないため、ディスプ
レイの異常表示や、破損を防止でき、よって、ディスプ
レイを安定動作させることができる等の特長を有する。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例の初期設定チェック部の構成
図である。
図である。
【図４】本発明の一実施例の動作波形図である。
【図５】本発明の一実施例の初期設定チェック部の変形
例の構成図である。
例の構成図である。
【図６】従来の一例のブロック図である。
【図７】本発明の一例の動作波形図である。
【図８】従来の一例の動作波形図である。
【図９】ＰＤＰの概略構成図である。
１ ホストシステム ２ データ変換部 ３ 駆動部 ４ ディスプレイ ５ 駆動制御部 １３ ＰＤＰ（プラズマディスプレイ） １４ ＬＣＤコントローラ １７ ＰＤＰ制御回路 １７ａ タイミングＲＯＭ １８ ＰＤＰ駆動波形生成回路 １９，２０ ドライバ ２１ ディスプレイ駆動装置 ２２ 初期設定チェック部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 晃 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金子 啓一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 ホストシステム（１）から表示データが
供給され、前記表示データより駆動データを生成するデ
ータ生成部（２）と、該データ生成部（２）で生成され
た駆動データが供給され、該駆動データに応じてディス
プレイ（４）を駆動する駆動部（３）を具備してなるデ
ィスプレイ駆動装置において、 前記ホストシステム（１）から前記表示データが供給さ
れ、前記表示データが前記データ生成部（２）に同期す
るか否かを判別し、非同期のときには前記駆動部（３）
の動作を停止させ、前記ディスプレイ（４）を非駆動状
態に保持し、同期したときには前記駆動部（３）を動作
させ、前記ディスプレイ（４）を前記表示データに基づ
いて駆動させる駆動制御部（５）を有することを特徴と
するディスプレイ駆動装置。 - 【請求項２】 前記駆動制御部（５）は予め設定された
初期設定コマンドデータが前記表示データとして供給さ
れたときに同期したと判別することを特徴とする請求項
１記載のディスプレイ駆動装置。 - 【請求項３】 前記初期設定コマンドデータをＮバイト
のデータで構成し、前記駆動制御部（５）は前記ホスト
システム（１）から供給される表示データを各バイト毎
にＮバイト分判別することにより前記初期設定コマンド
データを判別することを特徴とする請求項２記載のディ
スプレイ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162843A JPH0720819A (ja) | 1993-06-30 | 1993-06-30 | ディスプレイ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162843A JPH0720819A (ja) | 1993-06-30 | 1993-06-30 | ディスプレイ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720819A true JPH0720819A (ja) | 1995-01-24 |
Family
ID=15762303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162843A Pending JPH0720819A (ja) | 1993-06-30 | 1993-06-30 | ディスプレイ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416850B1 (ko) * | 1997-02-18 | 2004-03-26 | 주식회사 대우일렉트로닉스 | 피디피텔레비전의시스템초기화처리장치 |
| JP2007218970A (ja) * | 2006-02-14 | 2007-08-30 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
-
1993
- 1993-06-30 JP JP5162843A patent/JPH0720819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416850B1 (ko) * | 1997-02-18 | 2004-03-26 | 주식회사 대우일렉트로닉스 | 피디피텔레비전의시스템초기화처리장치 |
| JP2007218970A (ja) * | 2006-02-14 | 2007-08-30 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |