JPH0720383B2 - Digital servo device - Google Patents
Digital servo deviceInfo
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- JPH0720383B2 JPH0720383B2 JP62045869A JP4586987A JPH0720383B2 JP H0720383 B2 JPH0720383 B2 JP H0720383B2 JP 62045869 A JP62045869 A JP 62045869A JP 4586987 A JP4586987 A JP 4586987A JP H0720383 B2 JPH0720383 B2 JP H0720383B2
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- signal
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- speed
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- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、ビデオテープレコーダ（VTR）等におけるキ
ャプスタンモータ、シリンダモータの回転を制御するた
めのデジタルサーボ装置に関する。The present invention relates to a digital servo device for controlling the rotation of a capstan motor or a cylinder motor in a video tape recorder (VTR) or the like.
（ロ） 従来の技術 VTRにおけるキャプスタンモータ、シリンダモータは、
その回転を正確にするため、又、所定の位相関係でもっ
て回転せしめるために、速度制御及び位相制御が行なわ
れる。(B) Conventional technology Capstan motor and cylinder motor in VTR are
Speed control and phase control are performed in order to make the rotation accurate and to rotate in a predetermined phase relationship.
ところで、上記の制御を行なうサーボ装置にはアナログ
方式とデジタル方式がある。アナログ方式は、回転形式
が簡単ではあるが、電源電圧、温度の変化や、経時変化
より影響を受けやすいという欠点がある。By the way, there are an analog type and a digital type in the servo device which performs the above control. Although the analog method has a simple rotation method, it has a drawback that it is more susceptible to changes in power supply voltage, temperature, and changes over time.
デジタル方式のサーボ装置は、クロック信号とカウンタ
等で構成されているため、上述の欠点がない。そこで最
近は、デジタル集積回路（IC）を利用することで、よく
利用される様になっている。Since the digital servo device is composed of a clock signal, a counter, etc., it does not have the above-mentioned drawbacks. Therefore, recently, it has come to be often used by using a digital integrated circuit (IC).
第２図はデジタルサーボ用に開発されたIC（LC7415）を
利用したサーボ装置の一部を示す図である。このICで
は、速度エラー信号及び位相エラー信号を夫々D/A変換
でアナログ信号に変換した上で出力し、ICの外部で加算
し、増幅器（12）で適宜増幅した制御信号をモータの駆
動回路に印加する様にしている（三洋テクニカルレビュ
ーVOL.17No.2AUG.1985,PP.45〜50）。FIG. 2 is a diagram showing a part of a servo device using an IC (LC7415) developed for digital servo. In this IC, the speed error signal and the phase error signal are converted into analog signals by D / A conversion, output, added outside the IC, and amplified by the amplifier (12). (Sanyo Technical Review VOL.17 No.2AUG.1985, PP.45-50).
しかしながら、IC内にD/A変換回路（８）（９）を備え
ていて、ICの外部で位相エラー信号と速度エラー信号の
加算を行なう構成では、D/A変換器によって出力エラー
信号のビット数が制限されると、サーボ系の引き込み、
保持範囲が狭くなってしまうことがある。However, in the configuration where the D / A converter circuits (8) and (9) are provided in the IC and the phase error signal and the speed error signal are added outside the IC, the bit of the output error signal is output by the D / A converter. When the number is limited, the servo system pull-in,
The holding range may become narrow.
デジタルサーボの場合、クロック信号を計数するカウン
タを利用してFG信号周期や、基準信号との位相差を測定
し、このデータに基づき、第４図（ニ）に示した様なエ
ラー信号を作成する。第４図において、（TD）はバイア
ス期間、（TS）はロックレンジである。このエラー信号
の振幅は出力ビット数（ｎ）で定まり、最小値は０、最
大値は（2n−１）となる。そして時間軸方向の最小分解
能はクロック信号周期で規定されるから、出力ビット数
（ｎ）が定まると、ロックレンジ（TS）は一義的に定ま
る。例えば、クロック信号周期が１μsecでｎ＝10のと
きTSは1024μsecとなる。In the case of digital servo, the FG signal cycle and the phase difference with the reference signal are measured using the counter that counts the clock signal, and the error signal as shown in Fig. 4 (d) is created based on this data. To do. In FIG. 4, (T D ) is the bias period, and (T S ) is the lock range. The amplitude of this error signal is determined by the number of output bits (n), and the minimum value is 0 and the maximum value is (2n-1). Since the minimum resolution in the time axis direction is defined by the clock signal period, when the number of output bits (n) is determined, the lock range (T S ) is uniquely determined. For example, when the clock signal period is 1 μsec and n = 10, T S is 1024 μsec.
時間軸上の精度の点からクロック信号の周波数を低下さ
せることはできない。従って、ロックレンジ（TS）は出
力ビット数（ｎ）が大きいほど広くすることができるこ
とになる。The frequency of the clock signal cannot be lowered in terms of accuracy on the time axis. Therefore, the lock range (T S ) can be made wider as the number of output bits (n) is larger.
ところが、デジタルサーボ用ICにD/A変換回路を設ける
場合、出力ビット数が制限されてしまう。Ｒ−2R型のD/
A変換回路を内蔵するものでは、ビット数を多くすると
コストが高くなってしまうからである。RWMによるD/A変
換回路では、ビット数を多くすると、出力信号の一周期
が長くなり、平滑のためのフィルター時定数が大きくな
り、サーボに影響を与えるおそれがある。However, when the D / A conversion circuit is provided in the digital servo IC, the number of output bits is limited. R-2R type D /
This is because the cost is increased when the number of bits is increased in the case of incorporating the A conversion circuit. In the D / A conversion circuit by RWM, if the number of bits is increased, one cycle of the output signal becomes longer, the filter time constant for smoothing becomes large, and there is a risk of affecting the servo.
（ハ） 発明が解決しようとする問題点 本発明は、引き込み保持範囲を広くすることのできるデ
ジタルサーボ装置を提供することを目的とするものであ
る。(C) Problems to be Solved by the Invention An object of the present invention is to provide a digital servo device capable of widening the pull-in holding range.
（ニ） 問題点を解決するための手段 本発明はでは、デジタル的に作成された速度エラー信号
と位相エラー信号を夫々の変換ゲインが十分低い状態で
加算した上で、外部のアンプが不必要なゲインにまで、
デジタル的に増幅し、デジタルサーボ装置から出力す
る。(D) Means for Solving the Problems In the present invention, the digitally created speed error signal and the phase error signal are added with their respective conversion gains sufficiently low, and an external amplifier is not necessary. Up to
Digitally amplified and output from digital servo device.
（ホ） 作用 位相系、速度系を合せたサーボの引き込み範囲は、位相
エラー信号と速度エラー信号を加算する時点での夫々の
変換ゲインで定まり、加算部での夫々の変換ゲインが低
いほど、全体の引き込み、保持範囲が広くとれる。そこ
で、位相エラー信号と速度エラー信号の夫々の変換ゲイ
ンが十分低い状態で加算し、その後デジタル的に増幅し
てデジタルサーボ装置より出力するので、引き込み保持
範囲の広いデジタルサーボ装置を実現することができ
る。(E) Action The pull-in range of the servo that combines the phase system and the speed system is determined by the respective conversion gains at the time of adding the phase error signal and the speed error signal. Wide range of pulling and holding. Therefore, since the conversion gains of the phase error signal and the speed error signal are added in a sufficiently low state, and then digitally amplified and output from the digital servo device, it is possible to realize a digital servo device with a wide pull-in holding range. it can.
（ヘ） 実施例 以下、図面に従い本発明の実施例を説明する。(F) Example An example of the present invention will be described below with reference to the drawings.
実施例として、VTRのシリンダサーボ装置について、説
明する。この装置はワンチップマイクロコンピュータ
（HD6305Z）により構成されている。As an example, a VTR cylinder servo device will be described. This device consists of a one-chip microcomputer (HD6305Z).
マイクロコンピュータ（20）には第３図の如く、CPU（2
1）、ROM（22）、レジスタ（又はRAM）（23）、入出力
ポート（24）、第１タイマカウンタ（25）、第２タイマ
カウンタ（レファレンスカウンタ）（26）等を有する。
第３図はシリンダモータ用マイクロコンピュータであっ
て、シリンダモータのFG信号がインプットキャプチャ割
り込み端子（27）に、垂直同期信号がマイク可能な割り
込み端子（28）に、又シリンダモータのPG信号がノンマ
スカラブル割り込み端子（29）に印加されている。又、
VTRの動作モードを示す信号も供給されている。The microcomputer (20) has a CPU (2
1), ROM (22), register (or RAM) (23), input / output port (24), first timer counter (25), second timer counter (reference counter) (26) and the like.
FIG. 3 shows a cylinder motor microcomputer, in which the FG signal of the cylinder motor is input to the input capture interrupt terminal (27), the vertical sync signal is input to the microphone interrupt terminal (28), and the PG signal of the cylinder motor is not. It is applied to the maskable interrupt pin (29). or,
A signal indicating the operation mode of the VTR is also supplied.
入出力ポート（24）からはシリンダモータの駆動回路に
供給される制御信号がD/A変換回路（14）に印加され
る。A control signal supplied from the input / output port (24) to the cylinder motor drive circuit is applied to the D / A conversion circuit (14).
第１、第２タイマカウンタ（25）（26）はマイクロコン
ピュータ（20）のクロック（4MHz）に関連して、１μse
cの周期で計数値が変化する。そして第１タイマカウン
タ（25）はインプットキャプチャ割り込み関連し、第２
タイマカウンタ（26）は、設定された数値と計数値が一
致すると割り込みが発生し（カウンタマッチ割り込
み）、リセットされることにより、そのオーバーフロー
の周期を変更できる様になっている。The first and second timer counters (25) (26) are 1 μse in relation to the clock (4 MHz) of the microcomputer (20).
The count value changes in the cycle of c. The first timer counter (25) is associated with the input capture interrupt and the second
The timer counter (26) is configured to generate an interrupt (counter match interrupt) when the set numerical value and the count value match, and to reset the overflow cycle by being reset.
又、記録時においては第２タイマカウンタ（26）の計数
は、垂直同期信号と所定の関係となる様に垂直同期信号
により、第２タイマカウンタには所定値がプリセットさ
れる。During recording, the second timer counter (26) is preset with a predetermined value in the second timer counter by the vertical synchronization signal so that the second timer counter (26) has a predetermined relationship with the vertical synchronization signal.
次に、位相エラー信号、速度エラー信号の作成につい
て、第４図〜第７図に従い説明する。位相エラー信号及
び速度エラー信号は共にモータのFG信号の基づいて作成
される。Next, the creation of the phase error signal and the speed error signal will be described with reference to FIGS. Both the phase error signal and the speed error signal are created based on the FG signal of the motor.
FG信号（イ）（モータの回転速度に関連する）が立下が
ると、インプットキャプチャ割り込みが行なわれる。つ
まり、その時の第１タイマカウンタ（25）の計数値
（ａ）がまずインプットキャプチャレジスタ（図示せ
ず）に記憶される。これはFG信号（イ）の立下り時点に
おいて、マイクロコンピュータ（20）は何の動作を行な
っているか特定できず、この動作が終了してから第１タ
イマカウンタの計数値を記憶したのでは、正確な位相差
の測定ができないからである。When the FG signal (a) (related to the motor rotation speed) falls, an input capture interrupt is performed. That is, the count value (a) of the first timer counter (25) at that time is first stored in the input capture register (not shown). This is because the microcomputer (20) cannot identify what operation is being performed at the falling edge of the FG signal (a), and the count value of the first timer counter may be stored after this operation ends. This is because an accurate phase difference cannot be measured.
FG信号（イ）の立下り時に行なっている動作が終了する
と、FG信号の割り込み処理が行なわれる。この割り込み
処理では、この割り込み処理が開始された時点で第１タ
イマカウンタ（25）がリセットされ、その時のタイマデ
ータ（ｂ）がレジスタR2に記憶される（71）。又インプ
ットキャプチャレジスタのデータ（ａ）はレジスタR1
に、第１タイマカウンタ（25）のリセットのタイミング
のリファレンスタイマ（26）の計数値（ｇ）はレジスタ
R5にストアされる（72）（73）。When the operation performed at the falling edge of the FG signal (a) ends, the interrupt processing of the FG signal is performed. In this interrupt processing, the first timer counter (25) is reset when this interrupt processing is started, and the timer data (b) at that time is stored in the register R2 (71). The data (a) of the input capture register is the register R1.
The count value (g) of the reference timer (26) at the reset timing of the first timer counter (25) is registered in the register.
Stored in R5 (72) (73).
位相基準（ハ）（リファレンスタイマ（26）のリセット
タイミング）とFG信号の立下り（イ）との位相差データ
（TP）は上記のデータを用いて次式のように求めること
ができる。The phase difference data (T P ) between the phase reference (C) (reset timing of the reference timer (26)) and the falling edge (B) of the FG signal can be obtained using the above data as in the following equation.
TP＝ｇ−（ｂ−ａ） ……（１） この位相差データ（TP）から位相エラー信号を作成する
のは次の様にして行なわれる。（ニ）に示される様に位
相バイアス（TDP）、位相ロックレンジ（TSP）、位相エ
ラー信号（DPH）（ｎビット）とすると となる。よって、位相エラー信号の値は位相が進めば小
さくなり、遅れれば大きくなる。T P = g− (b−a) (1) The phase error signal is created from this phase difference data (T P ) as follows. As shown in (d), assuming phase bias (T DP ), phase lock range (T SP ), and phase error signal (D PH ) (n bits). Becomes Therefore, the value of the phase error signal decreases as the phase advances and increases as the phase delays.
この動作については第５図の（75）〜（79）に示されて
いる。This operation is shown in (75) to (79) of FIG.
速度エラー信号は、第１タイマカウンタ（25）によっ
て、FG信号（イ）（第６図）の周期（TFG）を計測し、
このデータに基づき作成される。速度エラー信号の場
合、FG信号の２回の立下りで１個のデータが作成され
る。すなわち、第６図に示した様に、FG信号（イ）の周
期（TFG）は次式のように求めることができる。For the speed error signal, the first timer counter (25) measures the cycle (T FG ) of the FG signal (a) (Fig. 6),
It is created based on this data. In the case of the speed error signal, one data is created by two falling edges of the FG signal. That is, as shown in FIG. 6, the period (T FG ) of the FG signal (a) can be calculated by the following equation.
TFG＝（Ｃ−０）＋（ｂ−ａ） ……（３） つまり、位相差データ（TP）を求める場合と同じように
してFG信号（イ）の立下りのタイミングで、インプット
キャプチャレジスタに、この立下りタイミングでの第１
タイマカウンタ（25）の計数値を記憶せしめる。FG信号
立下り時点でのマイクロコンピュータ（20）の動作が終
了すると、FG信号による割り込み動作が行なわれる。そ
して第７図（91）〜（94）の動作を行なうことにより、
FG周期（TFG）をマイクロコンピュータ動作状態にかか
わりなく、正確に計測することができる。T FG = (C-0) + (b−a) (3) In other words, in the same way as when obtaining the phase difference data (T P ), input capture is performed at the falling timing of the FG signal (b). The first register at the falling timing
Store the count value of the timer counter (25). When the operation of the microcomputer (20) at the falling edge of the FG signal ends, the interrupt operation by the FG signal is performed. Then, by performing the operations of (91) to (94) in FIG.
The FG cycle (T FG ) can be accurately measured regardless of the microcomputer operating state.
なお、第６図のFG信号（イ）、タイマーカウンタの計数
値（ロ）は、夫々第４図のFG信号（イ）、タイマーカウ
ンタの計数値（ロ）と同じものを示している。The FG signal (a) and the count value (b) of the timer counter in FIG. 6 are the same as the FG signal (a) and the count value (b) of the timer counter in FIG. 4, respectively.
第６図に示されている様に、速度バイアス（TDS）、速
度ロックレンジ（TSS）、速度エラー信号（DSP）とする
と、FG周期データ（TFG）から位相エラー信号は次の様
に作成される。As shown in Fig. 6, if the velocity bias (T DS ), velocity lock range (T SS ) and velocity error signal (D SP ) are used, the phase error signal from the FG cycle data (T FG ) is Is created.
よって、速度エラー信号の値は速度が速くなれば小さく
なり、遅くなれば大きくなる。 Therefore, the value of the speed error signal decreases as the speed increases, and increases as the speed decreases.
この動作については第７図の（95）〜（99）に示されて
いる。又、速度エラー信号DSP作成後、データ（ｃ）
（ｄ）を次回のFG割り込み処理に用いるため、夫々、レ
ジスタR3、R4に転送する（第７図、（100）（101））。
そして、元の処理に戻る（102）。This operation is shown in (95) to (99) of FIG. Also, after creating the speed error signal D SP , data (c)
Since (d) is used for the next FG interrupt processing, it is transferred to the registers R3 and R4, respectively (FIG. 7, (100), (101)).
Then, the processing returns to the original processing (102).
実際には、入力されるFG信号をソフト的に1/2分周して
速度エラー信号を作成し、更に1/2分周して位相エラー
信号を作成する。定常時のFG周波数を720Hzとすると、
速度系では360Hz、位相系では180Hzのサンプリング周波
数でサーボが行なわれることになる。また、第５図及び
第７図に示したFG信号による割り込み処理は、説明の都
度上夫々独立した割り込み処理として示したが、実際に
は、FG信号により割り込みが発生すれば、第５図に示し
た位相エラー信号作成に続いて第７図に示した速度エラ
ー信号作成が１つの割り込み処理として行われる。Actually, the input FG signal is software-divided into 1/2 to create a speed error signal, and then into 1/2 to create a phase error signal. If the FG frequency at regular time is 720Hz,
Servo is performed at a sampling frequency of 360 Hz in the speed system and 180 Hz in the phase system. Also, the interrupt processing by the FG signal shown in FIGS. 5 and 7 is shown as an independent interrupt processing in each explanation, but in reality, if an interrupt is generated by the FG signal, it is shown in FIG. Following the phase error signal generation shown, the speed error signal generation shown in FIG. 7 is performed as one interrupt process.
そして、上記の如く作成された位相エラー信号と速度エ
ラー信号を合成して、シリンダモータの制御信号を出力
する。その合成は次の様に行なわれる。Then, the phase error signal and the speed error signal created as described above are combined to output a control signal for the cylinder motor. The synthesis is performed as follows.
以上の様に作成した位相エラー信号及び速度エラー信号
は、10ビットのデジタル信号である。つまりｎ＝10の場
合であって、そのロックレンジは1024μsecとなってい
る。位相エラー信号はその上位７ビットのみを利用する
ことにより1/8に分圧する。位相エラー信号の上位７ビ
ットと、10ビットの速度エラー信号を加算するこによ
り、両者の加算比を1:8としている（第１図参照）。
（この比はシステムによる）。The phase error signal and the speed error signal created as described above are 10-bit digital signals. That is, in the case of n = 10, the lock range is 1024 μsec. The phase error signal is divided into 1/8 by using only the upper 7 bits. By adding the upper 7 bits of the phase error signal and the speed error signal of 10 bits, the addition ratio of both is set to 1: 8 (see FIG. 1).
(This ratio depends on the system).
そして、この加算後の結果をデジタル的に４倍にし（下
位8bitのみを用いる）、第３図における制御信号として
出力するものである。ただしデジタル的に４倍する処理
は、次の様にして行なわれる。つまり、10ビットの加算
結果の上位２ビットによって、出力DADは次の様なる（1
0）等は２進数）。Then, the result after this addition is digitally quadrupled (only the lower 8 bits are used) and output as the control signal in FIG. However, the processing of quadrupling digitally is performed as follows. That is, the output DAD becomes as follows (1 depending on the upper 2 bits of the addition result of 10 bits).
0) etc. are binary numbers.
この８ビットのエラー信号は、Ｒ−2R型のD/A変換器（1
7）によってアナログ信号に変換され、外部ではアンプ
を介することなく、シリンダモータの駆動回路に制御電
圧として印加される。又、この８ビットのエラー信号の
ロックレンジは256μsecとなる。そして実測によると引
き込み保持範囲は５〜６％確保できた。これに対して速
度エラー信号のロックレンジを256μsecとして加算し、
ゲイン＝１で出力した場合には、引き込み、保持範囲は
２〜３％しか確保できなかった。 This 8-bit error signal is an R-2R type D / A converter (1
It is converted to an analog signal by 7) and is applied as a control voltage to the cylinder motor drive circuit without passing through an amplifier externally. The lock range of this 8-bit error signal is 256 μsec. According to the actual measurement, the pull-in holding range could be secured at 5 to 6%. To this, add the lock range of the speed error signal as 256 μsec,
When the output was performed with the gain = 1, the pulling-in and holding range could be secured only at 2 to 3%.
サーボ系の引き込み保持範囲は、速度系と位相系の総合
として定まるものである。速度エラー信号の変換ゲイン
の低い状態で位相エラー信号との加算を行なうと、位相
エラー信号の影響を大きくすることができる。そこで、
引き込み保持範囲が総合的に広くできる。これは、デジ
タル的な増幅後も変らないので、本発明の方法によれ
ば、引き込み、保持範囲を広くしたままで、変換ゲイン
を最適な状態にもってゆけるものである。The pull-in holding range of the servo system is determined as the total of the velocity system and the phase system. If the addition with the phase error signal is performed in a state where the conversion gain of the speed error signal is low, the influence of the phase error signal can be increased. Therefore,
The pull-in holding range can be broadened comprehensively. Since this does not change even after digital amplification, according to the method of the present invention, the conversion gain can be brought to the optimum state while keeping the pull-in and holding range wide.
（ト） 発明の効果 以上述べた様に、本発明によれば、引き込み、保持範囲
が広く、変換ゲインの高い出力をデジタルサーボ装置か
ら導出することができるのでその効果は大である。(G) Effect of the Invention As described above, according to the present invention, an output having a wide pull-in and hold range and a high conversion gain can be derived from the digital servo device, and thus the effect is great.
第１図は本発明実施例を示すブロック図、第２図は従来
例を示すブロック図、第３図はマイクロコンピュータに
よる構成を示す図、第４図、第５図、第６図、第７図
は、エラー信号作成を説明する説明図である。 （１）……位相エラー信号作成手段、（２）……速度エ
ラー信号作成手段、（４）……加算手段、（５）……デ
ジタル的な増幅手段。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing a conventional example, FIG. 3 is a diagram showing a configuration by a microcomputer, FIG. 4, FIG. 5, FIG. 6, FIG. The figure is an explanatory diagram for explaining the error signal creation. (1) ... Phase error signal creating means, (2) ... Speed error signal creating means, (4) ... Adding means, (5) ... Digital amplifying means.
Claims (1)
ーボ装置において、 回転体からの位相情報を入力しデジタル位相エラー信号
を作成するデジタル位相エラー信号作成手段と、 前記回転体からの速度情報を入力し前記回転体の制御信
号のゲインよりも低い変換ゲインでデジタル速度エラー
信号を作成するデジタル速度エラー信号作成手段と、 前記デジタル位相エラー信号と前記デジタル速度エラー
信号とを加算する加算手段と、 前記加算手段の出力をデジタル的に増幅するデジタル的
な増幅手段とを具備し、 前記デジタル的な増幅手段の出力を前記制御信号とする
ことを特徴とするデジタルサーボ装置。1. A digital servo device for controlling the rotation of a rotating body, wherein a digital phase error signal generating means for inputting phase information from the rotating body to generate a digital phase error signal, and speed information from the rotating body. And a digital speed error signal creating means for creating a digital speed error signal with a conversion gain lower than the gain of the control signal of the rotating body, and an adding means for adding the digital phase error signal and the digital speed error signal. A digital servo device comprising: a digital amplification unit that digitally amplifies the output of the addition unit, and uses the output of the digital amplification unit as the control signal.
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ID=12731209
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| JP (1) | JPH0720383B2 (en) |
-
1987
- 1987-02-27 JP JP62045869A patent/JPH0720383B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211408A (en) | 1988-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |